JPH09246954A - 改善されたメモリ割り当てを行うプログラマブル・ゲート・アレイ - Google Patents
改善されたメモリ割り当てを行うプログラマブル・ゲート・アレイInfo
- Publication number
- JPH09246954A JPH09246954A JP8121502A JP12150296A JPH09246954A JP H09246954 A JPH09246954 A JP H09246954A JP 8121502 A JP8121502 A JP 8121502A JP 12150296 A JP12150296 A JP 12150296A JP H09246954 A JPH09246954 A JP H09246954A
- Authority
- JP
- Japan
- Prior art keywords
- programmable
- resources
- address
- memory
- addressable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 225
- 238000000034 method Methods 0.000 claims description 42
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 15
- 239000000872 buffer Substances 0.000 description 12
- 239000004020 conductor Substances 0.000 description 11
- 238000003491 array Methods 0.000 description 10
- 238000001465 metallisation Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 241000272470 Circus Species 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 240000008881 Oenanthe javanica Species 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリをプログラマブル・ゲート・アレイの
プログラム可能リソースに割り当てる改善された方法、
及び装置を提供する。 【解決手段】 フィールド・プログラマブル・ゲート・
アレイは、ｘ、ｙ２次元配列のｘ及びｙ次元それぞれに
よってアドレス可能な、複数のプログラム可能リソース
をもつ。メモリ素子は、フィールド・プログラマブル・
ゲート・アレイの関連するプログラム可能リソースを構
成するための構成データを保管する、複数のメモリ・ユ
ニットを提供する。コントローラは所定の構成データを
取り出すために、Ｎビット・アドレスを用いてメモリ素
子をアドレスする。アドレス・デコーダ兼シーケンサ
は、Ｎビット・アドレスを第１、第２、及び第３の部分
に分割し、複数のプログラム可能リソースのｘ及びｙ次
元のそれぞれをアドレスするために、第２の部分に従っ
て第１及び第３の部分を切り換えて用い、取り出された
構成データに従って構成される関連したプログラム可能
リソースを選択する。
プログラム可能リソースに割り当てる改善された方法、
及び装置を提供する。 【解決手段】 フィールド・プログラマブル・ゲート・
アレイは、ｘ、ｙ２次元配列のｘ及びｙ次元それぞれに
よってアドレス可能な、複数のプログラム可能リソース
をもつ。メモリ素子は、フィールド・プログラマブル・
ゲート・アレイの関連するプログラム可能リソースを構
成するための構成データを保管する、複数のメモリ・ユ
ニットを提供する。コントローラは所定の構成データを
取り出すために、Ｎビット・アドレスを用いてメモリ素
子をアドレスする。アドレス・デコーダ兼シーケンサ
は、Ｎビット・アドレスを第１、第２、及び第３の部分
に分割し、複数のプログラム可能リソースのｘ及びｙ次
元のそれぞれをアドレスするために、第２の部分に従っ
て第１及び第３の部分を切り換えて用い、取り出された
構成データに従って構成される関連したプログラム可能
リソースを選択する。
Description
【０００１】
【発明の属する技術分野】本発明は概して集積回路素子
に関し、より詳細には、複数のプログラム可能な論理セ
ル、及びプログラム可能な相互接続ネットワークを有す
る、プログラム可能な集積回路素子に関する。
に関し、より詳細には、複数のプログラム可能な論理セ
ル、及びプログラム可能な相互接続ネットワークを有す
る、プログラム可能な集積回路素子に関する。
【０００２】
【従来の技術】プログラム可能な集積回路は当該技術分
野では周知のものであり、プログラム可能なロジック・
デバイス（ＰＬＤ）、プログラム可能なアレイ・ロジッ
ク（ＰＡＬ）、及びプログラム可能なロジック・アレイ
（ＰＬＡ）が含まれる。これらのプログラム可能な回路
のそれぞれは、入力ＡＮＤ論理プレーン及びその後に付
くＯＲ論理プレーンを備える。出力関数は、入力条件の
積を加算したものとして計算される。論理プレーンは一
般にプログラム可能であり、したがってこれらプレーン
の当初の全体的なレイアウトは、特定の用途のためにカ
ストマイズできる。
野では周知のものであり、プログラム可能なロジック・
デバイス（ＰＬＤ）、プログラム可能なアレイ・ロジッ
ク（ＰＡＬ）、及びプログラム可能なロジック・アレイ
（ＰＬＡ）が含まれる。これらのプログラム可能な回路
のそれぞれは、入力ＡＮＤ論理プレーン及びその後に付
くＯＲ論理プレーンを備える。出力関数は、入力条件の
積を加算したものとして計算される。論理プレーンは一
般にプログラム可能であり、したがってこれらプレーン
の当初の全体的なレイアウトは、特定の用途のためにカ
ストマイズできる。
【０００３】プログラム可能な回路に対する更に一般的
なアプローチは、プログラマブル・ゲート・アレイ（Ｐ
ＧＡ）中に個別の特定の機能のものでない論理セルの配
列を設けることである。セルを相互接続し、配列にデー
タを入力し、配列から出力を取り出すために、一般にプ
ログラム可能な相互接続ネットワークが設けられる。カ
ストマイゼーション、即ち一般には共通なものとして設
計される論理セル、及び相互接続ネットワークをプログ
ラムすることは、特定の用途に対して行われる。そのよ
うな配列の１つは、マスク式プログラマブル・ゲート・
アレイ（ＭＰＧＡ）であり、この配列では、セル及び配
線ネットワークの構成が、集積回路に最後の金属化層を
付着させるときに行われる。変形のアプローチでは、金
属化パターンをカストマイズするためにレーザが方向づ
けられたエネルギを用いる。このような配列のもう１つ
は、フィールド・プログラマブル・ゲート・アレイ（Ｆ
ＰＧＡ）であり、この配列では、構成は「フィールド」
でユーザが行うことができる。こうした構成は、電気的
にプログラム可能な可溶性の結線、アンチフューズ、メ
モリ制御トランジスタ、又はフローティング・ゲート・
トランジスタの使用によりもたらされる。
なアプローチは、プログラマブル・ゲート・アレイ（Ｐ
ＧＡ）中に個別の特定の機能のものでない論理セルの配
列を設けることである。セルを相互接続し、配列にデー
タを入力し、配列から出力を取り出すために、一般にプ
ログラム可能な相互接続ネットワークが設けられる。カ
ストマイゼーション、即ち一般には共通なものとして設
計される論理セル、及び相互接続ネットワークをプログ
ラムすることは、特定の用途に対して行われる。そのよ
うな配列の１つは、マスク式プログラマブル・ゲート・
アレイ（ＭＰＧＡ）であり、この配列では、セル及び配
線ネットワークの構成が、集積回路に最後の金属化層を
付着させるときに行われる。変形のアプローチでは、金
属化パターンをカストマイズするためにレーザが方向づ
けられたエネルギを用いる。このような配列のもう１つ
は、フィールド・プログラマブル・ゲート・アレイ（Ｆ
ＰＧＡ）であり、この配列では、構成は「フィールド」
でユーザが行うことができる。こうした構成は、電気的
にプログラム可能な可溶性の結線、アンチフューズ、メ
モリ制御トランジスタ、又はフローティング・ゲート・
トランジスタの使用によりもたらされる。
【０００４】ＦＰＧＡをプログラムするに当っては、構
成データは、外部の記憶素子からＦＰＧＡの電気的にプ
ログラム可能なリソース（ｒｅｓｏｕｒｃｅ）に転送さ
れる。ＦＰＧＡの電気的にプログラム可能なリソース
は、一般に配列構造に配置されており、配列の関連した
Ｘ及びＹのアドレスを用いてアクセスされる。一般に外
部メモリのメモリ・マップは、電気的にプログラム可能
なリソースのメモリ・マップに対応しており、その結
果、外部メモリのメモリ・セルをアクセスするアドレス
は、関連するプログラム可能リソースをアクセスするア
ドレスに対応する。ＦＰＧＡのサイズ及び機能が拡張さ
れるにしたがって、Ｘ、Ｙでアドレス可能な配列の関連
するメモリ・マップは、分割されて不連続なものにな
る。外部メモリのメモリ・マップがプログラム可能なリ
ソースのメモリ・マップに対応するときは、外部メモリ
も分割されて不連続なものになり、その結果外部メモリ
は、普通ならよりぎっしりと詰って割り当てられるもの
が、多くの未使用の部分を生じることになり、恐らく余
分のアドレス・ビットも必要になる。
成データは、外部の記憶素子からＦＰＧＡの電気的にプ
ログラム可能なリソース（ｒｅｓｏｕｒｃｅ）に転送さ
れる。ＦＰＧＡの電気的にプログラム可能なリソース
は、一般に配列構造に配置されており、配列の関連した
Ｘ及びＹのアドレスを用いてアクセスされる。一般に外
部メモリのメモリ・マップは、電気的にプログラム可能
なリソースのメモリ・マップに対応しており、その結
果、外部メモリのメモリ・セルをアクセスするアドレス
は、関連するプログラム可能リソースをアクセスするア
ドレスに対応する。ＦＰＧＡのサイズ及び機能が拡張さ
れるにしたがって、Ｘ、Ｙでアドレス可能な配列の関連
するメモリ・マップは、分割されて不連続なものにな
る。外部メモリのメモリ・マップがプログラム可能なリ
ソースのメモリ・マップに対応するときは、外部メモリ
も分割されて不連続なものになり、その結果外部メモリ
は、普通ならよりぎっしりと詰って割り当てられるもの
が、多くの未使用の部分を生じることになり、恐らく余
分のアドレス・ビットも必要になる。
【０００５】
（ａ） したがって、本発明の目的は、プログラマブル
・ゲート・アレイのプログラム可能リソースにメモリを
割り当てるための改善された方法及び装置を提供するこ
とである。 （ｂ） 本発明の更に別の目的は、フィールド・プログ
ラマブル・ゲート・アレイに外部メモリを割り当てるに
当り、メモリ空間を節約し、メモリをアドレスするため
に必要とされるアドレス・ビット数を減少させる方法、
及びその装置を提供することである。 （ｃ） 本発明の更に別の目的は、フィールド・プログ
ラマブル・ゲート・アレイにメモリを割り当てるに当
り、必要なメモリ・サイズを減少させ、その結果メモリ
をアドレスに必要なアドレス・ビット数を減少させ、そ
の一方でメモリ・アドレスと、フィールド・プログラマ
ブル・ゲート・アレイの関連したプログラム可能リソー
スの相対的位置との間に相関性を維持する方法、及びそ
の装置を提供することである。
・ゲート・アレイのプログラム可能リソースにメモリを
割り当てるための改善された方法及び装置を提供するこ
とである。 （ｂ） 本発明の更に別の目的は、フィールド・プログ
ラマブル・ゲート・アレイに外部メモリを割り当てるに
当り、メモリ空間を節約し、メモリをアドレスするため
に必要とされるアドレス・ビット数を減少させる方法、
及びその装置を提供することである。 （ｃ） 本発明の更に別の目的は、フィールド・プログ
ラマブル・ゲート・アレイにメモリを割り当てるに当
り、必要なメモリ・サイズを減少させ、その結果メモリ
をアドレスに必要なアドレス・ビット数を減少させ、そ
の一方でメモリ・アドレスと、フィールド・プログラマ
ブル・ゲート・アレイの関連したプログラム可能リソー
スの相対的位置との間に相関性を維持する方法、及びそ
の装置を提供することである。
【０００６】
【課題を解決するための手段】本発明の第１の面に従っ
て、コンピュータ・システムは複数のアドレス可能メモ
リ・ユニット、及び２次元配列に配置された複数の制御
可能リソースをもつ。複数の制御可能リソースのそれぞ
れは、それぞれに対応する複数のメモリ・ユニット中の
１つに関連づけられる。複数のメモリ・ユニットはＮビ
ットのアドレスでアクセスされる。複数のメモリ・ユニ
ットをそれぞれの制御可能リソースに関連づけるに際
し、複数のメモリ・ユニットをアドレスにするＮビット
のアドレスは第１、第２、及び第３の部分に分割され
る。第１及び第３の部分は、２次元配列のそれぞれの次
元に切り換えられるように関連づけられる。第２の部分
は、配列の２つの次元量のどちらが第１及び第３の部分
に関連づけられるかを定めるために使われる。
て、コンピュータ・システムは複数のアドレス可能メモ
リ・ユニット、及び２次元配列に配置された複数の制御
可能リソースをもつ。複数の制御可能リソースのそれぞ
れは、それぞれに対応する複数のメモリ・ユニット中の
１つに関連づけられる。複数のメモリ・ユニットはＮビ
ットのアドレスでアクセスされる。複数のメモリ・ユニ
ットをそれぞれの制御可能リソースに関連づけるに際
し、複数のメモリ・ユニットをアドレスにするＮビット
のアドレスは第１、第２、及び第３の部分に分割され
る。第１及び第３の部分は、２次元配列のそれぞれの次
元に切り換えられるように関連づけられる。第２の部分
は、配列の２つの次元量のどちらが第１及び第３の部分
に関連づけられるかを定めるために使われる。
【０００７】本発明のもう１つの面に従って、Ｘ、Ｙ２
次元配列によってアドレス可能な複数のプログラム可能
リソースをもつプログラマブル・ゲート・アレイに対し
て、メモリを割り当てる方法を提供する。メモリはＮビ
ットのアドレスによってアクセスされる。Ｎビットのア
ドレスは第１、第２、及び第３の部分に分割される。Ｎ
ビット・アドレスの第１及び第３の部分は、複数のプロ
グラム可能リソースのＸ、Ｙ２次元配列のＸ、及びＹ次
元それぞれに対して第２の部分に従って切り換えられる
ように関連づけられる。Ｎビット・アドレスによってア
クセスされるメモリ・ユニットは、Ｎビット・アドレス
の第１及び第３の部分によってアクセスされて、Ｘ、Ｙ
２次元配列内の複数のプログラム可能リソースの、それ
ぞれのプログラム可能リソースに割り当てられる。
次元配列によってアドレス可能な複数のプログラム可能
リソースをもつプログラマブル・ゲート・アレイに対し
て、メモリを割り当てる方法を提供する。メモリはＮビ
ットのアドレスによってアクセスされる。Ｎビットのア
ドレスは第１、第２、及び第３の部分に分割される。Ｎ
ビット・アドレスの第１及び第３の部分は、複数のプロ
グラム可能リソースのＸ、Ｙ２次元配列のＸ、及びＹ次
元それぞれに対して第２の部分に従って切り換えられる
ように関連づけられる。Ｎビット・アドレスによってア
クセスされるメモリ・ユニットは、Ｎビット・アドレス
の第１及び第３の部分によってアクセスされて、Ｘ、Ｙ
２次元配列内の複数のプログラム可能リソースの、それ
ぞれのプログラム可能リソースに割り当てられる。
【０００８】本発明の上記の面に加えて、Ｘ、Ｙ２次元
配列の所定の位置にあるプログラム可能リソースは、第
３のＺ次元に沿ってアクセス可能な複数の個別のプログ
ラム可能リソースをもつ。Ｎビット・アドレスを分割す
るステップは、更にＮビット・アドレス中で第３のＺ次
元に関連づけられる第４の部分を提供することも含む。
Ｎビット・アドレスによってアクセスされるメモリは、
Ｎビット・アドレスの第４の部分によってアクセスされ
る第３のＺ次元に沿い、更に第２の部分に従って、Ｎビ
ット・アドレスの第１及び第３の部分によってアクセス
されるＸ、Ｙ２次元配列内で，複数の個別のプログラム
可能リソースのそれぞれの個別プログラム可能リソース
に対して、割り当てられる。
配列の所定の位置にあるプログラム可能リソースは、第
３のＺ次元に沿ってアクセス可能な複数の個別のプログ
ラム可能リソースをもつ。Ｎビット・アドレスを分割す
るステップは、更にＮビット・アドレス中で第３のＺ次
元に関連づけられる第４の部分を提供することも含む。
Ｎビット・アドレスによってアクセスされるメモリは、
Ｎビット・アドレスの第４の部分によってアクセスされ
る第３のＺ次元に沿い、更に第２の部分に従って、Ｎビ
ット・アドレスの第１及び第３の部分によってアクセス
されるＸ、Ｙ２次元配列内で，複数の個別のプログラム
可能リソースのそれぞれの個別プログラム可能リソース
に対して、割り当てられる。
【０００９】本発明のもう１つの実施例に従い、コンピ
ュータ・システムは、Ｘ、Ｙ２次元配列によってアクセ
ス可能な複数のプログラム可能リソース、及びＮビット
・アドレスによってアクセス可能な、複数のアクセス可
能メモリ・ユニットを含む。コントローラは、所定のＮ
ビット・アドレスによって複数のアクセス可能メモリ・
ユニットをアクセスする。分割回路が、Ｎビット・アド
レスを第１、第２、及び第３の部分に分割する。デコー
ダがＸ、Ｙ２次元配列のＸ、Ｙ次元のそれぞれを、前記
所定のＮビット・アドレスの第２の部分に従って、Ｎビ
ット・アドレスの第１及び第３の部分のそれぞれ、又は
第３及び第１の部分のそれぞれを使って切り換えてアク
セスする。
ュータ・システムは、Ｘ、Ｙ２次元配列によってアクセ
ス可能な複数のプログラム可能リソース、及びＮビット
・アドレスによってアクセス可能な、複数のアクセス可
能メモリ・ユニットを含む。コントローラは、所定のＮ
ビット・アドレスによって複数のアクセス可能メモリ・
ユニットをアクセスする。分割回路が、Ｎビット・アド
レスを第１、第２、及び第３の部分に分割する。デコー
ダがＸ、Ｙ２次元配列のＸ、Ｙ次元のそれぞれを、前記
所定のＮビット・アドレスの第２の部分に従って、Ｎビ
ット・アドレスの第１及び第３の部分のそれぞれ、又は
第３及び第１の部分のそれぞれを使って切り換えてアク
セスする。
【００１０】
【発明の実施の形態】本発明は、プログラマブル・ゲー
ト・アレイのプログラム可能リソースに対し、効率よく
メモリを割り当てる方法及び装置を提供する。この方法
及び装置は、メモリをアクセスするのに必要なアドレス
・ビット数を減少させ、一方でメモリをアクセスするア
ドレスと、プログラマブル・ゲート・アレイの関連する
プログラム可能リソースの相対位置との相関関係を維持
する。本発明の理解を容易にするために、この発明開示
では、さまざまなプログラム可能リソースが配列中でお
互いに関連づけて配置される、フィールド・プログラマ
ブル・ゲート・アレイを中心として本発明を説明する。
構成データをマッピングするための本発明のこの記述
は、フィールド・プログラマブル・ゲート・アレイのプ
ログラム可能リソースを構成することに関連したもので
あり、単に１つの適用例を図を交えて説明しているだけ
である。本発明に紹介されているようなアドレスを折り
重ねる技術及びその装置は、他の共通点のあるプログラ
マブル・アレイの用途にも採用できることを理解された
い。
ト・アレイのプログラム可能リソースに対し、効率よく
メモリを割り当てる方法及び装置を提供する。この方法
及び装置は、メモリをアクセスするのに必要なアドレス
・ビット数を減少させ、一方でメモリをアクセスするア
ドレスと、プログラマブル・ゲート・アレイの関連する
プログラム可能リソースの相対位置との相関関係を維持
する。本発明の理解を容易にするために、この発明開示
では、さまざまなプログラム可能リソースが配列中でお
互いに関連づけて配置される、フィールド・プログラマ
ブル・ゲート・アレイを中心として本発明を説明する。
構成データをマッピングするための本発明のこの記述
は、フィールド・プログラマブル・ゲート・アレイのプ
ログラム可能リソースを構成することに関連したもので
あり、単に１つの適用例を図を交えて説明しているだけ
である。本発明に紹介されているようなアドレスを折り
重ねる技術及びその装置は、他の共通点のあるプログラ
マブル・アレイの用途にも採用できることを理解された
い。
【００１１】以降で本開示は、フィールド・プログラマ
ブル・ゲート・アレイ及びその関連するプログラム可能
リソースを簡潔に記述する。さまざまなプログラム可能
リソースを記述するに当り、さまざまなプログラム可能
リソースを構成するために必要な構成データを表現する
記号を用いる。そしてフィールド・プログラマブル・ゲ
ート・アレイ中の関連するプログラム可能リソースの相
対的位置を記述するために、これらの記号は記号配列図
中に図示される。その後、従来技術のデータ（構成）の
メモリ・マップが、フィールド・プログラマブル・ゲー
ト・アレイのさまざまなプログラム可能リソースにメモ
リを割り当てるために導入され、ここではメモリ・マッ
プの構成データ用アドレスは、フィールド・プログラマ
ブル・ゲート・アレイ内の関連するプログラム可能リソ
ースの相対位置に対応する。最後に本発明のアドレス折
り重ねが紹介される。アドレス折り重ねは、メモリをア
クセスするために必要なアドレス・ビット数をより少く
するより高密度に集合させたメモリ・マップを提供し、
一方でアドレスとフィールド・プログラマブル・ゲート
・アレイ内の関連するプログラム可能リソースの相対位
置との対応を、エンコードはされているが、維持する。
ブル・ゲート・アレイ及びその関連するプログラム可能
リソースを簡潔に記述する。さまざまなプログラム可能
リソースを記述するに当り、さまざまなプログラム可能
リソースを構成するために必要な構成データを表現する
記号を用いる。そしてフィールド・プログラマブル・ゲ
ート・アレイ中の関連するプログラム可能リソースの相
対的位置を記述するために、これらの記号は記号配列図
中に図示される。その後、従来技術のデータ（構成）の
メモリ・マップが、フィールド・プログラマブル・ゲー
ト・アレイのさまざまなプログラム可能リソースにメモ
リを割り当てるために導入され、ここではメモリ・マッ
プの構成データ用アドレスは、フィールド・プログラマ
ブル・ゲート・アレイ内の関連するプログラム可能リソ
ースの相対位置に対応する。最後に本発明のアドレス折
り重ねが紹介される。アドレス折り重ねは、メモリをア
クセスするために必要なアドレス・ビット数をより少く
するより高密度に集合させたメモリ・マップを提供し、
一方でアドレスとフィールド・プログラマブル・ゲート
・アレイ内の関連するプログラム可能リソースの相対位
置との対応を、エンコードはされているが、維持する。
【００１２】図１を参照すると、複数の論理セルを含む
プログラマブル・ゲート・アレイ１０のレイアウトが示
されている。この特定の実施例では、複数のプログラム
可能論理セルは、セクタ１２に分割されている５６×５
６配列のセルから成っている。個々のセクタ１２は、８
×８のセル・グループによって画定されている。配列の
周辺に沿って入出力ピン１４も示されており、これらは
データの入力及び出力に使われる。更にこれらのいくつ
かのピンは、クロック・ピン、リセット・ピン、又は配
列１０のプログラム可能リソースをプログラムするため
の構成用ピンの用途に専用とされる。この配列の入出力
部分は、米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬ
Ｅ ＡＲＲＡＹ Ｉ／Ｏ−ＲＯＵＴＩＮＧ ＲＥＳＯＵ
ＲＣＥ」に従って実現できる。
プログラマブル・ゲート・アレイ１０のレイアウトが示
されている。この特定の実施例では、複数のプログラム
可能論理セルは、セクタ１２に分割されている５６×５
６配列のセルから成っている。個々のセクタ１２は、８
×８のセル・グループによって画定されている。配列の
周辺に沿って入出力ピン１４も示されており、これらは
データの入力及び出力に使われる。更にこれらのいくつ
かのピンは、クロック・ピン、リセット・ピン、又は配
列１０のプログラム可能リソースをプログラムするため
の構成用ピンの用途に専用とされる。この配列の入出力
部分は、米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬ
Ｅ ＡＲＲＡＹ Ｉ／Ｏ−ＲＯＵＴＩＮＧ ＲＥＳＯＵ
ＲＣＥ」に従って実現できる。
【００１３】図２を参照すると、論理１６1,1から１６
8,8によって成るプログラム可能論理セルの単一セクタ
１２が示されている。論理セル１６1,6は、垂直方向の
相互接続導体１８ａ及び１８ｂ、ならびに水平方向の相
互接続導体２０ａ及び２０ｂによって囲まれていること
が示されている。これらの水平方向及び垂直方向の相互
接続導体は、配列の行及び列の間に配置され、配列内の
いずれかの２つの論理セル間、及びこれと入出力ピンと
の間の接続を行う。相互接続導体は一緒になってプログ
ラマブル・アレイの全体的な相互接続ネットワークを形
成する。相互接続ネットワーク内のプログラム可能リソ
ースが、プログラム可能ロジック・セル内のプログラム
可能リソースに加えられることもある。相互接続ネット
ワーク内のプログラム可能リソースは、例えば２つの垂
直方向導体間で信号を伝達するスイッチング素子３６を
含むこともある。加えてバス折り返し点（示されてな
い）が、特定の垂直相互接続導体と特定の水平相互接続
導体との間に、プログラム可能な相互接続を提供するた
めに用いられることもある。相互接続ネットワークは、
米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＡＲ
ＲＡＹ ＩＮＴＥＲＣＯＮＮＥＣＴ ＮＥＴＷＯＲＫ」
に従って実現することができる。
8,8によって成るプログラム可能論理セルの単一セクタ
１２が示されている。論理セル１６1,6は、垂直方向の
相互接続導体１８ａ及び１８ｂ、ならびに水平方向の相
互接続導体２０ａ及び２０ｂによって囲まれていること
が示されている。これらの水平方向及び垂直方向の相互
接続導体は、配列の行及び列の間に配置され、配列内の
いずれかの２つの論理セル間、及びこれと入出力ピンと
の間の接続を行う。相互接続導体は一緒になってプログ
ラマブル・アレイの全体的な相互接続ネットワークを形
成する。相互接続ネットワーク内のプログラム可能リソ
ースが、プログラム可能ロジック・セル内のプログラム
可能リソースに加えられることもある。相互接続ネット
ワーク内のプログラム可能リソースは、例えば２つの垂
直方向導体間で信号を伝達するスイッチング素子３６を
含むこともある。加えてバス折り返し点（示されてな
い）が、特定の垂直相互接続導体と特定の水平相互接続
導体との間に、プログラム可能な相互接続を提供するた
めに用いられることもある。相互接続ネットワークは、
米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＡＲ
ＲＡＹ ＩＮＴＥＲＣＯＮＮＥＣＴ ＮＥＴＷＯＲＫ」
に従って実現することができる。
【００１４】特定のプログラマブル・ゲート・アレイに
関連する個々の論理セル１６は、図３に示すように、複
数の論理素子及び内部相互接続を含む。プログラム可能
入力マルチプレクサ２４ａ〜２４ｄは、論理セルを囲む
ローカル・バスＬ１、Ｌ２、Ｌ３、Ｌ４のそれぞれから
の複数の入力を受信する。更にマルチプレクサへの入力
のいくつかは近隣の論理セルへのクロック、フィードバ
ック、及び論理１又は論理０信号と直接接続Ｆ、Ｇであ
る。
関連する個々の論理セル１６は、図３に示すように、複
数の論理素子及び内部相互接続を含む。プログラム可能
入力マルチプレクサ２４ａ〜２４ｄは、論理セルを囲む
ローカル・バスＬ１、Ｌ２、Ｌ３、Ｌ４のそれぞれから
の複数の入力を受信する。更にマルチプレクサへの入力
のいくつかは近隣の論理セルへのクロック、フィードバ
ック、及び論理１又は論理０信号と直接接続Ｆ、Ｇであ
る。
【００１５】個々の入力マルチプレクサ２４は、スタテ
ィックＲＡＭ（示されてない）のプログラム可能ビット
によって駆動され、論理セル１６の内部論理にどの入力
が結合するのかを選択するための選択ライン（示されて
ない）をもつ。プログラム可能入力マルチプレクサ２４
ａは１６の入力をもち、したがって１６の入力のどの１
つが自身の出力Ｅに送られるのかを選択するために、４
つのプログラム可能ビットを必要とする。プログラム可
能入力マルチプレクサ２４ｂは８入力をもち、したがっ
て８入力の１つを選択して自身の出力Ｆに送るために、
マルチプレクサを構成するには３つのみのプログラム可
能ビットを必要とする。プログラム可能入力マルチプレ
クサ２４ｃは、マルチプレクサ２４ｄと共に１６入力を
もち、したがってそれぞれのマルチプレクサは、４つの
構成用ビットを必要とする。
ィックＲＡＭ（示されてない）のプログラム可能ビット
によって駆動され、論理セル１６の内部論理にどの入力
が結合するのかを選択するための選択ライン（示されて
ない）をもつ。プログラム可能入力マルチプレクサ２４
ａは１６の入力をもち、したがって１６の入力のどの１
つが自身の出力Ｅに送られるのかを選択するために、４
つのプログラム可能ビットを必要とする。プログラム可
能入力マルチプレクサ２４ｂは８入力をもち、したがっ
て８入力の１つを選択して自身の出力Ｆに送るために、
マルチプレクサを構成するには３つのみのプログラム可
能ビットを必要とする。プログラム可能入力マルチプレ
クサ２４ｃは、マルチプレクサ２４ｄと共に１６入力を
もち、したがってそれぞれのマルチプレクサは、４つの
構成用ビットを必要とする。
【００１６】個々のマルチプレクサ２４の出力はプログ
ラム可能反転回路２６を通過し、これらのプログラム可
能反転回路は、自身のプログラミング状態に従って個々
のマルチプレクサからの出力を直接に、又は反転させ
て、個々のプログラム可能ＮＡＮＤ／ＮＯＲ論理素子２
２に渡す。プログラム可能ＮＡＮＤ／ＮＯＲゲート２２
の論理タイプは、それらに関連するプログラム可能ビッ
トに従って決定される。論理素子２２からの出力Ｉ、Ｊ
は、更に別の論理素子２７、２９及びマルチプレクサ２
８、３０に結合される。フリップ・フロップ２５は論理
素子２９からの入力信号Ｄ、ならびに関連するリセット
信号及びクロック信号を受信する。
ラム可能反転回路２６を通過し、これらのプログラム可
能反転回路は、自身のプログラミング状態に従って個々
のマルチプレクサからの出力を直接に、又は反転させ
て、個々のプログラム可能ＮＡＮＤ／ＮＯＲ論理素子２
２に渡す。プログラム可能ＮＡＮＤ／ＮＯＲゲート２２
の論理タイプは、それらに関連するプログラム可能ビッ
トに従って決定される。論理素子２２からの出力Ｉ、Ｊ
は、更に別の論理素子２７、２９及びマルチプレクサ２
８、３０に結合される。フリップ・フロップ２５は論理
素子２９からの入力信号Ｄ、ならびに関連するリセット
信号及びクロック信号を受信する。
【００１７】出力マルチプレクサ２８は４つの入力をも
つ。それらは論理素子２２からの出力Ｉ、論理素子２７
からの出力の反転回路を経由したもの、フリップ・フロ
ップ２５からの出力、及びマルチプレクサ３０からの出
力である。マルチプレクサ２８は自身の構成ビット（示
されていない）に従って構成され、その出力はトライ・
ステイト・バッファ３２を介して、プログラム可能出力
マルチプレクサ３４に結合されている。更にマルチプレ
クサ２８の出力は反転バッファを介して、北、東、西、
南、にある近接の論理セルに直接接続信号Ｆを供給す
る。マルチプレクサ３０も４つの入力をもつ。それらは
論理素子２２からの出力Ｊ、論理素子２９及び２７から
の２つの出力、ならびにマルチプレクサ２８からの出力
である。マルチプレクサ３０の出力は、反転バッファを
介して近接論理セルに直接接続信号Ｇを供給する。
つ。それらは論理素子２２からの出力Ｉ、論理素子２７
からの出力の反転回路を経由したもの、フリップ・フロ
ップ２５からの出力、及びマルチプレクサ３０からの出
力である。マルチプレクサ２８は自身の構成ビット（示
されていない）に従って構成され、その出力はトライ・
ステイト・バッファ３２を介して、プログラム可能出力
マルチプレクサ３４に結合されている。更にマルチプレ
クサ２８の出力は反転バッファを介して、北、東、西、
南、にある近接の論理セルに直接接続信号Ｆを供給す
る。マルチプレクサ３０も４つの入力をもつ。それらは
論理素子２２からの出力Ｊ、論理素子２９及び２７から
の２つの出力、ならびにマルチプレクサ２８からの出力
である。マルチプレクサ３０の出力は、反転バッファを
介して近接論理セルに直接接続信号Ｇを供給する。
【００１８】出力マルチプレクサ３４は、論理セルの多
数の側面に存在する関連したローカル・バスＬ１〜Ｌ４
に結合される１６の出力をもつ。トライ・ステイト・バ
ッファ３２からの出力は、マルチプレクサの構成ビット
（示されていない）に従って、１６出力の１つに結合さ
れる。論理セル１６内部の論理及び相互接続のこれ以上
の説明は、米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢ
ＬＥ ＬＯＧＩＣ ＣＥＬＬ」に記述されている。
数の側面に存在する関連したローカル・バスＬ１〜Ｌ４
に結合される１６の出力をもつ。トライ・ステイト・バ
ッファ３２からの出力は、マルチプレクサの構成ビット
（示されていない）に従って、１６出力の１つに結合さ
れる。論理セル１６内部の論理及び相互接続のこれ以上
の説明は、米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢ
ＬＥ ＬＯＧＩＣ ＣＥＬＬ」に記述されている。
【００１９】通過ゲート・マルチプレクサは、ローカル
・バスへのコア・セルの相互接続を行う入出力マルチプ
レクサとして用いられる。これらのマルチプレクサは、
静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルによ
って制御される。ＳＲＡＭセルは、通過ゲート・マルチ
プレクサ内の通過ゲートに直接に、又は間接に（デコー
ダを経由）結合され、通過ゲートの状態を制御する。例
えば論理セル１６は、論理セルの多数の側面に存在する
入力接続Ｅを制御する、プログラム可能入力マルチプレ
クサ２４ａを含む。この開示の特定の実施例では、個々
の潜在的バスから伝送ゲートのソース／ドレインの組み
合わせに単一の接続がされ、そして伝送ゲートのソース
／ドレインの組み合わせは、論理セルの入力ノードに結
合されている。１６のこのような伝送ゲートが、１６：
１通過ゲート・マルチプレクサに存在する。ソフトウェ
ア及びプログラミング・システムのデコード論理回路
が、ただ１つの特定の通過ゲートが、マルチプレクサ２
４ａに関連する入力ノードに信号を伝達することを保証
する。
・バスへのコア・セルの相互接続を行う入出力マルチプ
レクサとして用いられる。これらのマルチプレクサは、
静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルによ
って制御される。ＳＲＡＭセルは、通過ゲート・マルチ
プレクサ内の通過ゲートに直接に、又は間接に（デコー
ダを経由）結合され、通過ゲートの状態を制御する。例
えば論理セル１６は、論理セルの多数の側面に存在する
入力接続Ｅを制御する、プログラム可能入力マルチプレ
クサ２４ａを含む。この開示の特定の実施例では、個々
の潜在的バスから伝送ゲートのソース／ドレインの組み
合わせに単一の接続がされ、そして伝送ゲートのソース
／ドレインの組み合わせは、論理セルの入力ノードに結
合されている。１６のこのような伝送ゲートが、１６：
１通過ゲート・マルチプレクサに存在する。ソフトウェ
ア及びプログラミング・システムのデコード論理回路
が、ただ１つの特定の通過ゲートが、マルチプレクサ２
４ａに関連する入力ノードに信号を伝達することを保証
する。
【００２０】引き続く節の中で、プログラマブル・ゲー
ト・アレイのさまざまなプログラム可能リソースの構成
データを表すために、いくつかのラベル及び信号が使わ
れる。構成データ、関連するプログラム可能リソース、
及びそれらの相関関係の概略の記述のみがなされる。こ
れらのデータ及びプログラム可能リソースの具体的詳細
は、本発明を理解するために不必要であり、本発明は、
プログラマブル・アレイのプログラム可能リソースに、
メモリ（構成データ保管用）を割り当てるためのメモリ
・マップに主に関係している。次の表は、フィールド・
プログラマブル・ゲート・アレイに関する構成データ記
号、対応するバイト・ラベル、関連説明、及び１列当り
のビット数の早見表である。 ［表］ 記号 バイト 説明 ビット数／列 Ｃ ａ セル論理 ８ Ｗ ｂｃｄｅ セル配線 ３２ Ｒ ｆｇｈ ｆｇｈ 中継器グループ ４８ Ｌ ｌｌ 中継器ラッチ・ジャンパ １６ Ｊ ジャンパ ４ Ｄ クロック／リセット分配 ４ Ｇ グローバル分配 ５ Ｉ ｉｉ 入出力構成 ８ Ｂ ｓｔｕｖ ｗｘｙｚ 入出力バス中継器 ６４ Ｍ ｎｏｐｑ 入出力バス折り返し点、ＭＵＸ ３２
ト・アレイのさまざまなプログラム可能リソースの構成
データを表すために、いくつかのラベル及び信号が使わ
れる。構成データ、関連するプログラム可能リソース、
及びそれらの相関関係の概略の記述のみがなされる。こ
れらのデータ及びプログラム可能リソースの具体的詳細
は、本発明を理解するために不必要であり、本発明は、
プログラマブル・アレイのプログラム可能リソースに、
メモリ（構成データ保管用）を割り当てるためのメモリ
・マップに主に関係している。次の表は、フィールド・
プログラマブル・ゲート・アレイに関する構成データ記
号、対応するバイト・ラベル、関連説明、及び１列当り
のビット数の早見表である。 ［表］ 記号 バイト 説明 ビット数／列 Ｃ ａ セル論理 ８ Ｗ ｂｃｄｅ セル配線 ３２ Ｒ ｆｇｈ ｆｇｈ 中継器グループ ４８ Ｌ ｌｌ 中継器ラッチ・ジャンパ １６ Ｊ ジャンパ ４ Ｄ クロック／リセット分配 ４ Ｇ グローバル分配 ５ Ｉ ｉｉ 入出力構成 ８ Ｂ ｓｔｕｖ ｗｘｙｚ 入出力バス中継器 ６４ Ｍ ｎｏｐｑ 入出力バス折り返し点、ＭＵＸ ３２
【００２１】論理セル１６のプログラム可能ＮＡＮＤ／
ＮＯＲ論理素子２２は、８ビットによって構成され、プ
ログラムされる。構成データのこれらの８ビットは、ラ
ベル付けされたバイト「ａ」となり、記号Ｃで表され
る。フィールド・プログラマブル・ゲート・アレイの個
々の論理セル１６は、関連するセル論理構成データＣを
必要とする。
ＮＯＲ論理素子２２は、８ビットによって構成され、プ
ログラムされる。構成データのこれらの８ビットは、ラ
ベル付けされたバイト「ａ」となり、記号Ｃで表され
る。フィールド・プログラマブル・ゲート・アレイの個
々の論理セル１６は、関連するセル論理構成データＣを
必要とする。
【００２２】コア・セル配線ネットワークを構成するた
めには、データの別の４バイト「ｂｃｄｅ」が必要であ
る。データのこれらの４バイトは全体がＷで表される。
したがって、フィールド・プログラマブル・ゲート・ア
レイの個々の論理セルをプログラム化するためには、３
２の配線構成ビット及び８つの論理構成ビットが必要に
なることが理解できる。
めには、データの別の４バイト「ｂｃｄｅ」が必要であ
る。データのこれらの４バイトは全体がＷで表される。
したがって、フィールド・プログラマブル・ゲート・ア
レイの個々の論理セルをプログラム化するためには、３
２の配線構成ビット及び８つの論理構成ビットが必要に
なることが理解できる。
【００２３】図４に示すように、個々のコア・セルの対
角線に位置する２つの角（かど）に、プログラム可能な
バス折り返し点３８が設けられ、スーパ・バス以外のす
べてのバスに対して、垂直バスを水平バスに結合するこ
とができる。コア・セル１６を取囲むバス配線間にプロ
グラム可能バス折り返し点を構成するための構成データ
は、そのコア・セルに対する配線構成データＷ中に含ま
れる。
角線に位置する２つの角（かど）に、プログラム可能な
バス折り返し点３８が設けられ、スーパ・バス以外のす
べてのバスに対して、垂直バスを水平バスに結合するこ
とができる。コア・セル１６を取囲むバス配線間にプロ
グラム可能バス折り返し点を構成するための構成データ
は、そのコア・セルに対する配線構成データＷ中に含ま
れる。
【００２４】図４を参照すると、水平バス及び垂直バス
が、フィールド・プログラマブル・ゲート・アレイ内で
論理セル１６のそれぞれを取囲んでいる。これらのバス
は４つのローカル・バスＬ１、Ｌ２、Ｌ３、Ｌ４、２つ
の直通バスＥ１、Ｅ２、及び１つのスーパ・バスＳ１を
含んでいる。個々のセクタの境界において、例えば８つ
の論理セル毎にローカル・バス、直通バス、及びスーパ
・バス配線間の切り替えを行うため、及びフィールド・
プログラマブル・ゲート・アレイの多数のセクタにわた
ってローカル・バスをバッファリングするために、中継
器のグループ３６がバス配線の中間に置かれる。中継器
グループの個々の中継器は、関連する構成データによっ
てプログラム可能であり、複数の相互接続構成の中の１
つを提供する。中継器グループ中の６中継器のそれぞれ
を構成するためには、８つのプログラミング・ビットが
必要である。中継器グループを構成するためのデータの
関連バイトは、「ｆｇｈ ｆｇｈ」とラベル付けされ
る。これらの６バイト用の構成データは、全体として記
号Ｒで表される。
が、フィールド・プログラマブル・ゲート・アレイ内で
論理セル１６のそれぞれを取囲んでいる。これらのバス
は４つのローカル・バスＬ１、Ｌ２、Ｌ３、Ｌ４、２つ
の直通バスＥ１、Ｅ２、及び１つのスーパ・バスＳ１を
含んでいる。個々のセクタの境界において、例えば８つ
の論理セル毎にローカル・バス、直通バス、及びスーパ
・バス配線間の切り替えを行うため、及びフィールド・
プログラマブル・ゲート・アレイの多数のセクタにわた
ってローカル・バスをバッファリングするために、中継
器のグループ３６がバス配線の中間に置かれる。中継器
グループの個々の中継器は、関連する構成データによっ
てプログラム可能であり、複数の相互接続構成の中の１
つを提供する。中継器グループ中の６中継器のそれぞれ
を構成するためには、８つのプログラミング・ビットが
必要である。中継器グループを構成するためのデータの
関連バイトは、「ｆｇｈ ｆｇｈ」とラベル付けされ
る。これらの６バイト用の構成データは、全体として記
号Ｒで表される。
【００２５】中継器ラッチ・ジャンパ（示されていな
い）もまた、それぞれの中継器グループ３６の個々の中
継器に関連づけられる。それぞれの中継器グループのロ
ーカル・バスに関連して、プログラム可能通過ゲート
（ジャンパ）があり、この通過ゲートは、中継器グルー
プの１方のローカル・バスを、この中継器グループの他
方の関連するローカル・バスに結合するために、選択的
にイネーブルにされる。更にＬＳＳＤ（レベル・センシ
ティブ・スキャン・デザイン）ラッチが、中継器グルー
プの１方のローカル・バスと、この中継器グループの他
方の関連するローカル・バスとの間に配置される。この
ＬＳＳＤレジスタ（ラッチ）は、ローカル・バスのデー
タを選択的に捕捉するため、このレジスタを通して選択
的に信号を伝達するため、又は自身からの信号をローカ
ル・バス上に選択的に送り出すために、プログラム可能
である。ラッチ・ジャンパの３つの組当り８構成ビット
が必要であり、中継器グループ当り２つのジャンパの３
つの組が設けられていることに注意されたい。したがっ
て、所定のラッチ・ジャンパ・グループに対して構成デ
ータの２つのバイト「ｌｌ」が、必要になる。構成デー
タのこれらの２バイトは、全体として記号Ｌで表され
る。
い）もまた、それぞれの中継器グループ３６の個々の中
継器に関連づけられる。それぞれの中継器グループのロ
ーカル・バスに関連して、プログラム可能通過ゲート
（ジャンパ）があり、この通過ゲートは、中継器グルー
プの１方のローカル・バスを、この中継器グループの他
方の関連するローカル・バスに結合するために、選択的
にイネーブルにされる。更にＬＳＳＤ（レベル・センシ
ティブ・スキャン・デザイン）ラッチが、中継器グルー
プの１方のローカル・バスと、この中継器グループの他
方の関連するローカル・バスとの間に配置される。この
ＬＳＳＤレジスタ（ラッチ）は、ローカル・バスのデー
タを選択的に捕捉するため、このレジスタを通して選択
的に信号を伝達するため、又は自身からの信号をローカ
ル・バス上に選択的に送り出すために、プログラム可能
である。ラッチ・ジャンパの３つの組当り８構成ビット
が必要であり、中継器グループ当り２つのジャンパの３
つの組が設けられていることに注意されたい。したがっ
て、所定のラッチ・ジャンパ・グループに対して構成デ
ータの２つのバイト「ｌｌ」が、必要になる。構成デー
タのこれらの２バイトは、全体として記号Ｌで表され
る。
【００２６】所定のセクタ全体の半分の位置において、
行及び列の双方に関連するローカル・バスの選択は、関
連する行バス用の水平のジャンパ、及び関連する列バス
用の垂直のジャンパが備えられている。水平及び垂直の
ジャンパは、それぞれのバスをより小さなバス部分に更
に分割し、その結果、所定のセクタ全体にわたるローカ
ル・バスの１部分は、そのローカル・バスの他の部分か
ら分離されたり、分離されなかったりする。１セクタの
論理セルの１行当りの水平バスの水平のジャンパをプロ
グラムするために、構成データの４ビットが必要であ
り、更に１セクタの論理セルの１列当りの垂直バスの垂
直のジャンパをプログラムするためにも、構成データの
４ビットが必要である。それぞれのジャンパ・グループ
を個別に構成するために必要となる構成データの４ビッ
トは、全体として記号Ｊで表される。
行及び列の双方に関連するローカル・バスの選択は、関
連する行バス用の水平のジャンパ、及び関連する列バス
用の垂直のジャンパが備えられている。水平及び垂直の
ジャンパは、それぞれのバスをより小さなバス部分に更
に分割し、その結果、所定のセクタ全体にわたるローカ
ル・バスの１部分は、そのローカル・バスの他の部分か
ら分離されたり、分離されなかったりする。１セクタの
論理セルの１行当りの水平バスの水平のジャンパをプロ
グラムするために、構成データの４ビットが必要であ
り、更に１セクタの論理セルの１列当りの垂直バスの垂
直のジャンパをプログラムするためにも、構成データの
４ビットが必要である。それぞれのジャンパ・グループ
を個別に構成するために必要となる構成データの４ビッ
トは、全体として記号Ｊで表される。
【００２７】図５及び図６を参照すると、個々のセクタ
の個々の列は、論理セル１６のフリップ・フロップ４３
にクロック信号を分配するための分配ネットワーク、及
びフリップ・フロップにリセット信号を分配するための
同様の分配ネットワークをもつ。列クロック線４４は、
関連する列クロック・マルチプレクサ４２の出力からク
ロック信号を受信し、セクタ内の論理セル列中の個々の
論理セル１６のフリップ・フロップ４３にこのクロック
信号を伝達する。マルチプレクサ４２は、４つの隣接す
るグローバル・クロック線の１つ、例えば４４から、構
成データの２ビットに従って選択されたクロック信号を
使って、列クロック線４５をドライブするために、構成
データの２ビットに従って構成される。同じように、同
様の回路及び信号線（示されていない）が、多数のコア
・セル列のフリップ・フロップ４３にリセット信号を分
配するために、設けられる。各列の関連するリセット用
マルチプレクサを構成するために、同様に構成データの
２ビットが必要である。その結果、所定のセクタ内で、
クロック信号及びリセット信号それぞれを分配するため
のマルチプレクサを構成するために、１列当り合計で構
成データの４ビットが必要になる。分配用構成データの
これらの４ビットは、全体として記号Ｄで表される。
の個々の列は、論理セル１６のフリップ・フロップ４３
にクロック信号を分配するための分配ネットワーク、及
びフリップ・フロップにリセット信号を分配するための
同様の分配ネットワークをもつ。列クロック線４４は、
関連する列クロック・マルチプレクサ４２の出力からク
ロック信号を受信し、セクタ内の論理セル列中の個々の
論理セル１６のフリップ・フロップ４３にこのクロック
信号を伝達する。マルチプレクサ４２は、４つの隣接す
るグローバル・クロック線の１つ、例えば４４から、構
成データの２ビットに従って選択されたクロック信号を
使って、列クロック線４５をドライブするために、構成
データの２ビットに従って構成される。同じように、同
様の回路及び信号線（示されていない）が、多数のコア
・セル列のフリップ・フロップ４３にリセット信号を分
配するために、設けられる。各列の関連するリセット用
マルチプレクサを構成するために、同様に構成データの
２ビットが必要である。その結果、所定のセクタ内で、
クロック信号及びリセット信号それぞれを分配するため
のマルチプレクサを構成するために、１列当り合計で構
成データの４ビットが必要になる。分配用構成データの
これらの４ビットは、全体として記号Ｄで表される。
【００２８】フィールド・プログラマブル・ゲート・ア
レイの各列に関連し、このゲート・アレイの特定の実施
例で特徴付けられているように、多数のセクタにまたが
ってグローバルな列クロック線４４があり、この線は関
連するグローバル列マルチプレクサ４６からのクロック
信号を分配する。それぞれのグローバル列クロック線４
４をドライブするために、各グローバル・マルチプレク
サ４６の入力として３つの第１次クロックが使われる。
これに代る方法として、８入力マルチプレクサ（示され
ていない）に対しては、６つの第１次クロックが使われ
る。所定のセクタの所定の列からのもう１本の信号線
が、マルチプレクサ４６に対する４つ目（７つ目）の入
力として結合され、関連するグローバル列クロック線４
４をドライブするために使われる。フィールド・プログ
ラマブル・ゲート・アレイの列に沿ってリセット信号を
分配するために、同様のグローバルな列配線及びマルチ
プレクサ・ネットワーク（示されていない）が設けられ
ている。グローバルなクロック信号及びリセット信号を
分配するためのマルチプレクサをプログラムするため
に、１列当り構成データの５ビットが必要である。グロ
ーバル列クロック用マルチプレクサを構成するために、
このデータの３ビットが必要であり、同様のグローバル
列リセット用マルチプレクサを構成するために、データ
の２ビットが必要である。グローバル構成データのこれ
らの５ビットは、全体として記号Ｇのラベルが付けられ
る。フィールド・プログラマブル・ゲート・アレイ内の
クロック及びリセットのネットワークの構成、及びプロ
グラミングに関してのより詳しい情報は、米国特許申
請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＡＲＲＡＹ Ｃ
ＬＯＣＫ／ＲＥＳＥＴ ＲＥＳＯＵＲＣＥ」に記述され
ている。
レイの各列に関連し、このゲート・アレイの特定の実施
例で特徴付けられているように、多数のセクタにまたが
ってグローバルな列クロック線４４があり、この線は関
連するグローバル列マルチプレクサ４６からのクロック
信号を分配する。それぞれのグローバル列クロック線４
４をドライブするために、各グローバル・マルチプレク
サ４６の入力として３つの第１次クロックが使われる。
これに代る方法として、８入力マルチプレクサ（示され
ていない）に対しては、６つの第１次クロックが使われ
る。所定のセクタの所定の列からのもう１本の信号線
が、マルチプレクサ４６に対する４つ目（７つ目）の入
力として結合され、関連するグローバル列クロック線４
４をドライブするために使われる。フィールド・プログ
ラマブル・ゲート・アレイの列に沿ってリセット信号を
分配するために、同様のグローバルな列配線及びマルチ
プレクサ・ネットワーク（示されていない）が設けられ
ている。グローバルなクロック信号及びリセット信号を
分配するためのマルチプレクサをプログラムするため
に、１列当り構成データの５ビットが必要である。グロ
ーバル列クロック用マルチプレクサを構成するために、
このデータの３ビットが必要であり、同様のグローバル
列リセット用マルチプレクサを構成するために、データ
の２ビットが必要である。グローバル構成データのこれ
らの５ビットは、全体として記号Ｇのラベルが付けられ
る。フィールド・プログラマブル・ゲート・アレイ内の
クロック及びリセットのネットワークの構成、及びプロ
グラミングに関してのより詳しい情報は、米国特許申
請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＡＲＲＡＹ Ｃ
ＬＯＣＫ／ＲＥＳＥＴ ＲＥＳＯＵＲＣＥ」に記述され
ている。
【００２９】フィールド・プログラマブル・ゲート・ア
レイ内の論理セルの各列及び各行の端部には、図７に示
されているような入出力ネットワーク５０ａ及び５０ｂ
がある。入出力（Ｉ／Ｏ）パッド５２は、受信バッファ
の入力及び出力バッファの出力に結合されている。個々
の入出力バッファの構成をプログラムするために、デー
タの４ビットが必要である。したがって、入出力ネット
ワーク５０ａ及び５０ｂ双方の構成をプログラムするた
めに、構成データの８ビットが必要である。それぞれの
入出力ネットワークをプログラムするためのこのデータ
の４ビット・バイトのそれぞれは、「ｉ」のラベルが付
けられる。入出力ネットワーク５０ａ及び５０ｂの組を
プログラムするための構成データの結合された８ビット
は、全体として信号Ｉで表される。
レイ内の論理セルの各列及び各行の端部には、図７に示
されているような入出力ネットワーク５０ａ及び５０ｂ
がある。入出力（Ｉ／Ｏ）パッド５２は、受信バッファ
の入力及び出力バッファの出力に結合されている。個々
の入出力バッファの構成をプログラムするために、デー
タの４ビットが必要である。したがって、入出力ネット
ワーク５０ａ及び５０ｂ双方の構成をプログラムするた
めに、構成データの８ビットが必要である。それぞれの
入出力ネットワークをプログラムするためのこのデータ
の４ビット・バイトのそれぞれは、「ｉ」のラベルが付
けられる。入出力ネットワーク５０ａ及び５０ｂの組を
プログラムするための構成データの結合された８ビット
は、全体として信号Ｉで表される。
【００３０】マルチプレクサ５４は、トライ・ステート
・バッファをイネーブルするためにどの信号を用いる
か、入力データをどの線に結合すべきか、どの線から出
力データを送出すべきかを決定する。フィールド・プロ
グラマブル・ゲート・アレイのさまざまな行及び列に入
出力線を結合するために、フィールド・プログラマブル
・ゲート・アレイの周辺に沿って入出力バス５６が設け
られる（周辺論理セルと入出力ブロックとの間を結合す
る）。入出力バス折り返し点５８は、所定の入出力線を
入出力バス５６に選択的に結合させるために、プログラ
ム可能である。入出力バス折り返し点５８及びマルチプ
レクサ５４をプログラムするために、構成データの４バ
イト「ｎｏｐｑ」が必要である。構成データのこれらの
４バイトは全体として記号Ｍで表される。
・バッファをイネーブルするためにどの信号を用いる
か、入力データをどの線に結合すべきか、どの線から出
力データを送出すべきかを決定する。フィールド・プロ
グラマブル・ゲート・アレイのさまざまな行及び列に入
出力線を結合するために、フィールド・プログラマブル
・ゲート・アレイの周辺に沿って入出力バス５６が設け
られる（周辺論理セルと入出力ブロックとの間を結合す
る）。入出力バス折り返し点５８は、所定の入出力線を
入出力バス５６に選択的に結合させるために、プログラ
ム可能である。入出力バス折り返し点５８及びマルチプ
レクサ５４をプログラムするために、構成データの４バ
イト「ｎｏｐｑ」が必要である。構成データのこれらの
４バイトは全体として記号Ｍで表される。
【００３１】フィールド・プログラマブル・ゲート・ア
レイ（ＦＰＧＡ）の周辺を囲む入出力バス５６に沿っ
て、入出力バス中継器５９があり、これらの中継器は入
出力バスに沿って入出力信号をバッファリングする。入
出力バス中継器グループ５９は、個々のセクタ境界とＦ
ＰＧＡの４つの隅との間の入出力バスに沿って設けられ
る。個々の入出力バス中継器グループ５９をプログラム
するために、構成データの８バイト「ｓｔｕｖ ｗｘｙ
ｚ」が必要である。入出力バス中継器グループを構成す
るためのこの構成データは、全体として記号Ｂで表され
る。ＦＰＧＡの入出力リソースに関してのより詳しい情
報は、米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ
ＡＲＲＡＹ Ｉ／Ｏ−ＲＯＵＴＩＮＧ ＲＥＳＯＵＲ
ＣＥ」に記述されている。
レイ（ＦＰＧＡ）の周辺を囲む入出力バス５６に沿っ
て、入出力バス中継器５９があり、これらの中継器は入
出力バスに沿って入出力信号をバッファリングする。入
出力バス中継器グループ５９は、個々のセクタ境界とＦ
ＰＧＡの４つの隅との間の入出力バスに沿って設けられ
る。個々の入出力バス中継器グループ５９をプログラム
するために、構成データの８バイト「ｓｔｕｖ ｗｘｙ
ｚ」が必要である。入出力バス中継器グループを構成す
るためのこの構成データは、全体として記号Ｂで表され
る。ＦＰＧＡの入出力リソースに関してのより詳しい情
報は、米国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ
ＡＲＲＡＹ Ｉ／Ｏ−ＲＯＵＴＩＮＧ ＲＥＳＯＵＲ
ＣＥ」に記述されている。
【００３２】プログラマブル・ゲート・アレイのさまざ
まなプログラム可能リソース、及び関連する構成データ
を前記で確認したので、次にこれらのプログラム可能リ
ソースの相対的配置を、本発明の特別な特徴に更なる重
要性を与えるために、特徴づけて以降に記述する。
まなプログラム可能リソース、及び関連する構成データ
を前記で確認したので、次にこれらのプログラム可能リ
ソースの相対的配置を、本発明の特別な特徴に更なる重
要性を与えるために、特徴づけて以降に記述する。
【００３３】図８はプログラマブル・ゲート・アレイの
７×７配列のセクタを示し、この中で選択されたセクタ
は参照番号のラベルが付けられている。図９は、図８で
示されたフィールド・プログラマブル・ゲート・アレイ
の左上部の４つの隣接するセクタ１、２、３、４内の、
プログラム可能リソースの物理的なビット・マッピング
を示す。プログラム可能リソースの上部及び左側面に沿
った各列の頭部及び行の端部には、入出力用プログラム
可能リソースがあり、このリソースは、入出力ネットワ
ークの個々の組を構成するための構成データＩを受信す
る。入出力バス折り返し点及びマルチプレクサ構成デー
タＭは、隣接する個々の入出力ネットワークに関連づけ
られ、個々の関連する入出力ポートの相互接続を決定す
る。個々のセクタは８×８配列のコア・セル論理回路、
及びコア・セル配線用のプログラム可能リソースを含
み、これらはそれぞれ構成データＣ及びＷによって構成
される。各セクタの間では列バス及び行バスのそれぞれ
が、構成データＲ及びＬでそれぞれ構成される関連する
中継器グループ、及び中継器ラッチ・ジャンパをもつ。
各セクタの各行を半分進んだ位置、及び各列を半分下っ
た位置に垂直及び水平のジャンパがあり、これらのジャ
ンパは、関連する構成データＪによって構成されるロー
カル・バスを選択する。更に各セクタの各列の長さの半
分下った位置には、構成データＤで構成される関連した
クロック及びリセット信号分配用のプログラム可能リソ
ースがある。プログラマブル・ゲート・アレイの周辺に
沿った個々のセクタの境界には、構成データＢによって
構成される入出力バス中継器用プログラム可能リソース
がある。入出力バス中継器はまたフィールド・プログラ
マブル・ゲート・アレイの離れた４隅にも配置される。
最後に、フィールド・プログラマブル・ゲート・アレイ
の各列を半分下った位置に、グローバルなクロック／リ
セット分配リソースがあり、このリソースは、関連する
列に沿ってクロック信号及びリセット信号をそれぞれ分
配するための構成データＧによって構成される。
７×７配列のセクタを示し、この中で選択されたセクタ
は参照番号のラベルが付けられている。図９は、図８で
示されたフィールド・プログラマブル・ゲート・アレイ
の左上部の４つの隣接するセクタ１、２、３、４内の、
プログラム可能リソースの物理的なビット・マッピング
を示す。プログラム可能リソースの上部及び左側面に沿
った各列の頭部及び行の端部には、入出力用プログラム
可能リソースがあり、このリソースは、入出力ネットワ
ークの個々の組を構成するための構成データＩを受信す
る。入出力バス折り返し点及びマルチプレクサ構成デー
タＭは、隣接する個々の入出力ネットワークに関連づけ
られ、個々の関連する入出力ポートの相互接続を決定す
る。個々のセクタは８×８配列のコア・セル論理回路、
及びコア・セル配線用のプログラム可能リソースを含
み、これらはそれぞれ構成データＣ及びＷによって構成
される。各セクタの間では列バス及び行バスのそれぞれ
が、構成データＲ及びＬでそれぞれ構成される関連する
中継器グループ、及び中継器ラッチ・ジャンパをもつ。
各セクタの各行を半分進んだ位置、及び各列を半分下っ
た位置に垂直及び水平のジャンパがあり、これらのジャ
ンパは、関連する構成データＪによって構成されるロー
カル・バスを選択する。更に各セクタの各列の長さの半
分下った位置には、構成データＤで構成される関連した
クロック及びリセット信号分配用のプログラム可能リソ
ースがある。プログラマブル・ゲート・アレイの周辺に
沿った個々のセクタの境界には、構成データＢによって
構成される入出力バス中継器用プログラム可能リソース
がある。入出力バス中継器はまたフィールド・プログラ
マブル・ゲート・アレイの離れた４隅にも配置される。
最後に、フィールド・プログラマブル・ゲート・アレイ
の各列を半分下った位置に、グローバルなクロック／リ
セット分配リソースがあり、このリソースは、関連する
列に沿ってクロック信号及びリセット信号をそれぞれ分
配するための構成データＧによって構成される。
【００３４】配列（ａｒｒａｙ）をプログラム可能にす
るために、多様な技術が当分野に知識のある当業者には
知られている。マスクを使ったプログラミング技術は、
最後の金属化層の付着をカストマイズすることを含み、
この金属化層は、カストマイズされないときは共通に設
計された集積回路に使われるものである。（例えば、Ｃ
ｏｘ、外に発行された米国特許第３，９９３，９１９
号、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＬＡＴＣＨ Ａ
ＮＤ ＯＴＨＥＲ ＣＩＲＣＵＩＴＳ ＦＯＲＬＯＧＩ
Ｃ ＡＲＲＡＹＳ」、１９７６年１１月２３日付、及び
Ｆｉｔｚｇｅｒａｌｄに発行された米国特許第４，７４
２，３８３号、主題「ＭＵＬＴＩ−ＦＵＮＣＴＩＯＮ
ＦＥＴ ＭＡＳＴＥＲＳＬＩＣＥ ＣＥＬＬ」、１９８
８年５月３日付、を参照されたい。これら双方の特許は
本申請と同じ出願人に譲渡されている。）レーザを使っ
たプログラミング技術は、金属化層の付着後に金属化層
をカストマイズすることを含む。（例えば、Ｒａｆｆｅ
ｌ、外による主題「Ａ ＷＡＦＥＲ−ＳＣＡＬＥ ＤＩ
ＧＩＴＡＬ ＩＮＴＥＧＲＡＴＯＲ ＵＳＩＮＧＲＥＳ
ＴＲＵＣＴＵＲＡＢＬＥ ＶＬＳＩ」、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ、Ｖｏｌ．ＳＣ−２０、Ｎｏ．１、１９８５年２
月、頁３９９を参照されたい。）溶融可能リンク、又は
アンチ・フューズも用いられ、これらは恒久的な（揮発
性でない）プログラミングを行う。（例えば、Ｍｉｌｌ
ａｎによる主題「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ
Ｓ」、Ｍｃ−Ｇｒａｗ−Ｈｉｌｌ社、１９７９年出版、
頁１９６、及びＥｌｇａｍａｌ、外に発行された米国特
許第４，７５８，７４５号、主題「ＵＳＥＲ ＰＲＯＧ
ＲＡＭＭＡＢＬＥ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵ
ＩＴ ＩＮＴＥＲＣＯＮＮＥＣＴ ＡＲＣＨＩＴＥＣＴ
ＵＲＥ ＡＮＤ ＴＥＳＴ ＭＥＴＨＯＤ」、１９８８
年７月１９日付を参照されたい。）消去可能プログラム
可能読み出し専用メモリ（ＥＰＲＯＭ）素子、及び電気
的に消去可能なプログラム可能読み出し専用メモリ（Ｅ
ＥＰＲＯＭ）素子も用いられ、半恒久的なプログラミン
グを提供する。ＥＰＲＯＭ及びＥＥＰＲＯＭは両方とも
電気的にプログラム可能であり、電源が切れてもそれら
の状態を保持する。しかしこれらの素子を再プログラム
するためには、特別な消去手順が用いられる。（例え
ば、Ｗｏｏｄ、外による主題「ＡＮ ＥＬＥＣＴＲＩＣ
ＡＬＬＹ ＡＬＴＥＲＡＢＬＥ ＰＬＡ ＦＯＲ ＦＡ
ＳＴ ＴＵＲＮＡＲＯＵＮＤ ＴＩＭＥ ＶＬＳＩ Ｄ
ＥＶＥＬＯＰＭＥＮＴＨＡＲＤＷＡＲＥ」、ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５、１９８
１年１０月、頁５７０を参照されたい。）最後に揮発性
のランダム・アクセス・メモリ（ＲＡＭ）素子も使用可
能であり、これらは完全にプログラム可能及び再プログ
ラム可能であるが、電源が切れるとそのプログラム状態
が失われる。（例えば、Ｂａｌａｓｕｂｒａｍａｎｉａ
ｎ、外に発行された米国特許第４，１７７，４５２号、
１９７９年１２月４日付を参照されたい。この特許は本
申請と同じ出願人に譲渡されている。）配列をプログラ
ムするこれらの技術及び他の技術は、当分野の当業者に
は周知のものであり、又Ｓ．Ｂｒｏｗｎ、Ｒ．Ｆｒａｎ
ｃｉｓ、Ｊ．Ｒｏｓｅ及びＺ．Ｖｒａｎｅｓｉｃによる
主版物、主題「ＦＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥ
ＧＡＴＥ ＡＲＲＡＹＳ」、Ｋｌｕｗｅｒ Ａｃａｄ
ｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ １９９２年発行にも
全体的に記述されている。
るために、多様な技術が当分野に知識のある当業者には
知られている。マスクを使ったプログラミング技術は、
最後の金属化層の付着をカストマイズすることを含み、
この金属化層は、カストマイズされないときは共通に設
計された集積回路に使われるものである。（例えば、Ｃ
ｏｘ、外に発行された米国特許第３，９９３，９１９
号、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＬＡＴＣＨ Ａ
ＮＤ ＯＴＨＥＲ ＣＩＲＣＵＩＴＳ ＦＯＲＬＯＧＩ
Ｃ ＡＲＲＡＹＳ」、１９７６年１１月２３日付、及び
Ｆｉｔｚｇｅｒａｌｄに発行された米国特許第４，７４
２，３８３号、主題「ＭＵＬＴＩ−ＦＵＮＣＴＩＯＮ
ＦＥＴ ＭＡＳＴＥＲＳＬＩＣＥ ＣＥＬＬ」、１９８
８年５月３日付、を参照されたい。これら双方の特許は
本申請と同じ出願人に譲渡されている。）レーザを使っ
たプログラミング技術は、金属化層の付着後に金属化層
をカストマイズすることを含む。（例えば、Ｒａｆｆｅ
ｌ、外による主題「Ａ ＷＡＦＥＲ−ＳＣＡＬＥ ＤＩ
ＧＩＴＡＬ ＩＮＴＥＧＲＡＴＯＲ ＵＳＩＮＧＲＥＳ
ＴＲＵＣＴＵＲＡＢＬＥ ＶＬＳＩ」、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ、Ｖｏｌ．ＳＣ−２０、Ｎｏ．１、１９８５年２
月、頁３９９を参照されたい。）溶融可能リンク、又は
アンチ・フューズも用いられ、これらは恒久的な（揮発
性でない）プログラミングを行う。（例えば、Ｍｉｌｌ
ａｎによる主題「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ
Ｓ」、Ｍｃ−Ｇｒａｗ−Ｈｉｌｌ社、１９７９年出版、
頁１９６、及びＥｌｇａｍａｌ、外に発行された米国特
許第４，７５８，７４５号、主題「ＵＳＥＲ ＰＲＯＧ
ＲＡＭＭＡＢＬＥ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵ
ＩＴ ＩＮＴＥＲＣＯＮＮＥＣＴ ＡＲＣＨＩＴＥＣＴ
ＵＲＥ ＡＮＤ ＴＥＳＴ ＭＥＴＨＯＤ」、１９８８
年７月１９日付を参照されたい。）消去可能プログラム
可能読み出し専用メモリ（ＥＰＲＯＭ）素子、及び電気
的に消去可能なプログラム可能読み出し専用メモリ（Ｅ
ＥＰＲＯＭ）素子も用いられ、半恒久的なプログラミン
グを提供する。ＥＰＲＯＭ及びＥＥＰＲＯＭは両方とも
電気的にプログラム可能であり、電源が切れてもそれら
の状態を保持する。しかしこれらの素子を再プログラム
するためには、特別な消去手順が用いられる。（例え
ば、Ｗｏｏｄ、外による主題「ＡＮ ＥＬＥＣＴＲＩＣ
ＡＬＬＹ ＡＬＴＥＲＡＢＬＥ ＰＬＡ ＦＯＲ ＦＡ
ＳＴ ＴＵＲＮＡＲＯＵＮＤ ＴＩＭＥ ＶＬＳＩ Ｄ
ＥＶＥＬＯＰＭＥＮＴＨＡＲＤＷＡＲＥ」、ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５、１９８
１年１０月、頁５７０を参照されたい。）最後に揮発性
のランダム・アクセス・メモリ（ＲＡＭ）素子も使用可
能であり、これらは完全にプログラム可能及び再プログ
ラム可能であるが、電源が切れるとそのプログラム状態
が失われる。（例えば、Ｂａｌａｓｕｂｒａｍａｎｉａ
ｎ、外に発行された米国特許第４，１７７，４５２号、
１９７９年１２月４日付を参照されたい。この特許は本
申請と同じ出願人に譲渡されている。）配列をプログラ
ムするこれらの技術及び他の技術は、当分野の当業者に
は周知のものであり、又Ｓ．Ｂｒｏｗｎ、Ｒ．Ｆｒａｎ
ｃｉｓ、Ｊ．Ｒｏｓｅ及びＺ．Ｖｒａｎｅｓｉｃによる
主版物、主題「ＦＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥ
ＧＡＴＥ ＡＲＲＡＹＳ」、Ｋｌｕｗｅｒ Ａｃａｄ
ｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ １９９２年発行にも
全体的に記述されている。
【００３５】前述のように、論理セルをプログラムする
ための本発明の好ましい方法は、ユーザがプログラムす
るＳＲＡＭメモリ・セルを含む。配列は、主題「ＡＰＰ
ＬＩＣＡＴＩＯＮ ＮＯＴＥ ＡＴ６０００ ＳＥＲＩ
ＥＳ ＣＯＮＦＩＧＵＲＡＴＩＯＮ」の出版物、１９９
３年５月発行、改定１Ｂ、Ａｔｍｅｌ Ｃｏｒｐｏｒａ
ｔｉｏｎ社発行、で開示されている技術に従って構成さ
れる。ＳＲＡＭのメモリ・セルは、図１０の論理ビット
・マップに従ってＦＰＧＡのリソースに割り当てられ
る。
ための本発明の好ましい方法は、ユーザがプログラムす
るＳＲＡＭメモリ・セルを含む。配列は、主題「ＡＰＰ
ＬＩＣＡＴＩＯＮ ＮＯＴＥ ＡＴ６０００ ＳＥＲＩ
ＥＳ ＣＯＮＦＩＧＵＲＡＴＩＯＮ」の出版物、１９９
３年５月発行、改定１Ｂ、Ａｔｍｅｌ Ｃｏｒｐｏｒａ
ｔｉｏｎ社発行、で開示されている技術に従って構成さ
れる。ＳＲＡＭのメモリ・セルは、図１０の論理ビット
・マップに従ってＦＰＧＡのリソースに割り当てられ
る。
【００３６】本発明開示の次の部分では、プログラマブ
ル・ゲート・アレイの関連するプログラム可能リソース
に対しての、構成データを保管するためのメモリ割り当
てを説明する。
ル・ゲート・アレイの関連するプログラム可能リソース
に対しての、構成データを保管するためのメモリ割り当
てを説明する。
【００３７】図１０の論理ビット・マップは、フィール
ド・プログラマブル・ゲート・アレイのリソースに対し
てＳＲＡＭのメモリ・セルを割り当てる、３次元のメモ
リ・マップを表示している。図１０のメモリ・マップ
は、プログラマブル・ゲート・アレイのプログラム可能
リソースにメモリを割り当てるために、既知の手順に従
って構成されている。ＳＲＡＭメモリ・マップの水平ｘ
軸は、ビット０からビット８９でアドレス可能である。
ＳＲＡＭメモリ・マップの垂直ｙ軸は、ワード０からワ
ード８９でアドレス可能である。ＳＲＡＭメモリ・マッ
プの第３のｚ軸は、別々の平面として図示されているよ
うに、バイト０からバイト４でアドレス可能である。
ド・プログラマブル・ゲート・アレイのリソースに対し
てＳＲＡＭのメモリ・セルを割り当てる、３次元のメモ
リ・マップを表示している。図１０のメモリ・マップ
は、プログラマブル・ゲート・アレイのプログラム可能
リソースにメモリを割り当てるために、既知の手順に従
って構成されている。ＳＲＡＭメモリ・マップの水平ｘ
軸は、ビット０からビット８９でアドレス可能である。
ＳＲＡＭメモリ・マップの垂直ｙ軸は、ワード０からワ
ード８９でアドレス可能である。ＳＲＡＭメモリ・マッ
プの第３のｚ軸は、別々の平面として図示されているよ
うに、バイト０からバイト４でアドレス可能である。
【００３８】ビット０からビット５５、ワード０からワ
ード５５、及びバイト０のメモリ・ブロック（図１０に
示されるように、その最上層は全体のメモリ・マップか
らオフセットされている）において、関連するＳＲＡＭ
メモリ・セルは、フィールド・プログラマブル・ゲート
・アレイのそれぞれの論理セルの論理回路をプログラム
するために、構成データＣを提供する。前述のように、
構成データＣはデータ・バイト「ａ」から成る。データ
・バイトａ0,0（個別には示されていない）はこのメモ
リ・ブロック内のビット０、ワード０に保管され、フィ
ールド・プログラマブル・ゲート・アレイの論理セル１
６1,1（図２）の論理回路をプログラムするための構成
データを供給することに留意されたい。同様にデータ・
バイトａ55,55（個別には示されていない）は、このメ
モリ・ブロック内のビット５５、ワード５５に保管さ
れ、フィールド・プログラマブル・ゲート・アレイの論
理セル１６56,56（示されていない）を構成するための
構成データを提供する。
ード５５、及びバイト０のメモリ・ブロック（図１０に
示されるように、その最上層は全体のメモリ・マップか
らオフセットされている）において、関連するＳＲＡＭ
メモリ・セルは、フィールド・プログラマブル・ゲート
・アレイのそれぞれの論理セルの論理回路をプログラム
するために、構成データＣを提供する。前述のように、
構成データＣはデータ・バイト「ａ」から成る。データ
・バイトａ0,0（個別には示されていない）はこのメモ
リ・ブロック内のビット０、ワード０に保管され、フィ
ールド・プログラマブル・ゲート・アレイの論理セル１
６1,1（図２）の論理回路をプログラムするための構成
データを供給することに留意されたい。同様にデータ・
バイトａ55,55（個別には示されていない）は、このメ
モリ・ブロック内のビット５５、ワード５５に保管さ
れ、フィールド・プログラマブル・ゲート・アレイの論
理セル１６56,56（示されていない）を構成するための
構成データを提供する。
【００３９】前述のように、フィールド・プログラマブ
ル・ゲート・アレイの各論理セル用の配線リソースは、
４バイトのデータ「ｂｃｄｅ」を必要とする（構成デー
タＷ）。４つの個別のデータ・バイト「ｂｃｄｅ」は、
ＳＲＡＭメモリ・マップ内で各ｘ、ｙ位置に対してｚ軸
に沿ってバイト１からバイト４でアドレス可能であるこ
とに留意されたい。フィールド・プログラマブル・ゲー
ト・アレイの第１列、第１行の論理セルの配線リソース
をプログラムするために、ＳＲＡＭのビット０、ワード
０の位置は、ｚ方向バイト１〜４それぞれに構成データ
「ｂｃｄｅ」がロードされる。同様に、５６列目、５６
行目の論理セルのプログラム可能配線リソースをプログ
ラムするために、ＳＲＡＭのビット５５、ワード５５の
位置のｚ方向バイト１〜４それぞれに、構成データ「ｂ
ｃｄｅ」それぞれがロードされる。
ル・ゲート・アレイの各論理セル用の配線リソースは、
４バイトのデータ「ｂｃｄｅ」を必要とする（構成デー
タＷ）。４つの個別のデータ・バイト「ｂｃｄｅ」は、
ＳＲＡＭメモリ・マップ内で各ｘ、ｙ位置に対してｚ軸
に沿ってバイト１からバイト４でアドレス可能であるこ
とに留意されたい。フィールド・プログラマブル・ゲー
ト・アレイの第１列、第１行の論理セルの配線リソース
をプログラムするために、ＳＲＡＭのビット０、ワード
０の位置は、ｚ方向バイト１〜４それぞれに構成データ
「ｂｃｄｅ」がロードされる。同様に、５６列目、５６
行目の論理セルのプログラム可能配線リソースをプログ
ラムするために、ＳＲＡＭのビット５５、ワード５５の
位置のｚ方向バイト１〜４それぞれに、構成データ「ｂ
ｃｄｅ」それぞれがロードされる。
【００４０】ＳＲＡＭメモリ・セルのｘ軸に沿って移動
したビット５６からビット６２のｘアドレス位置、及び
ワード０からワード５５のｙ軸位置のブロックのＳＲＡ
Ｍメモリ・セルは、フィールド・プログラマブル・ゲー
ト・アレイの５６のそれぞれの水平行に沿った、フィー
ルド・プログラマブル・ゲート・アレイのそれぞれのプ
ログラム可能ジャンパ・リソースをドライブするための
水平ジャンパ構成データＪを提供する。フィールド・プ
ログラマブル・ゲート・アレイの行毎の７つのジャンパ
（図９参照）に従って、ビット５６からビット６２の７
つの位置が設けられていることに留意されたい。
したビット５６からビット６２のｘアドレス位置、及び
ワード０からワード５５のｙ軸位置のブロックのＳＲＡ
Ｍメモリ・セルは、フィールド・プログラマブル・ゲー
ト・アレイの５６のそれぞれの水平行に沿った、フィー
ルド・プログラマブル・ゲート・アレイのそれぞれのプ
ログラム可能ジャンパ・リソースをドライブするための
水平ジャンパ構成データＪを提供する。フィールド・プ
ログラマブル・ゲート・アレイの行毎の７つのジャンパ
（図９参照）に従って、ビット５６からビット６２の７
つの位置が設けられていることに留意されたい。
【００４１】ＳＲＡＭメモリ・マップのビット６４から
ビット７９、及びワード０からワード５５のメモリ・ブ
ロックは、フィールド・プログラマブル・ゲート・アレ
イの各行に対するバス中継器、及びラッチそれぞれを構
成するための構成データＲ及びＬを提供する。メモリの
この特定のブロックに割り当てられた構成データは、中
継器構成データ・バイト（「ｆｇｈ」）、及びラッチ構
成データ・バイト（「ｌ」）それぞれを含む。それぞれ
の「ｆｇｈ」データ・バイトは、ＳＲＡＭのｚ軸に沿っ
てバイト０〜２に割り当てられ、一方で「ｌ」データ・
バイトは、ｚ軸に沿ってバイト３に割り当てられる。中
継器グループ当り６バイトの構成データが必要であり、
ラッチ・ジャンパ・グループ当り２バイトの構成データ
が必要であることに留意されたい。行当り中継器及びラ
ッチ・ジャンパの８グループがあり、フィールド・プロ
グラマブル・ゲート・アレイの５６の各行に対して、ｘ
軸に沿って１６の位置（ビット６４からビット７９）が
提供される。
ビット７９、及びワード０からワード５５のメモリ・ブ
ロックは、フィールド・プログラマブル・ゲート・アレ
イの各行に対するバス中継器、及びラッチそれぞれを構
成するための構成データＲ及びＬを提供する。メモリの
この特定のブロックに割り当てられた構成データは、中
継器構成データ・バイト（「ｆｇｈ」）、及びラッチ構
成データ・バイト（「ｌ」）それぞれを含む。それぞれ
の「ｆｇｈ」データ・バイトは、ＳＲＡＭのｚ軸に沿っ
てバイト０〜２に割り当てられ、一方で「ｌ」データ・
バイトは、ｚ軸に沿ってバイト３に割り当てられる。中
継器グループ当り６バイトの構成データが必要であり、
ラッチ・ジャンパ・グループ当り２バイトの構成データ
が必要であることに留意されたい。行当り中継器及びラ
ッチ・ジャンパの８グループがあり、フィールド・プロ
グラマブル・ゲート・アレイの５６の各行に対して、ｘ
軸に沿って１６の位置（ビット６４からビット７９）が
提供される。
【００４２】ビット８０〜８３、ワード０〜５５のメモ
リ・マップは、論理セル各行の端部の入出力バス折り返
し点、及びマルチプレクサを構成するための構成データ
Ｍを提供する。データ・バイト「ｎｏｐｑ」が、各ｘ、
ｙメモリ位置でｚ軸に沿って、それぞれバイト０〜３に
割り当てられる。フィールド・プログラマブル・ゲート
・アレイの各行の各端部に、入出力バス折り返し点及び
マルチプレクサの構成データの２組（ＭＭ）が必要であ
ることに留意されたい。したがって、フィールド・プロ
グラマブル・ゲート・アレイの５６の各行の対応する入
出力バス折り返し点、及びマルチプレクサ用プログラム
可能リソースに対して、ｘ軸に沿ってビット８０から８
３の４つの位置、行の端部当り２つのビット位置が提供
される。
リ・マップは、論理セル各行の端部の入出力バス折り返
し点、及びマルチプレクサを構成するための構成データ
Ｍを提供する。データ・バイト「ｎｏｐｑ」が、各ｘ、
ｙメモリ位置でｚ軸に沿って、それぞれバイト０〜３に
割り当てられる。フィールド・プログラマブル・ゲート
・アレイの各行の各端部に、入出力バス折り返し点及び
マルチプレクサの構成データの２組（ＭＭ）が必要であ
ることに留意されたい。したがって、フィールド・プロ
グラマブル・ゲート・アレイの５６の各行の対応する入
出力バス折り返し点、及びマルチプレクサ用プログラム
可能リソースに対して、ｘ軸に沿ってビット８０から８
３の４つの位置、行の端部当り２つのビット位置が提供
される。
【００４３】フィールド・プログラマブル・ゲート・ア
レイの行端部にある出力ポートの入出力構成を構成する
ための構成データＩは、ＳＲＡＭメモリ・マップのビッ
ト８８〜８９、ワード０〜５５のブロック内に割り当て
られ、各ｘ、ｙ位置でｚ軸に沿ってバイト０にただ１つ
のデータ・バイトが提供される。フィールド・プログラ
マブル・ゲート・アレイの各行に対して２つの１バイト
入出力プログラム可能リソースが存在するので（行端部
当り１つ）、ｘ軸に沿ってビット８８からビット８９の
ただ２つの位置が指定される。フィールド・プログラマ
ブル・ゲート・アレイの論理セルの行をサポートする、
「水平の」プログラム可能リソース、及びＳＲＡＭメモ
リ・マップ内の関連する構成データの確認を上記で完了
したので、以降はフィールド・プログラマブル・ゲート
・アレイの論理セルの列をサポートする、「垂直の」プ
ログラム可能リソース、及びＳＲＡＭメモリ・マップ内
の関連する構成データを説明する。
レイの行端部にある出力ポートの入出力構成を構成する
ための構成データＩは、ＳＲＡＭメモリ・マップのビッ
ト８８〜８９、ワード０〜５５のブロック内に割り当て
られ、各ｘ、ｙ位置でｚ軸に沿ってバイト０にただ１つ
のデータ・バイトが提供される。フィールド・プログラ
マブル・ゲート・アレイの各行に対して２つの１バイト
入出力プログラム可能リソースが存在するので（行端部
当り１つ）、ｘ軸に沿ってビット８８からビット８９の
ただ２つの位置が指定される。フィールド・プログラマ
ブル・ゲート・アレイの論理セルの行をサポートする、
「水平の」プログラム可能リソース、及びＳＲＡＭメモ
リ・マップ内の関連する構成データの確認を上記で完了
したので、以降はフィールド・プログラマブル・ゲート
・アレイの論理セルの列をサポートする、「垂直の」プ
ログラム可能リソース、及びＳＲＡＭメモリ・マップ内
の関連する構成データを説明する。
【００４４】ビット０〜５５、ワード５６〜６２、及び
バイト０〜２のメモリ・ブロックは、フィールド・プロ
グラマブル・ゲート・アレイの各列に対応するジャン
パ、ローカル分配、及びグローバル分配それぞれ用のプ
ログラム可能リソースを構成する構成データＪ、Ｄ、及
びＧを提供する。フィールド・プログラマブル・ゲート
・アレイの各列に７つのジャンパ、及び７つのクロック
／リセット分配リソースが設けられる。各関連するｘ、
ｙ位置において、ジャンパ構成データＪはバイト０に配
置され、一方で分配構成データＤはバイト１に配置され
る。対照的にフィールド・プログラマブル・ゲート・ア
レイの各列に対して、ただ１つのグローバル・クロック
／リセット分配リソースが設けられる。グローバル分配
構成データＧは、５６の各行に対してバイト２、ワード
５９において提供される。フィールド・プログラマブル
・ゲート・アレイの列数に対して、１つ追加のグローバ
ル分配用プログラム可能リソースが存在するので、この
１つ追加のグローバル分配用プログラム可能リソースを
プログラムするための構成データ＠Ｇを提供するため
に、ビット６４、ワード５９、バイト２に追加のＳＲＡ
Ｍセルが配置される。
バイト０〜２のメモリ・ブロックは、フィールド・プロ
グラマブル・ゲート・アレイの各列に対応するジャン
パ、ローカル分配、及びグローバル分配それぞれ用のプ
ログラム可能リソースを構成する構成データＪ、Ｄ、及
びＧを提供する。フィールド・プログラマブル・ゲート
・アレイの各列に７つのジャンパ、及び７つのクロック
／リセット分配リソースが設けられる。各関連するｘ、
ｙ位置において、ジャンパ構成データＪはバイト０に配
置され、一方で分配構成データＤはバイト１に配置され
る。対照的にフィールド・プログラマブル・ゲート・ア
レイの各列に対して、ただ１つのグローバル・クロック
／リセット分配リソースが設けられる。グローバル分配
構成データＧは、５６の各行に対してバイト２、ワード
５９において提供される。フィールド・プログラマブル
・ゲート・アレイの列数に対して、１つ追加のグローバ
ル分配用プログラム可能リソースが存在するので、この
１つ追加のグローバル分配用プログラム可能リソースを
プログラムするための構成データ＠Ｇを提供するため
に、ビット６４、ワード５９、バイト２に追加のＳＲＡ
Ｍセルが配置される。
【００４５】フィールド・プログラマブル・ゲート・ア
レイの各列用のバス中継器及びラッチを構成するための
構成データＲ及びＬは、ビット０〜５５及びワード６４
〜７９にわたるメモリ・ブロック内に提供される。関連
する「ｆｇｈｌ」構成データ・バイトが、ｚ軸位置のバ
イト０〜３それぞれに割り当てられる。
レイの各列用のバス中継器及びラッチを構成するための
構成データＲ及びＬは、ビット０〜５５及びワード６４
〜７９にわたるメモリ・ブロック内に提供される。関連
する「ｆｇｈｌ」構成データ・バイトが、ｚ軸位置のバ
イト０〜３それぞれに割り当てられる。
【００４６】フィールド・プログラマブル・ゲート・ア
レイの各列の両端にある入出力バス折り返し点、及びマ
ルチプレクサを構成するための構成データＭＭは、ＳＲ
ＡＭメモリ・マップ内のビット０〜５５、及びワード８
０〜８３にわたって割り当てられている。データ・バイ
ト「ｎｏｐｑ」のそれぞれが、各関連するｘ、ｙ位置の
ｚ軸に沿ったバイト０〜３それぞれに割り当てられる。
レイの各列の両端にある入出力バス折り返し点、及びマ
ルチプレクサを構成するための構成データＭＭは、ＳＲ
ＡＭメモリ・マップ内のビット０〜５５、及びワード８
０〜８３にわたって割り当てられている。データ・バイ
ト「ｎｏｐｑ」のそれぞれが、各関連するｘ、ｙ位置の
ｚ軸に沿ったバイト０〜３それぞれに割り当てられる。
【００４７】最後に、フィールド・プログラマブル・ゲ
ート・アレイの各列両端において、入出力の性格をプロ
グラムできるリソースを構成する構成データＩは、ＳＲ
ＡＭメモリ・マップ内のビット０〜５５及びワード８８
〜８９にわたって割り当てられる。
ート・アレイの各列両端において、入出力の性格をプロ
グラムできるリソースを構成する構成データＩは、ＳＲ
ＡＭメモリ・マップ内のビット０〜５５及びワード８８
〜８９にわたって割り当てられる。
【００４８】フィールド・プログラマブル・ゲート・ア
レイの周辺に分配された、入出力バス中継器用プログラ
ム可能リソースは、中継器グループ当り８バイトの構成
データ「ｓｔｕｖ ｗｘｙｚ」を必要とする。水平の、
又は西・東方向の、入出力バス中継器用プログラム可能
リソースは、ビット８４〜８７の１２の関連するワード
・ラインにわたるＳＲＡＭメモリ・ブロック内に配置さ
れた、構成データに従って構成される。フィールド・プ
ログラマブル・ゲート・アレイの所定の縁（ふち）にお
いて各セクタ間に、８つの入出力バス中継器が必要であ
る。各入出力バス中継器は、１バイトの構成データが必
要である。したがって、各入出力中継器グループ（８つ
の入出力バス中継器）は、８バイトの構成データ「ｓｔ
ｕｖ ｗｘｙｚ」を必要とする。これらの関連する構成
データ・バイト「ｓｔｕｖ」及び「ｗｘｙｚ」は、ＳＲ
ＡＭメモリ・マップの４つのそれぞれの隣接するｘ、ｙ
位置において、ｚ軸上のバイト位置０〜１に割り当てら
れる。例えば２つのデータ・バイト「ｓｔ」が、ＳＲＡ
Ｍのビット８４、ワード６４の位置のｚ軸上のバイト０
〜１の位置に割り当てられる。そして２つのデータ・バ
イト「ｕｖ」が、ビット８５、ワード６４の位置のｚ軸
上のバイト０〜１の位置に割り当てられる。引き続く
「ｗｘ」の構成データ・バイトは、ビット８４、ワード
６５のメモリ・マップ位置のｚ軸上のバイト０〜１のメ
モリ位置に割り当てられ、一方で引き続く「ｙｚ」構成
データ・バイトは、ビット８５、ワード６５のメモリ・
マップ位置のｚ軸上のバイト０〜１の位置に割り当てら
れる。
レイの周辺に分配された、入出力バス中継器用プログラ
ム可能リソースは、中継器グループ当り８バイトの構成
データ「ｓｔｕｖ ｗｘｙｚ」を必要とする。水平の、
又は西・東方向の、入出力バス中継器用プログラム可能
リソースは、ビット８４〜８７の１２の関連するワード
・ラインにわたるＳＲＡＭメモリ・ブロック内に配置さ
れた、構成データに従って構成される。フィールド・プ
ログラマブル・ゲート・アレイの所定の縁（ふち）にお
いて各セクタ間に、８つの入出力バス中継器が必要であ
る。各入出力バス中継器は、１バイトの構成データが必
要である。したがって、各入出力中継器グループ（８つ
の入出力バス中継器）は、８バイトの構成データ「ｓｔ
ｕｖ ｗｘｙｚ」を必要とする。これらの関連する構成
データ・バイト「ｓｔｕｖ」及び「ｗｘｙｚ」は、ＳＲ
ＡＭメモリ・マップの４つのそれぞれの隣接するｘ、ｙ
位置において、ｚ軸上のバイト位置０〜１に割り当てら
れる。例えば２つのデータ・バイト「ｓｔ」が、ＳＲＡ
Ｍのビット８４、ワード６４の位置のｚ軸上のバイト０
〜１の位置に割り当てられる。そして２つのデータ・バ
イト「ｕｖ」が、ビット８５、ワード６４の位置のｚ軸
上のバイト０〜１の位置に割り当てられる。引き続く
「ｗｘ」の構成データ・バイトは、ビット８４、ワード
６５のメモリ・マップ位置のｚ軸上のバイト０〜１のメ
モリ位置に割り当てられ、一方で引き続く「ｙｚ」構成
データ・バイトは、ビット８５、ワード６５のメモリ・
マップ位置のｚ軸上のバイト０〜１の位置に割り当てら
れる。
【００４９】したがって、ｘ軸及びｙ軸に沿って４つの
アドレス割り当て（ビット８４〜８５、ワード６４〜６
５）が、各「水平の」入出力バス中継器グループに対し
て必要であることが理解できる。このようにして、フィ
ールド・プログラマブル・ゲート・アレイの所定の縁に
沿った関連する６つの入出力バス中継器グループに対し
て、ｙ軸に沿って１２のワード位置が必要である。ｘ軸
に沿った２つの位置（ビット８４〜８５）が、フィール
ド・プログラマブル・ゲート・アレイの片側の中継器グ
ループに対して構成データを提供し、一方でｘ軸に沿っ
た次の２つの位置（ビット８６及びビット８７）が、フ
ィールド・プログラマブル・ゲート・アレイのもう一方
の側の中継器グループ用の、対応する構成でデータを提
供する。
アドレス割り当て（ビット８４〜８５、ワード６４〜６
５）が、各「水平の」入出力バス中継器グループに対し
て必要であることが理解できる。このようにして、フィ
ールド・プログラマブル・ゲート・アレイの所定の縁に
沿った関連する６つの入出力バス中継器グループに対し
て、ｙ軸に沿って１２のワード位置が必要である。ｘ軸
に沿った２つの位置（ビット８４〜８５）が、フィール
ド・プログラマブル・ゲート・アレイの片側の中継器グ
ループに対して構成データを提供し、一方でｘ軸に沿っ
た次の２つの位置（ビット８６及びビット８７）が、フ
ィールド・プログラマブル・ゲート・アレイのもう一方
の側の中継器グループ用の、対応する構成でデータを提
供する。
【００５０】垂直の、又は北・南方向の、入出力バス中
継器リソース用の構成データＢは、ワード８４からワー
ド８７、ビット６４からビット７５のＳＲＡＭメモリ・
ブロック内に保管される。入出力バス中継器グループそ
れぞれに対するデータ・バイト「ｓｔｕｖ ｗｘｙｚ」
のそれぞれは、近隣のｘ、ｙ位置それぞれのｚ軸に沿っ
たバイト０〜１に割り当てられる。ｘ軸に沿った１２の
メモリ割り当て、及びｙ軸に沿った４つの関連するメモ
リ位置は、水平の入出力バス中継器グループに対するメ
モリ・ブロックと同様に説明できる。
継器リソース用の構成データＢは、ワード８４からワー
ド８７、ビット６４からビット７５のＳＲＡＭメモリ・
ブロック内に保管される。入出力バス中継器グループそ
れぞれに対するデータ・バイト「ｓｔｕｖ ｗｘｙｚ」
のそれぞれは、近隣のｘ、ｙ位置それぞれのｚ軸に沿っ
たバイト０〜１に割り当てられる。ｘ軸に沿った１２の
メモリ割り当て、及びｙ軸に沿った４つの関連するメモ
リ位置は、水平の入出力バス中継器グループに対するメ
モリ・ブロックと同様に説明できる。
【００５１】４隅の入出力バス中継器グループ用の構成
データＢは、ビット８４〜８７、ワード８４〜８７、及
びｚ軸方向バイト０〜１で指定されたＳＲＡＭメモリ・
ブロック中に割り当てられる。
データＢは、ビット８４〜８７、ワード８４〜８７、及
びｚ軸方向バイト０〜１で指定されたＳＲＡＭメモリ・
ブロック中に割り当てられる。
【００５２】図１０のＳＲＡＭメモリ・マップは、ｘ軸
に沿って９０位置（ビット０からビット８９）、ｙ軸に
沿って９０位置（ｗ０からｗ８９）、及びｚ軸に沿って
５位置（バイト０からバイト４）をもつ。このような３
次元のメモリ・マップをリニアにアドレスするために
は、既知の手順に従って割り当てると、ｘ軸をアドレス
するために７つのアドレス・ビット、ｙ軸をアドレスす
るために７つのアドレス・ビット、ｚ軸をアドレスする
ために３つのアドレス・ビットを必要とし、合計１７の
アドレス・ビットが必要である。図１０に示されている
ように、ＳＲＡＭ用のリニアなメモリ・マップは、分割
され多くの空白の位置があることに注意されたい。
に沿って９０位置（ビット０からビット８９）、ｙ軸に
沿って９０位置（ｗ０からｗ８９）、及びｚ軸に沿って
５位置（バイト０からバイト４）をもつ。このような３
次元のメモリ・マップをリニアにアドレスするために
は、既知の手順に従って割り当てると、ｘ軸をアドレス
するために７つのアドレス・ビット、ｙ軸をアドレスす
るために７つのアドレス・ビット、ｚ軸をアドレスする
ために３つのアドレス・ビットを必要とし、合計１７の
アドレス・ビットが必要である。図１０に示されている
ように、ＳＲＡＭ用のリニアなメモリ・マップは、分割
され多くの空白の位置があることに注意されたい。
【００５３】フィールド・プログラマブル・ゲート・ア
レイ（ＦＰＧＡ）をコンピュータ・システム内に組み込
むとき、ＦＰＧＡ用のＳＲＡＭには、ＦＰＧＡのプログ
ラム可能リソースを構成するための所定の構成データを
ロードする必要がある。電源投入時、構成データは例え
ばＥＥＰＲＯＭからダウン・ロードされ、プログラマブ
ル・ゲート・アレイの種々のプログラム可能リソースを
ドライブするために、ＳＲＡＭの関連するメモリ・セル
にロードされる。フィールド・プログラマブル・ゲート
・アレイのＳＲＡＭをアドレスするに当り、構成データ
を受け取るためのメモリ・セルは、図１０に図示したメ
モリ・マップに従ってアドレスされる。ＥＥＰＲＯＭか
ら構成データを取り出すためには同じアドレス法が用い
られ、そこでＥＥＰＲＯＭのメモリ・ユニットをＳＲＡ
Ｍの関連するメモリ・セルに割り当てるために、対応す
るリニアなアドレスのメモリ・マップが必要となる。し
かしながらこのようなアドレス構成は、ＥＥＰＲＯＭの
多くの位置を空白の状態にし、メモリ空間を無駄にす
る。
レイ（ＦＰＧＡ）をコンピュータ・システム内に組み込
むとき、ＦＰＧＡ用のＳＲＡＭには、ＦＰＧＡのプログ
ラム可能リソースを構成するための所定の構成データを
ロードする必要がある。電源投入時、構成データは例え
ばＥＥＰＲＯＭからダウン・ロードされ、プログラマブ
ル・ゲート・アレイの種々のプログラム可能リソースを
ドライブするために、ＳＲＡＭの関連するメモリ・セル
にロードされる。フィールド・プログラマブル・ゲート
・アレイのＳＲＡＭをアドレスするに当り、構成データ
を受け取るためのメモリ・セルは、図１０に図示したメ
モリ・マップに従ってアドレスされる。ＥＥＰＲＯＭか
ら構成データを取り出すためには同じアドレス法が用い
られ、そこでＥＥＰＲＯＭのメモリ・ユニットをＳＲＡ
Ｍの関連するメモリ・セルに割り当てるために、対応す
るリニアなアドレスのメモリ・マップが必要となる。し
かしながらこのようなアドレス構成は、ＥＥＰＲＯＭの
多くの位置を空白の状態にし、メモリ空間を無駄にす
る。
【００５４】本発明に従って、プログラマブル・ゲート
・アレイの関連するプログラム可能リソースに対してメ
モリを割り当てるために、新しい手順が提供される。前
述のような（図１０）既知の割り当て手順のメモリ・マ
ップを効果的に折り重ねることにより、新しい割り当て
手順は、新しくより密度の高いメモリ・マップとして、
「水平の」プログラム可能リソースのメモリ・ブロック
を、対応する「垂直の」プログラム可能リソースの関連
したメモリ・ブロックに近づけて配列する（図１１）。
本発明の折りたたんだメモリ割り当ては、メモリのより
効率良く利用をもたらし、メモリをアドレスするために
必要なアドレス・ビット数を減らす。
・アレイの関連するプログラム可能リソースに対してメ
モリを割り当てるために、新しい手順が提供される。前
述のような（図１０）既知の割り当て手順のメモリ・マ
ップを効果的に折り重ねることにより、新しい割り当て
手順は、新しくより密度の高いメモリ・マップとして、
「水平の」プログラム可能リソースのメモリ・ブロック
を、対応する「垂直の」プログラム可能リソースの関連
したメモリ・ブロックに近づけて配列する（図１１）。
本発明の折りたたんだメモリ割り当ては、メモリのより
効率良く利用をもたらし、メモリをアドレスするために
必要なアドレス・ビット数を減らす。
【００５５】本発明の結果としてのメモリ割り当てを説
明する前に、図１２を参照してハードウェア回路の特徴
を説明する。このハードウェア回路は、例えばフィール
ド・プログラマブル・ゲート・アレイのプログラム可能
リソースへのメモリ割り当てに関連して、メモリ・マッ
プを効果的に折り重ねるために必要なアドレス・デコー
ドを行う。
明する前に、図１２を参照してハードウェア回路の特徴
を説明する。このハードウェア回路は、例えばフィール
ド・プログラマブル・ゲート・アレイのプログラム可能
リソースへのメモリ割り当てに関連して、メモリ・マッ
プを効果的に折り重ねるために必要なアドレス・デコー
ドを行う。
【００５６】図１２を参照して、フィールド・プログラ
マブル・ゲート・アレイ６０は、Ｎビットのアドレスを
メモリ素子６２、例えばＥＥＰＲＯＭに渡し、このプロ
グラマブル・ゲート・アレイを構成するために、ＥＥＰ
ＲＯＭから構成データを受け取る。コントローラ６８は
ＥＥＰＲＯＭ６２をアドレスするために、電源投入時に
開始アドレスを渡す。ＥＥＰＲＯＭのアドレスされたメ
モリ・ユニットからの構成データは、その後このフィー
ルド・プログラマブル・ゲート・アレイ、ＦＰＧＡ、の
プログラム可能リソースを構成するために、例えば、Ｓ
ＲＡＭ６４に送られる。アドレス・デコーダ６６は、デ
ータ・ストリームからＮビットのアドレスを第１及び第
２の開始バイトとして受け取り、続いて第１及び第２の
終了バイトを受け取り、このＮビット・アドレスをＳＲ
ＡＭ６４をアクセスするためにｘ、ｙ、及びｚのそれぞ
れのアドレスにデコードする。テスト（モード７）操作
では、アドレスＰ（０〜１５）がＦＰＧＡに与えられ、
ｘ、ｙ、ｚアドレスそれぞれを提供するためにデコード
される。本発明の第１の特徴は、プログラム可能リソー
ス６４の３次元のアドレス可能配列をアクセスするため
に、アドレス・デコーダ６６がＮビット・アドレスを
ｘ、ｙ、ｚそれぞれの部分にデコードする方法にある。
マブル・ゲート・アレイ６０は、Ｎビットのアドレスを
メモリ素子６２、例えばＥＥＰＲＯＭに渡し、このプロ
グラマブル・ゲート・アレイを構成するために、ＥＥＰ
ＲＯＭから構成データを受け取る。コントローラ６８は
ＥＥＰＲＯＭ６２をアドレスするために、電源投入時に
開始アドレスを渡す。ＥＥＰＲＯＭのアドレスされたメ
モリ・ユニットからの構成データは、その後このフィー
ルド・プログラマブル・ゲート・アレイ、ＦＰＧＡ、の
プログラム可能リソースを構成するために、例えば、Ｓ
ＲＡＭ６４に送られる。アドレス・デコーダ６６は、デ
ータ・ストリームからＮビットのアドレスを第１及び第
２の開始バイトとして受け取り、続いて第１及び第２の
終了バイトを受け取り、このＮビット・アドレスをＳＲ
ＡＭ６４をアクセスするためにｘ、ｙ、及びｚのそれぞ
れのアドレスにデコードする。テスト（モード７）操作
では、アドレスＰ（０〜１５）がＦＰＧＡに与えられ、
ｘ、ｙ、ｚアドレスそれぞれを提供するためにデコード
される。本発明の第１の特徴は、プログラム可能リソー
ス６４の３次元のアドレス可能配列をアクセスするため
に、アドレス・デコーダ６６がＮビット・アドレスを
ｘ、ｙ、ｚそれぞれの部分にデコードする方法にある。
【００５７】本発明の１つの実施例では、Ｎビット・ア
ドレスは１６ビットから成る。この１６ビット・アドレ
スは４つの別々の部分に分けられる。それらは、（１）
アドレス・ビット０〜６から成る第１の部分、（２）ア
ドレス・ビット７から成る第２の部分、（３）アドレス
・ビット８〜１３から成る第３の部分、及び（４）アド
レス・ビット１４〜１５から成る第４の部分である。Ｎ
ビット・アドレスの第１及び第３の部分は、ビット７の
状態に従って、ＳＲＡＭのｘ、ｙ、ｚアドレス可能メモ
リ・マップのｘ次元（ビット）、又はｙ次元（ワード）
のいずれかをアクセスするために用いられる。アドレス
・ビット７がロー（ｌｏｗ）のときは、アドレス・ビッ
ト０〜６はｘ、ｙ、ｚアドレス可能メモリ・マップのｙ
次元（ワード）をアクセスするために用いられ、一方で
ビット８〜１３はＳＲＡＭメモリ・マップのｘ次元（ビ
ット）をアクセスするために用いられる。反対に、アド
レス・ビット７がハイ（ｈｉｇｈ）ならば、このときは
アドレス・ビット０〜６がｘ次元をアクセスするために
指定され、一方でアドレス・ビット８〜１３はメモリ・
マップのｙ次元をアクセスするために用いられる。上記
のようにアドレス・ビット７に従って連続したアドレス
構造を折り重ねることにより、図１０のｘ、ｙ、ｚアド
レス可能メモリ・マップは、ＦＰＧＡのプログラム可能
リソース用の構成データを割り当てるために、図１１に
図示されたように効果的に折り重ねられ、修正されたメ
モリ・マップを提供する。
ドレスは１６ビットから成る。この１６ビット・アドレ
スは４つの別々の部分に分けられる。それらは、（１）
アドレス・ビット０〜６から成る第１の部分、（２）ア
ドレス・ビット７から成る第２の部分、（３）アドレス
・ビット８〜１３から成る第３の部分、及び（４）アド
レス・ビット１４〜１５から成る第４の部分である。Ｎ
ビット・アドレスの第１及び第３の部分は、ビット７の
状態に従って、ＳＲＡＭのｘ、ｙ、ｚアドレス可能メモ
リ・マップのｘ次元（ビット）、又はｙ次元（ワード）
のいずれかをアクセスするために用いられる。アドレス
・ビット７がロー（ｌｏｗ）のときは、アドレス・ビッ
ト０〜６はｘ、ｙ、ｚアドレス可能メモリ・マップのｙ
次元（ワード）をアクセスするために用いられ、一方で
ビット８〜１３はＳＲＡＭメモリ・マップのｘ次元（ビ
ット）をアクセスするために用いられる。反対に、アド
レス・ビット７がハイ（ｈｉｇｈ）ならば、このときは
アドレス・ビット０〜６がｘ次元をアクセスするために
指定され、一方でアドレス・ビット８〜１３はメモリ・
マップのｙ次元をアクセスするために用いられる。上記
のようにアドレス・ビット７に従って連続したアドレス
構造を折り重ねることにより、図１０のｘ、ｙ、ｚアド
レス可能メモリ・マップは、ＦＰＧＡのプログラム可能
リソース用の構成データを割り当てるために、図１１に
図示されたように効果的に折り重ねられ、修正されたメ
モリ・マップを提供する。
【００５８】図１１を参照すると、アドレス・ビット７
がローのときは、アドレス・ビット０〜６は、ＳＲＡＭ
メモリ・マップのｙ次元（ワード０からワード８９）を
アクセスするために用いられ、アドレス・ビット８〜１
３は、ＳＲＡＭメモリ・マップのｘ次元（ビット０から
ビット５５）をアクセスするために用いられる。メモリ
・マップのこの部分は、図１１の左の列に図示される。
代ってアドレス・ビット７がハイのときは、アドレス・
ビット０〜６は、ＳＲＡＭメモリ・マップのｘ次元（ビ
ット０からビット８９）をアクセスするために用いら
れ、一方でアドレス・ビット８〜１３は、ＳＲＡＭメモ
リ・マップのｙ次元（ワード０からワード５５）をアク
セスするために用いられる。メモリ・マップのこの部分
は、図１１の右の列に表示されている。連続するアドレ
ス構造を折り重ねることにより、ＦＰＧＡの「垂直な」
プログラム可能リソース用の構成データを割り当てるた
めの関連するメモリ・マップは、「水平の」プログラム
可能リソース用の構成データを割り当てるための関連す
るメモリ・マップに並んで、対称的に効果的に積み重ね
られる。この新しいアドレス構造は空白のメモリ空間の
数を減らし、より少いアドレス・ビットでアクセス可能
なより密度の高いメモリ・マップを提供する。
がローのときは、アドレス・ビット０〜６は、ＳＲＡＭ
メモリ・マップのｙ次元（ワード０からワード８９）を
アクセスするために用いられ、アドレス・ビット８〜１
３は、ＳＲＡＭメモリ・マップのｘ次元（ビット０から
ビット５５）をアクセスするために用いられる。メモリ
・マップのこの部分は、図１１の左の列に図示される。
代ってアドレス・ビット７がハイのときは、アドレス・
ビット０〜６は、ＳＲＡＭメモリ・マップのｘ次元（ビ
ット０からビット８９）をアクセスするために用いら
れ、一方でアドレス・ビット８〜１３は、ＳＲＡＭメモ
リ・マップのｙ次元（ワード０からワード５５）をアク
セスするために用いられる。メモリ・マップのこの部分
は、図１１の右の列に表示されている。連続するアドレ
ス構造を折り重ねることにより、ＦＰＧＡの「垂直な」
プログラム可能リソース用の構成データを割り当てるた
めの関連するメモリ・マップは、「水平の」プログラム
可能リソース用の構成データを割り当てるための関連す
るメモリ・マップに並んで、対称的に効果的に積み重ね
られる。この新しいアドレス構造は空白のメモリ空間の
数を減らし、より少いアドレス・ビットでアクセス可能
なより密度の高いメモリ・マップを提供する。
【００５９】上述のように、アドレス・デコーダ６６は
（図１２に示すように）、アドレス・ビット７の状態に
従ってＮビット・アドレスをデコードし、Ｎビット・ア
ドレスのどの部分をＳＲＡＭメモリ・マップのｘアドレ
ス、及びｙアドレスに割り当てるかを指定する。アドレ
ス・デコーダ６６はＮビット・アドレスのビット７を調
べ、このビット７の状態に従って、アドレス・ビット０
〜６及び８〜１３をＳＲＡＭ配列のｘ及びｙアドレスの
それぞれに、又はｙ及びｘアドレスのそれぞれに割り当
てる。アドレス・ビット１４及び１５はそのまま送ら
れ、ＳＲＡＭメモリ・マップのｚ次元（バイト０〜３）
をアドレスする。
（図１２に示すように）、アドレス・ビット７の状態に
従ってＮビット・アドレスをデコードし、Ｎビット・ア
ドレスのどの部分をＳＲＡＭメモリ・マップのｘアドレ
ス、及びｙアドレスに割り当てるかを指定する。アドレ
ス・デコーダ６６はＮビット・アドレスのビット７を調
べ、このビット７の状態に従って、アドレス・ビット０
〜６及び８〜１３をＳＲＡＭ配列のｘ及びｙアドレスの
それぞれに、又はｙ及びｘアドレスのそれぞれに割り当
てる。アドレス・ビット１４及び１５はそのまま送ら
れ、ＳＲＡＭメモリ・マップのｚ次元（バイト０〜３）
をアドレスする。
【００６０】図１１を参照すると、論理ビット・マップ
の左の列は、ＳＲＡＭ論理ビット・マップの右の列に対
して対称的なメモリ・ブロック割り当てになっている。
ＦＰＧＡの論理セル内の論理回路をプログラムするため
の構成データＣは、ビット０〜５５、ワード０〜５５の
メモリ・ブロックに割り当てられている。コア・セル配
線用の構成データＷは、論理ビット・マップの右列に図
示されているように、メモリ・マップ内のワード０〜５
５、ビット０〜５５にわたるブロックを占めている。コ
ア・セル配線用構成データＷは、ｚ次元に沿ってバイト
０からバイト３を満たしており、一方でコア・セル論理
回路用構成データＣは、ｚ次元のバイト０のみを占め
る。
の左の列は、ＳＲＡＭ論理ビット・マップの右の列に対
して対称的なメモリ・ブロック割り当てになっている。
ＦＰＧＡの論理セル内の論理回路をプログラムするため
の構成データＣは、ビット０〜５５、ワード０〜５５の
メモリ・ブロックに割り当てられている。コア・セル配
線用の構成データＷは、論理ビット・マップの右列に図
示されているように、メモリ・マップ内のワード０〜５
５、ビット０〜５５にわたるブロックを占めている。コ
ア・セル配線用構成データＷは、ｚ次元に沿ってバイト
０からバイト３を満たしており、一方でコア・セル論理
回路用構成データＣは、ｚ次元のバイト０のみを占め
る。
【００６１】図１１に図示された論理ビット・マップを
上に動くと、フィールド・プログラマブル・ゲート・ア
レイのジャンパ用、及び分配用それぞれの垂直のリソー
スをプログラムするための構成データＪ、Ｄが、ビット
０〜５５、ワード５６〜６２にわたるメモリ・ブロック
に割り当てられている。ジャンパ構成データＪはｚ軸の
バイト０にあり、一方で分配構成データＤはバイト１に
割り当てられている。各列のグローバル分配リソース用
の構成データ＊Ｇは、ワード５９、バイト２のビット０
〜５５のメモリ・マップに割り当てられている。
上に動くと、フィールド・プログラマブル・ゲート・ア
レイのジャンパ用、及び分配用それぞれの垂直のリソー
スをプログラムするための構成データＪ、Ｄが、ビット
０〜５５、ワード５６〜６２にわたるメモリ・ブロック
に割り当てられている。ジャンパ構成データＪはｚ軸の
バイト０にあり、一方で分配構成データＤはバイト１に
割り当てられている。各列のグローバル分配リソース用
の構成データ＊Ｇは、ワード５９、バイト２のビット０
〜５５のメモリ・マップに割り当てられている。
【００６２】垂直なプログラム可能リソースに対称に配
置されて、フィールド・プログラマブル・ゲート・アレ
イの水平のプログラム可能リソースがある。水平ジャン
パの構成データＪは、図１１に図示された右列のワード
０〜５５、ビット５６〜６２、バイト０のメモリ・ブロ
ックに割り当てられる。行当り７つのジャンパが、ビッ
ト５６からビット６２の７位置に対応する。フィールド
・プログラマブル・ゲート・アレイの５６の行が、ワー
ド０からワード５５に対応する。ｚ軸のバイト２にある
特定のメモリ・ブロック内に、１つの特別のグローバル
・クロック／リセット分配リソース用の構成データ＠Ｇ
もある。左列と右列との間で、垂直なプログラム可能リ
ソースと水平のプログラム可能リソースとの間では、メ
モリ・ブロックが同様なサイズであることに注意された
い。左側のワード５６からワード６２までに配列された
垂直リソース用の構成データは、ビット５６からビット
６２までの水平プログラム可能リソース用の構成データ
と等しい空間を占める。
置されて、フィールド・プログラマブル・ゲート・アレ
イの水平のプログラム可能リソースがある。水平ジャン
パの構成データＪは、図１１に図示された右列のワード
０〜５５、ビット５６〜６２、バイト０のメモリ・ブロ
ックに割り当てられる。行当り７つのジャンパが、ビッ
ト５６からビット６２の７位置に対応する。フィールド
・プログラマブル・ゲート・アレイの５６の行が、ワー
ド０からワード５５に対応する。ｚ軸のバイト２にある
特定のメモリ・ブロック内に、１つの特別のグローバル
・クロック／リセット分配リソース用の構成データ＠Ｇ
もある。左列と右列との間で、垂直なプログラム可能リ
ソースと水平のプログラム可能リソースとの間では、メ
モリ・ブロックが同様なサイズであることに注意された
い。左側のワード５６からワード６２までに配列された
垂直リソース用の構成データは、ビット５６からビット
６２までの水平プログラム可能リソース用の構成データ
と等しい空間を占める。
【００６３】フィールド・プログラマブル・ゲート・ア
レイの更に別の垂直及び水平のプログラム可能リソー
ス、即ち中継器グループ（Ｒ）、ラッチ（Ｌ）、入出力
バス折り返し点及びマルチプレクサ（Ｍ）、入出力構成
（ｉｉで表されるＩ）、入出力バス中継器（Ｂ）、これ
らの垂直及び水平リソース用の構成データに対しては、
同様で対称なメモリ・ブロック割り当てが行われる。入
出力バス中継器用の構成データＢ、バイト「ｓｔｕｖ
ｗｘｙｚ」は、図１１の左列と右列との間で等しく割り
当てがされていない。データ・バイト「ｓｔｕｖ」及び
「ｗｘｙｚ」で表される４隅のバス中継器用構成データ
Ｂは、ビット２０からビット２３まで、ワード８４から
８７までのメモリ・ブロック内に割り当てられる。
レイの更に別の垂直及び水平のプログラム可能リソー
ス、即ち中継器グループ（Ｒ）、ラッチ（Ｌ）、入出力
バス折り返し点及びマルチプレクサ（Ｍ）、入出力構成
（ｉｉで表されるＩ）、入出力バス中継器（Ｂ）、これ
らの垂直及び水平リソース用の構成データに対しては、
同様で対称なメモリ・ブロック割り当てが行われる。入
出力バス中継器用の構成データＢ、バイト「ｓｔｕｖ
ｗｘｙｚ」は、図１１の左列と右列との間で等しく割り
当てがされていない。データ・バイト「ｓｔｕｖ」及び
「ｗｘｙｚ」で表される４隅のバス中継器用構成データ
Ｂは、ビット２０からビット２３まで、ワード８４から
８７までのメモリ・ブロック内に割り当てられる。
【００６４】繰り返すが、プログラマブル・ロジック・
アレイのプログラム可能リソースに対して、図１１に図
示したメモリ・マップに従って構成データが割り当てら
れる。アドレス・ビット７がローのとき、アドレス・ビ
ット０〜６は、ワード０からワード８９までをアドレス
するために用いられ、一方でアドレス・ビット８〜１３
は、ビット０〜５５をアドレスするために用いられる。
反対にアドレス・ビット７がハイのときは、アドレス・
ビット８〜１３はワード０〜５５のアドレス用に使わ
れ、アドレス・ビット０〜６はビット０〜８９のアドレ
ス用に使われる。アドレス・ビット１４及び１５は、ｚ
次元のバイト０からバイト３までをアドレスするために
使われる。したがって１６アドレス・ビットは、アドレ
ス・ビット７の状態に従って折り重ねられ、割り当てら
れたとき、このフィールド・プログラマブル・ゲート・
アレイのプログラム可能リソースのｘ、ｙ、ｚアドレス
可能配列をアドレスするのに十分であることが理解でき
る。この方式においては、フィールド・プログラマブル
・ゲート・アレイに関連するメモリをアクセスするため
に必要なビット数は、１つ減らされた。更にフィールド
・プログラマブル・ゲート・アレイの水平及び垂直のリ
ソースは、それらが図１１に図示したように折り重ねら
れた論理ビット・マップ内で対称で対応するメモリ・ブ
ロック・サイズをもつならば、ｘ次元及びｙ次元それぞ
れに沿って同じようにアクセスできることが理解でき
る。
アレイのプログラム可能リソースに対して、図１１に図
示したメモリ・マップに従って構成データが割り当てら
れる。アドレス・ビット７がローのとき、アドレス・ビ
ット０〜６は、ワード０からワード８９までをアドレス
するために用いられ、一方でアドレス・ビット８〜１３
は、ビット０〜５５をアドレスするために用いられる。
反対にアドレス・ビット７がハイのときは、アドレス・
ビット８〜１３はワード０〜５５のアドレス用に使わ
れ、アドレス・ビット０〜６はビット０〜８９のアドレ
ス用に使われる。アドレス・ビット１４及び１５は、ｚ
次元のバイト０からバイト３までをアドレスするために
使われる。したがって１６アドレス・ビットは、アドレ
ス・ビット７の状態に従って折り重ねられ、割り当てら
れたとき、このフィールド・プログラマブル・ゲート・
アレイのプログラム可能リソースのｘ、ｙ、ｚアドレス
可能配列をアドレスするのに十分であることが理解でき
る。この方式においては、フィールド・プログラマブル
・ゲート・アレイに関連するメモリをアクセスするため
に必要なビット数は、１つ減らされた。更にフィールド
・プログラマブル・ゲート・アレイの水平及び垂直のリ
ソースは、それらが図１１に図示したように折り重ねら
れた論理ビット・マップ内で対称で対応するメモリ・ブ
ロック・サイズをもつならば、ｘ次元及びｙ次元それぞ
れに沿って同じようにアクセスできることが理解でき
る。
【００６５】図１２を参照して前述したように、電源投
入時にプログラマブル・ゲート・アレイ６４は、フィー
ルド・プログラマブル・ゲート・アレイの種々の論理セ
ル、相互接続、及び入出力ポートを構成するために、外
部メモリ、ＥＥＰＲＯＭ６２から構成データを受け取
る。電源が立ち上がる間、コントローラ６８はアドレス
・デコーダ兼シーケンサ６６を使用可能にし、図１１に
図示されているメモリ・ブロックに関連するアドレスを
順次走査して行く。テスト操作の間（モード７）、個々
のアドレスはＰ（０〜１５）からデコードされる。シー
ケンサ６６のさまざまな状態、及び生成される対応した
メモリ・アドレス配列の大要が、図１３の表に示されて
いる。
入時にプログラマブル・ゲート・アレイ６４は、フィー
ルド・プログラマブル・ゲート・アレイの種々の論理セ
ル、相互接続、及び入出力ポートを構成するために、外
部メモリ、ＥＥＰＲＯＭ６２から構成データを受け取
る。電源が立ち上がる間、コントローラ６８はアドレス
・デコーダ兼シーケンサ６６を使用可能にし、図１１に
図示されているメモリ・ブロックに関連するアドレスを
順次走査して行く。テスト操作の間（モード７）、個々
のアドレスはＰ（０〜１５）からデコードされる。シー
ケンサ６６のさまざまな状態、及び生成される対応した
メモリ・アドレス配列の大要が、図１３の表に示されて
いる。
【００６６】シーケンサ６６は状態ＳＣＯから開始し、
ビット０〜５５、ワード０〜５５、バイト０にわたって
開始アドレスから終了アドレスまでＮビット・アドレス
を順次走査し、プログラマブル・ゲート・アレイ６０の
対応するプログラム可能リソース６４（ＳＲＡＭ装置）
に、論理セルそれぞれの論理回路を構成するために、Ｅ
ＥＰＲＯＭ６２のそれぞれの位置の関連する構成データ
Ｃを伝達する。この方法により各論理セルの論理リソー
スは、ＥＥＰＲＯＭ６２の関連する構成データに従って
構成される。
ビット０〜５５、ワード０〜５５、バイト０にわたって
開始アドレスから終了アドレスまでＮビット・アドレス
を順次走査し、プログラマブル・ゲート・アレイ６０の
対応するプログラム可能リソース６４（ＳＲＡＭ装置）
に、論理セルそれぞれの論理回路を構成するために、Ｅ
ＥＰＲＯＭ６２のそれぞれの位置の関連する構成データ
Ｃを伝達する。この方法により各論理セルの論理リソー
スは、ＥＥＰＲＯＭ６２の関連する構成データに従って
構成される。
【００６７】１つの状態の終了アドレスに到達すると、
シーケンサは次の状態の開始アドレスに飛ぶ。各論理セ
ルのプログラム可能配線リソースは、状態ＳＣ１の開始
アドレス及び終了アドレスによって指定されたメモリ・
ブロックから得られるＥＥＰＲＯＭ６２の関連する構成
データを用いて構成される。同様にフィールド・プログ
ラマブル・ゲート・アレイのその他のプログラム可能リ
ソースも、図１３に図示された状態ＳＪＯからＳＩ１ま
でをシーケンサが連続に走査してプログラムされる。
シーケンサは次の状態の開始アドレスに飛ぶ。各論理セ
ルのプログラム可能配線リソースは、状態ＳＣ１の開始
アドレス及び終了アドレスによって指定されたメモリ・
ブロックから得られるＥＥＰＲＯＭ６２の関連する構成
データを用いて構成される。同様にフィールド・プログ
ラマブル・ゲート・アレイのその他のプログラム可能リ
ソースも、図１３に図示された状態ＳＪＯからＳＩ１ま
でをシーケンサが連続に走査してプログラムされる。
【００６８】したがってここに開示されたものは、フィ
ールド・プログラマブル・ゲート・アレイのプログラム
可能リソースに関連づけて、連続したアドレス構造を折
り重ねるための方法及び装置である。更にアドレス折り
重ねは、フィールド・プログラマブル・アレイの垂直の
リソース及び水平のリソースを、対称なメモリ・ブロッ
ク割り当てによって同様にプログラムできるようにす
る。最後に、本発明に従ったアドレス折り重ね構造を採
用することにより、プログラマブル・ゲート・アレイの
プログラム可能リソースに割り当てられるメモリをアド
レスするために必要なビット数は、プログラマブル・ア
レイのそれぞれの次元に従ってメモリがリニアにアドレ
スされるときに必要になるビット数より減らすことがで
きる。
ールド・プログラマブル・ゲート・アレイのプログラム
可能リソースに関連づけて、連続したアドレス構造を折
り重ねるための方法及び装置である。更にアドレス折り
重ねは、フィールド・プログラマブル・アレイの垂直の
リソース及び水平のリソースを、対称なメモリ・ブロッ
ク割り当てによって同様にプログラムできるようにす
る。最後に、本発明に従ったアドレス折り重ね構造を採
用することにより、プログラマブル・ゲート・アレイの
プログラム可能リソースに割り当てられるメモリをアド
レスするために必要なビット数は、プログラマブル・ア
レイのそれぞれの次元に従ってメモリがリニアにアドレ
スされるときに必要になるビット数より減らすことがで
きる。
【００６９】プログラマブル・ゲート・アレイの特定の
プログラム可能リソースは、変更できるがそれでもな
お、本発明が指定するアドレス折り重ね方法に従ってメ
モリを割り当てることから利益が得られることは、当分
野に知識をもつ当業者には明らかであろう。更に外部メ
モリ及び（又は）プログラマブル・ゲート・アレイに与
えられるアドレス・ビット数は、上で図示された例に従
って設定される必要はなく、アドレス・ビット数は、本
発明の真の意図及び範囲から逸脱することなく変更でき
る。
プログラム可能リソースは、変更できるがそれでもな
お、本発明が指定するアドレス折り重ね方法に従ってメ
モリを割り当てることから利益が得られることは、当分
野に知識をもつ当業者には明らかであろう。更に外部メ
モリ及び（又は）プログラマブル・ゲート・アレイに与
えられるアドレス・ビット数は、上で図示された例に従
って設定される必要はなく、アドレス・ビット数は、本
発明の真の意図及び範囲から逸脱することなく変更でき
る。
【００７０】最後に、前述の実施例中で取り扱われたプ
ログラマブル・ゲート・アレイは、プログラマブル・ゲ
ート・アレイの制御可能リソースそれぞれをドライブす
るＳＲＡＭメモリ・セルと共に説明された。他のプログ
ラマブル・ゲート・アレイも、本発明の範囲から逸脱す
ることなくプログラムするために同様にアドレスできる
ことは、当分野に知識をもつ当業者には理解できるであ
ろう。プログラム可能リソースがｘ、ｙ配列に従ってア
ドレスでき、プログラマブル・ゲート・アレイ外部のメ
モリの関連する構成データに従ってプログラムできるこ
とだけが必要である。例えばプログラム可能リソース６
４は、ゲート・アレイ用に所定の構成を提供するために
カストマイズされるマスク・レイアウトであってもよ
い。このマスク・レイアウトは、所定のｘ、ｙアドレス
可能な位置で選択的にカストマイズされ、関連したアド
レス可能データ源の構成データに従って、ゲート・アレ
イ用のいくつかの金属化層の選択的付着を行う。この構
成データはゲート・アレイのリソースを選択するため
に、マスク・レイアウトのカストマイゼーションを行
う。この構成データは、Ｎビット・アドレスによってア
クセスされたデータ源から取り出される。アドレス・デ
コーダ兼シーケンサは、本発明のアドレス折り重ね手順
に基づいて、ｘ、ｙ部分のそれぞれに対してＮビット・
アドレスをデコードするか、又はデコードのためのＮビ
ット・アドレスの順列を提供し、関連する構成データに
従ってカストマイズされるマスク・レイアウトの選択位
置をアドレスする。
ログラマブル・ゲート・アレイは、プログラマブル・ゲ
ート・アレイの制御可能リソースそれぞれをドライブす
るＳＲＡＭメモリ・セルと共に説明された。他のプログ
ラマブル・ゲート・アレイも、本発明の範囲から逸脱す
ることなくプログラムするために同様にアドレスできる
ことは、当分野に知識をもつ当業者には理解できるであ
ろう。プログラム可能リソースがｘ、ｙ配列に従ってア
ドレスでき、プログラマブル・ゲート・アレイ外部のメ
モリの関連する構成データに従ってプログラムできるこ
とだけが必要である。例えばプログラム可能リソース６
４は、ゲート・アレイ用に所定の構成を提供するために
カストマイズされるマスク・レイアウトであってもよ
い。このマスク・レイアウトは、所定のｘ、ｙアドレス
可能な位置で選択的にカストマイズされ、関連したアド
レス可能データ源の構成データに従って、ゲート・アレ
イ用のいくつかの金属化層の選択的付着を行う。この構
成データはゲート・アレイのリソースを選択するため
に、マスク・レイアウトのカストマイゼーションを行
う。この構成データは、Ｎビット・アドレスによってア
クセスされたデータ源から取り出される。アドレス・デ
コーダ兼シーケンサは、本発明のアドレス折り重ね手順
に基づいて、ｘ、ｙ部分のそれぞれに対してＮビット・
アドレスをデコードするか、又はデコードのためのＮビ
ット・アドレスの順列を提供し、関連する構成データに
従ってカストマイズされるマスク・レイアウトの選択位
置をアドレスする。
【００７１】当開示では、本発明を本発明の好ましい実
施例を特別に参照して示し、説明したが、本発明の意図
及び範囲を逸脱することなく、その形態及び詳細中に多
くの変更が行えることは、当分野に知識をもつ当業者に
は理解できるであろう。
施例を特別に参照して示し、説明したが、本発明の意図
及び範囲を逸脱することなく、その形態及び詳細中に多
くの変更が行えることは、当分野に知識をもつ当業者に
は理解できるであろう。
【００７２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７３】（１） 複数のアドレス可能メモリ・ユニ
ット、及び２次元に配列された複数の制御可能リソース
を有するコンピュータ・システム内において、前記複数
の制御可能リソースのそれぞれが、本リソースに対応す
る前記複数のメモリ・ユニットの関連する１つを有し、
前記複数のメモリ・ユニットが、本メモリ・ユニットに
関連するＮビットのアドレスを有する場合に、前記複数
のメモリ・ユニットを前記複数の制御可能リソースに関
連づける方法であって、前記Ｎビット・アドレスを第
１、第２及び第３の部分に分割するステップを含み、前
記第１及び第３の部分のそれぞれが、２次元配列の２つ
の次元の対応する１つに切り換え可能で関連づけられ、
前記第２の部分は、前記第１及び第３の部分のそれぞれ
が２つの次元のどちらに関連づけられるかを判定するた
めに用いられる、方法。 （２） 前記複数の制御可能リソースの少くとも１つ
が、複数の個別プログラム可能リソースを含み、複数の
個別メモリ・ユニットを含む前記複数のメモリ・ユニッ
トの少くとも１つに関連づけられ、前記複数の個別プロ
グラム可能リソースのそれぞれが、本リソースに対応す
る前記複数の個別メモリ・ユニットの１つずつを有し、
前記分割するステップが更にＮビット・アドレスの第４
の部分を設けることを含み、該第４の部分が、前記複数
の個別メモリ・ユニットの１つずつをアドレスするため
に用いられる、（１）に記載の方法。 （３） 前記コンピュータ・システムがフィールド・プ
ログラマブル・ゲート・アレイを含み、前記複数のメモ
リ・ユニットが前記フィールド・プログラマブル・ゲー
ト・アレイのＳＲＡＭからなる（１）に記載の方法。 （４） ｘ、ｙ２次元配列によってアドレス可能な複数
のプログラム可能リソースを有するプログラマブル・ゲ
ート・アレイにメモリを割り当てる方法であって、Ｎビ
ットのアドレスによってアドレス可能な複数のアドレス
可能メモリ・ユニットを設けるステップと、前記Ｎビッ
トのアドレスを第１、第２、及び第３の部分に分割する
ステップと、前記Ｎビット・アドレスの前記第１及び第
３の部分を、前記第２の部分に従って、前記複数のプロ
グラム可能リソースの前記ｘ、ｙ２次元配列のｘ次元及
びｙ次元のそれぞれに切り換えて関連づけるステップ
と、前記Ｎビット・アドレスによってアドレスされる前
記複数のアドレス可能メモリ・ユニットのメモリ・ユニ
ットを、前記Ｎビット・アドレスの前記第１及び第３の
部分によってアドレスすることにより、前記ｘ、ｙ２次
元配列内の前記複数のプログラム可能リソースのプログ
ラム可能リソースのそれぞれに割り当てるステップと、
を含む方法。 （５） 前記ｘ、ｙ２次元配列の所定の位置に存在する
前記複数のプログラム可能リソースの１つ１つが、第３
のｚ次元に沿ってアドレス可能な複数の個別のプログラ
ム可能リソースを有し、前記分割するステップが、更に
前記Ｎビット・アドレスの第４の部分を設けることを含
み、前記Ｎビット・アドレスの前記第４の部分を、前記
複数の個別プログラム可能リソースの前記第３のｚ次元
に関連づけるステップを更に含み、前記割り当てるステ
ップが更に、前記ｘ、ｙ２次元配列の前記所定の位置に
おいて、前記Ｎビット・アドレスの前記第４の部分によ
りアドレスすることにより前記第３のｚ次元に沿って、
前記Ｎビット・アドレスによってアドレスされるメモリ
・ユニットを前記複数の個別プログラム可能リソースの
個別のプログラム可能リソースのそれぞれに割り当て
る、（４）に記載の方法。 （６） 前記プログラマブル・ゲート・アレイの前記複
数のプログラム可能リソースが、電気的に制御可能なリ
ソース前記電気的に制御可能なリソースそれぞれをドラ
イブするために結合され、ｘ、ｙ２次元配列によってア
ドレス可能なメモリ・セルを有するプログラム可能なＳ
ＲＡＭと、を含み、前記割り当てるステップが、前記Ｎ
ビット・アドレスの前記第１及び第３の部分を、前記
ｘ、ｙ２次元配列のｘ次元、及びｙ次元のそれぞれに前
記Ｎビット・アドレスの第２の部分に従って切り換えて
対応付け、前記Ｎビット・アドレスによってアドレスさ
れる前記複数のアドレス可能メモリ・ユニットの各メモ
リ・ユニットを前記プログラム可能ＳＲＡＭのメモリ・
セルのそれぞれに割り当てることを含む、（４）に記載
の方法。 （７） 所定のＮビット・アドレスを用いて前記複数の
アドレス可能メモリ・ユニットをアドレスするステップ
と、前記所定のＮビット・アドレスの第２の部分に従
い、前記ｘ、ｙ２次元配列のｘ及びｙ次元のそれぞれ、
又はｙ及びｘ次元のそれぞれのいずれかをアドレスする
ために、前記所定のＮビット・アドレスの前記第１及び
第３の部分を用いて、前記プログラム可能ＳＲＡＭのメ
モリ・セルをアドレスするステップと、前記複数のアド
レス可能メモリ・ユニットの前記アドレスされたメモリ
・ユニットのデータを、前記プログラム可能ＳＲＡＭの
前記アドレスされたメモリ・セルに伝達するステップ
と、を更に含む、（６）に記載の方法。 （８） 前記プログラム可能ＳＲＡＭの全メモリ・セル
をプログラムし終るまで、異なったＮビット・アドレス
を用いて前記ステップａ、ｂ、ｃを複数回繰り返すステ
ップを更に含む、（７）に記載の方法。 （９） 前記電気的に制御可能なリソースが、構成可能
な論理リソース及び配線リソースを含む、（６）に記載
の方法。 （１０） ｘ、ｙ２次元配列によってアドレス可能な複
数のプログラム可能リソースと、Ｎビットのアドレスに
よってアドレス可能な複数のアドレス可能メモリ・ユニ
ットと、所定のＮビット・アドレスによって前記複数の
アドレス可能メモリ・ユニットをアドレスする手段と、
前記所定のＮビット・アドレスを第１、第２、及び第３
の部分に分割する手段と、前記複数のプログラム可能リ
ソースの前記ｘ、ｙ２次元配列のｘ及びｙアドレス可能
な次元のそれぞれを、前記所定のＮビット・アドレスの
第２の部分に従って、前記所定のＮビット・アドレスの
前記第１及び第３の部分それぞれ、又は前記第３及び第
１の部分それぞれのいずれかを用いて、切り換えてアド
レスするための手段と、を有するコンピュータ・システ
ム。 （１１） 前記複数のプログラム可能リソースがプログ
ラマブル・ゲート・アレイを含む、（１０）に記載のコ
ンピュータ・システム。 （１２） 前記プログラマブル・ゲート・アレイが、電
気的に制御可能なリソースと、前記電気的に制御可能な
リソースそれぞれをドライブするために結合され、ｘ、
ｙ２次元配列によってアドレス可能なメモリ・セルを有
するプログラム可能なＳＲＡＭと、を有し、前期切り換
えてアドレスするための手段が、前記プログラム可能Ｓ
ＲＡＭのｘ及びｙアドレス可能な次元のそれぞれを、前
記所定のＮビット・アドレスの第２の部分に従って、前
記所定のＮビット・アドレスの第１及び第３の部分それ
ぞれ、又は第３及び第１の部分のそれぞれのいずれかを
用いてアドレスする、（１１）に記載のコンピュータ・
システム。 （１３） 前記所定のＮビット・アドレスによってアド
レスされる前記複数のアドレス可能なメモリ・ユニット
の各メモリ・ユニットのデータを、前記所定のＮビット
・アドレスの第１及び第３の部分によってアドレスする
ことにより、前記プログラム可能ＳＲＡＭのメモリ・セ
ルに伝達する手段を更に含む、（１２）に記載のコンピ
ュータ・システム。 （１４） 前記プログラム可能ＳＲＡＭの全メモリ・セ
ルがプログラムされるように、一連のＮビット・アドレ
スを生成する手段を更に含む、（１３）に記載のコンピ
ュータ・システム。 （１５） 前記ｘ、ｙ２次元配列の所定の位置におい
て、前記複数のプログラム可能リソースの各プログラム
可能リソースが、第３のｚ次元に沿ってアドレス可能な
複数の個別プログラム可能リソースを有し、前記分割す
る手段が前記所定のＮビット・アドレスの第４の部分を
設ける手段を含み、前記アドレスする手段が、前記複数
のプログラム可能リソースの前記アドレス可能な第３の
ｚ次元を、前記所定のＮビット・アドレスの第４の部分
によってアドレスする手段を含む、（１０）に記載のコ
ンピュータ・システム。 （１６） 前記複数のプログラム可能リソースが、プロ
グラマブル・ゲート・アレイを含む、（１５）に記載の
コンピュータ・システム。 （１７） 改善されたコンピュータ・システムであっ
て、ｘ、ｙ２次元配列のｘ及びｙアドレスのそれぞれに
よってアドレス可能な、複数のプログラム可能リソース
を含むフィールド・プログラマブル・ゲート・アレイ
と、前記フィード・プログラマブル・ゲート・アレイの
構成データを保管する目的で、Ｎビット・アドレスによ
ってアドレス可能な複数のメモリ・ユニットを含むメモ
リ手段であって、前記複数のプログラム可能リソースの
各プログラム可能リソースが、前記複数のメモリ・ユニ
ットの各メモリ・ユニットそれぞれに関連づけられる、
メモリ手段と、前記メモリ・ユニットから、メモリ・ユ
ニットに関連づけられたプログラム可能リソースへの構
成データの伝達を可能にするために、プログラム可能リ
ソース及び各メモリ・ユニットを同時にアドレスするた
めのアドレス手段と、前記複数のプログラム可能リソー
スをアドレスするために、前記複数のメモリ・ユニット
のＮビット・アドレスを第１、第２、及び第３の部分に
分割し、前記第２の部分に従って前記第１及び第３の部
分をｘ及びｙアドレスそれぞれ、又はｙ及びｘアドレス
それぞれのいずれかとして切り換えられるように用いる
アドレス手段の範囲内手段とを含む、コンピュータ・シ
ステム。 （１８） 前記ｘ、ｙ２次元配列の所定のｘ及びｙアド
レスにおける、前記複数のプログラム可能リソースの各
プログラム可能リソースが、第３のｚアドレスによって
アドレス可能な複数の個別のプログラム可能リソースを
含み、前記アドレス手段が、前記Ｎビット・アドレスの
第４の部分を提供し、前記複数の個別のプログラム可能
リソースをアドレスするための前記第３のｚアドレスと
して、前記第４の部分を用いる手段を含む、（１７）に
記載のコンピュータ・システム。
ット、及び２次元に配列された複数の制御可能リソース
を有するコンピュータ・システム内において、前記複数
の制御可能リソースのそれぞれが、本リソースに対応す
る前記複数のメモリ・ユニットの関連する１つを有し、
前記複数のメモリ・ユニットが、本メモリ・ユニットに
関連するＮビットのアドレスを有する場合に、前記複数
のメモリ・ユニットを前記複数の制御可能リソースに関
連づける方法であって、前記Ｎビット・アドレスを第
１、第２及び第３の部分に分割するステップを含み、前
記第１及び第３の部分のそれぞれが、２次元配列の２つ
の次元の対応する１つに切り換え可能で関連づけられ、
前記第２の部分は、前記第１及び第３の部分のそれぞれ
が２つの次元のどちらに関連づけられるかを判定するた
めに用いられる、方法。 （２） 前記複数の制御可能リソースの少くとも１つ
が、複数の個別プログラム可能リソースを含み、複数の
個別メモリ・ユニットを含む前記複数のメモリ・ユニッ
トの少くとも１つに関連づけられ、前記複数の個別プロ
グラム可能リソースのそれぞれが、本リソースに対応す
る前記複数の個別メモリ・ユニットの１つずつを有し、
前記分割するステップが更にＮビット・アドレスの第４
の部分を設けることを含み、該第４の部分が、前記複数
の個別メモリ・ユニットの１つずつをアドレスするため
に用いられる、（１）に記載の方法。 （３） 前記コンピュータ・システムがフィールド・プ
ログラマブル・ゲート・アレイを含み、前記複数のメモ
リ・ユニットが前記フィールド・プログラマブル・ゲー
ト・アレイのＳＲＡＭからなる（１）に記載の方法。 （４） ｘ、ｙ２次元配列によってアドレス可能な複数
のプログラム可能リソースを有するプログラマブル・ゲ
ート・アレイにメモリを割り当てる方法であって、Ｎビ
ットのアドレスによってアドレス可能な複数のアドレス
可能メモリ・ユニットを設けるステップと、前記Ｎビッ
トのアドレスを第１、第２、及び第３の部分に分割する
ステップと、前記Ｎビット・アドレスの前記第１及び第
３の部分を、前記第２の部分に従って、前記複数のプロ
グラム可能リソースの前記ｘ、ｙ２次元配列のｘ次元及
びｙ次元のそれぞれに切り換えて関連づけるステップ
と、前記Ｎビット・アドレスによってアドレスされる前
記複数のアドレス可能メモリ・ユニットのメモリ・ユニ
ットを、前記Ｎビット・アドレスの前記第１及び第３の
部分によってアドレスすることにより、前記ｘ、ｙ２次
元配列内の前記複数のプログラム可能リソースのプログ
ラム可能リソースのそれぞれに割り当てるステップと、
を含む方法。 （５） 前記ｘ、ｙ２次元配列の所定の位置に存在する
前記複数のプログラム可能リソースの１つ１つが、第３
のｚ次元に沿ってアドレス可能な複数の個別のプログラ
ム可能リソースを有し、前記分割するステップが、更に
前記Ｎビット・アドレスの第４の部分を設けることを含
み、前記Ｎビット・アドレスの前記第４の部分を、前記
複数の個別プログラム可能リソースの前記第３のｚ次元
に関連づけるステップを更に含み、前記割り当てるステ
ップが更に、前記ｘ、ｙ２次元配列の前記所定の位置に
おいて、前記Ｎビット・アドレスの前記第４の部分によ
りアドレスすることにより前記第３のｚ次元に沿って、
前記Ｎビット・アドレスによってアドレスされるメモリ
・ユニットを前記複数の個別プログラム可能リソースの
個別のプログラム可能リソースのそれぞれに割り当て
る、（４）に記載の方法。 （６） 前記プログラマブル・ゲート・アレイの前記複
数のプログラム可能リソースが、電気的に制御可能なリ
ソース前記電気的に制御可能なリソースそれぞれをドラ
イブするために結合され、ｘ、ｙ２次元配列によってア
ドレス可能なメモリ・セルを有するプログラム可能なＳ
ＲＡＭと、を含み、前記割り当てるステップが、前記Ｎ
ビット・アドレスの前記第１及び第３の部分を、前記
ｘ、ｙ２次元配列のｘ次元、及びｙ次元のそれぞれに前
記Ｎビット・アドレスの第２の部分に従って切り換えて
対応付け、前記Ｎビット・アドレスによってアドレスさ
れる前記複数のアドレス可能メモリ・ユニットの各メモ
リ・ユニットを前記プログラム可能ＳＲＡＭのメモリ・
セルのそれぞれに割り当てることを含む、（４）に記載
の方法。 （７） 所定のＮビット・アドレスを用いて前記複数の
アドレス可能メモリ・ユニットをアドレスするステップ
と、前記所定のＮビット・アドレスの第２の部分に従
い、前記ｘ、ｙ２次元配列のｘ及びｙ次元のそれぞれ、
又はｙ及びｘ次元のそれぞれのいずれかをアドレスする
ために、前記所定のＮビット・アドレスの前記第１及び
第３の部分を用いて、前記プログラム可能ＳＲＡＭのメ
モリ・セルをアドレスするステップと、前記複数のアド
レス可能メモリ・ユニットの前記アドレスされたメモリ
・ユニットのデータを、前記プログラム可能ＳＲＡＭの
前記アドレスされたメモリ・セルに伝達するステップ
と、を更に含む、（６）に記載の方法。 （８） 前記プログラム可能ＳＲＡＭの全メモリ・セル
をプログラムし終るまで、異なったＮビット・アドレス
を用いて前記ステップａ、ｂ、ｃを複数回繰り返すステ
ップを更に含む、（７）に記載の方法。 （９） 前記電気的に制御可能なリソースが、構成可能
な論理リソース及び配線リソースを含む、（６）に記載
の方法。 （１０） ｘ、ｙ２次元配列によってアドレス可能な複
数のプログラム可能リソースと、Ｎビットのアドレスに
よってアドレス可能な複数のアドレス可能メモリ・ユニ
ットと、所定のＮビット・アドレスによって前記複数の
アドレス可能メモリ・ユニットをアドレスする手段と、
前記所定のＮビット・アドレスを第１、第２、及び第３
の部分に分割する手段と、前記複数のプログラム可能リ
ソースの前記ｘ、ｙ２次元配列のｘ及びｙアドレス可能
な次元のそれぞれを、前記所定のＮビット・アドレスの
第２の部分に従って、前記所定のＮビット・アドレスの
前記第１及び第３の部分それぞれ、又は前記第３及び第
１の部分それぞれのいずれかを用いて、切り換えてアド
レスするための手段と、を有するコンピュータ・システ
ム。 （１１） 前記複数のプログラム可能リソースがプログ
ラマブル・ゲート・アレイを含む、（１０）に記載のコ
ンピュータ・システム。 （１２） 前記プログラマブル・ゲート・アレイが、電
気的に制御可能なリソースと、前記電気的に制御可能な
リソースそれぞれをドライブするために結合され、ｘ、
ｙ２次元配列によってアドレス可能なメモリ・セルを有
するプログラム可能なＳＲＡＭと、を有し、前期切り換
えてアドレスするための手段が、前記プログラム可能Ｓ
ＲＡＭのｘ及びｙアドレス可能な次元のそれぞれを、前
記所定のＮビット・アドレスの第２の部分に従って、前
記所定のＮビット・アドレスの第１及び第３の部分それ
ぞれ、又は第３及び第１の部分のそれぞれのいずれかを
用いてアドレスする、（１１）に記載のコンピュータ・
システム。 （１３） 前記所定のＮビット・アドレスによってアド
レスされる前記複数のアドレス可能なメモリ・ユニット
の各メモリ・ユニットのデータを、前記所定のＮビット
・アドレスの第１及び第３の部分によってアドレスする
ことにより、前記プログラム可能ＳＲＡＭのメモリ・セ
ルに伝達する手段を更に含む、（１２）に記載のコンピ
ュータ・システム。 （１４） 前記プログラム可能ＳＲＡＭの全メモリ・セ
ルがプログラムされるように、一連のＮビット・アドレ
スを生成する手段を更に含む、（１３）に記載のコンピ
ュータ・システム。 （１５） 前記ｘ、ｙ２次元配列の所定の位置におい
て、前記複数のプログラム可能リソースの各プログラム
可能リソースが、第３のｚ次元に沿ってアドレス可能な
複数の個別プログラム可能リソースを有し、前記分割す
る手段が前記所定のＮビット・アドレスの第４の部分を
設ける手段を含み、前記アドレスする手段が、前記複数
のプログラム可能リソースの前記アドレス可能な第３の
ｚ次元を、前記所定のＮビット・アドレスの第４の部分
によってアドレスする手段を含む、（１０）に記載のコ
ンピュータ・システム。 （１６） 前記複数のプログラム可能リソースが、プロ
グラマブル・ゲート・アレイを含む、（１５）に記載の
コンピュータ・システム。 （１７） 改善されたコンピュータ・システムであっ
て、ｘ、ｙ２次元配列のｘ及びｙアドレスのそれぞれに
よってアドレス可能な、複数のプログラム可能リソース
を含むフィールド・プログラマブル・ゲート・アレイ
と、前記フィード・プログラマブル・ゲート・アレイの
構成データを保管する目的で、Ｎビット・アドレスによ
ってアドレス可能な複数のメモリ・ユニットを含むメモ
リ手段であって、前記複数のプログラム可能リソースの
各プログラム可能リソースが、前記複数のメモリ・ユニ
ットの各メモリ・ユニットそれぞれに関連づけられる、
メモリ手段と、前記メモリ・ユニットから、メモリ・ユ
ニットに関連づけられたプログラム可能リソースへの構
成データの伝達を可能にするために、プログラム可能リ
ソース及び各メモリ・ユニットを同時にアドレスするた
めのアドレス手段と、前記複数のプログラム可能リソー
スをアドレスするために、前記複数のメモリ・ユニット
のＮビット・アドレスを第１、第２、及び第３の部分に
分割し、前記第２の部分に従って前記第１及び第３の部
分をｘ及びｙアドレスそれぞれ、又はｙ及びｘアドレス
それぞれのいずれかとして切り換えられるように用いる
アドレス手段の範囲内手段とを含む、コンピュータ・シ
ステム。 （１８） 前記ｘ、ｙ２次元配列の所定のｘ及びｙアド
レスにおける、前記複数のプログラム可能リソースの各
プログラム可能リソースが、第３のｚアドレスによって
アドレス可能な複数の個別のプログラム可能リソースを
含み、前記アドレス手段が、前記Ｎビット・アドレスの
第４の部分を提供し、前記複数の個別のプログラム可能
リソースをアドレスするための前記第３のｚアドレスと
して、前記第４の部分を用いる手段を含む、（１７）に
記載のコンピュータ・システム。
【図１】複数のプログラム可能論理セルが配列されたプ
ログラマブル・ゲート・アレイを示す図である。
ログラマブル・ゲート・アレイを示す図である。
【図２】複数のプログラム可能論理セルが配列されたプ
ログラマブル・ゲート・アレイの１セクタ部分、及び論
理セルを選択的に接続するプログラム可能な相互接続ネ
ットワークを示す図である。
ログラマブル・ゲート・アレイの１セクタ部分、及び論
理セルを選択的に接続するプログラム可能な相互接続ネ
ットワークを示す図である。
【図３】論理セルのプログラム可能論理素子及び相互接
続を示すブロック図である。
続を示すブロック図である。
【図４】４つのコア・セル、及び４つの個別セルの境界
にあるコア・セル関連のバス構造を示す図である。
にあるコア・セル関連のバス構造を示す図である。
【図５】プログラマブル・ゲート・アレイのプログラム
可能クロック・リソースを示すブロック図である。
可能クロック・リソースを示すブロック図である。
【図６】図５の単一の論理セルを示す図である。
【図７】プログラマブル・ゲート・アレイのプログラム
可能入出力リソースを示すブロック図である。
可能入出力リソースを示すブロック図である。
【図８】セクタを７×７配列にした多数セクタを示す図
である。
である。
【図９】図８に示したセクタ１、２、３、４に関連する
さまざまなプログラム可能リソースの物理的マッピング
を示す図である。
さまざまなプログラム可能リソースの物理的マッピング
を示す図である。
【図１０】プログラマブル・ゲート・アレイのさまざま
なリソースをプログラムするための論理ビット・マップ
を示す図である。
なリソースをプログラムするための論理ビット・マップ
を示す図である。
【図１１】フィールド・プログラマブル・ゲート・アレ
イのプログラム可能リソースにメモリ・セルを割り当て
るための、メモリ・マップを示す図である。
イのプログラム可能リソースにメモリ・セルを割り当て
るための、メモリ・マップを示す図である。
【図１２】外部メモリからの構成データをロードするた
めのコントローラ及びデコーダを有する、フィールド・
プログラマブル・ゲート・アレイのブロック図である。
めのコントローラ及びデコーダを有する、フィールド・
プログラマブル・ゲート・アレイのブロック図である。
【図１３】状態マシーンのさまざまな状態、及び状態マ
シーンによって生成される関連アドレスの大要をまとめ
た表である。
シーンによって生成される関連アドレスの大要をまとめ
た表である。
１、２、３、４、５、 セクタ １０ プログラマブル・ゲ
ート・アレイ １２ 単一セクタ １４ 入出力ピン １６ 論理セル １６1,1〜１６8,8 論理セル １６ａ、１６ｂ、１６ｃ、１６ｄ 論理セル、コア・セ
ル １８ａ、１８ｂ 垂直相互接続導体 ２０ａ、２０ｂ 水平相互接続導体 ２２ プログラム可能ＮＡ
ＮＤ／ＮＯＲ論理素子 ２４ａ、２４ｂ、２４ｃ、２４ｄ プログラム可能入出
力マルチプレクサ ２５ フリップ・フロップ ２６ プログラム可能反転
回路 ２７ 論理素子 ２８ 出力マルチプレクサ ２９ 論理素子 ３０ 出力マルチプレクサ ３２ トライ・ステート・
バッファ ３４ プログラム可能出力
マルチプレクサ ３６ スイッチング素子
（図２）、中継器グループ（図４） ３８ プログラム可能バス
折り返し点 ４２ 列クロック・マルチ
プレクサ ４３ フリップ・フロップ ４４ グローバル列クロッ
ク線 ４５ ローカル列クロック
線 ４６ グローバル列マルチ
プレクサ ５０ａ、５０ｂ 入出力ネットワーク ５２ 入出力パッド ５４ マルチプレクサ ５６ 入出力バス ５８ 入出力バス折り返し
点 ５９ 入出力バス中継器グ
ループ ６０ フィールド・プログ
ラマブル・ゲート・アレイ ６２ メモリ素子、ＥＥＰ
ＲＯＭ ６４ プログラム可能リソ
ース、ＳＲＡＭ、プログラマブル・ゲート・アレイ ６６ アドレス・デコーダ
兼シーケンサ ６８ コントローラ
ート・アレイ １２ 単一セクタ １４ 入出力ピン １６ 論理セル １６1,1〜１６8,8 論理セル １６ａ、１６ｂ、１６ｃ、１６ｄ 論理セル、コア・セ
ル １８ａ、１８ｂ 垂直相互接続導体 ２０ａ、２０ｂ 水平相互接続導体 ２２ プログラム可能ＮＡ
ＮＤ／ＮＯＲ論理素子 ２４ａ、２４ｂ、２４ｃ、２４ｄ プログラム可能入出
力マルチプレクサ ２５ フリップ・フロップ ２６ プログラム可能反転
回路 ２７ 論理素子 ２８ 出力マルチプレクサ ２９ 論理素子 ３０ 出力マルチプレクサ ３２ トライ・ステート・
バッファ ３４ プログラム可能出力
マルチプレクサ ３６ スイッチング素子
（図２）、中継器グループ（図４） ３８ プログラム可能バス
折り返し点 ４２ 列クロック・マルチ
プレクサ ４３ フリップ・フロップ ４４ グローバル列クロッ
ク線 ４５ ローカル列クロック
線 ４６ グローバル列マルチ
プレクサ ５０ａ、５０ｂ 入出力ネットワーク ５２ 入出力パッド ５４ マルチプレクサ ５６ 入出力バス ５８ 入出力バス折り返し
点 ５９ 入出力バス中継器グ
ループ ６０ フィールド・プログ
ラマブル・ゲート・アレイ ６２ メモリ素子、ＥＥＰ
ＲＯＭ ６４ プログラム可能リソ
ース、ＳＲＡＭ、プログラマブル・ゲート・アレイ ６６ アドレス・デコーダ
兼シーケンサ ６８ コントローラ
【手続補正書】
【提出日】平成９年１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】複数のプログラム可能論理セルが配列されたプ
ログラマブル・ゲート・アレイを示す図である。
ログラマブル・ゲート・アレイを示す図である。
【図２】複数のプログラム可能論理セルが配列されたプ
ログラマブル・ゲート・アレイの１セクタ部分、及び論
理セルを選択的に接続するプログラム可能な相互接続ネ
ットワークを示す図である。
ログラマブル・ゲート・アレイの１セクタ部分、及び論
理セルを選択的に接続するプログラム可能な相互接続ネ
ットワークを示す図である。
【図３】論理セルのプログラム可能論理素子及び相互接
続を示すブロック図である。
続を示すブロック図である。
【図４】４つのコア・セル、及び４つの個別セルの境界
にあるコア・セル関連のバス構造を示す図である。
にあるコア・セル関連のバス構造を示す図である。
【図５】プログラマブル・ゲート・アレイのプログラム
可能クロック・リソースを示すブロック図である。
可能クロック・リソースを示すブロック図である。
【図６】図５の単一の論理セルを示す図である。
【図７】プログラマブル・ゲート・アレイのプログラム
可能入出力リソースを示すブロック図である。
可能入出力リソースを示すブロック図である。
【図８】セクタを７×７配列にした多数セクタを示す図
である。
である。
【図９】図８に示したセクタ１、２、３、４に関連する
さまざまなプログラム可能リソースの物理的マッピング
を示す図である。
さまざまなプログラム可能リソースの物理的マッピング
を示す図である。
【図１０】プログラマブル・ゲート・アレイのさまざま
なリソースをプログラムするための論理ビット・マップ
を示す図である。
なリソースをプログラムするための論理ビット・マップ
を示す図である。
【図１１】フィールド・プログラマブル・ゲート・アレ
イのプログラム可能リソースにメモリ・セルを割り当て
るための、メモリ・マップを示す図である。
イのプログラム可能リソースにメモリ・セルを割り当て
るための、メモリ・マップを示す図である。
【図１２】外部メモリからの構成データをロードするた
めのコントローラ及びデコーダを有する、フィールド・
プログラマブル・ゲート・アレイのブロック図である。
めのコントローラ及びデコーダを有する、フィールド・
プログラマブル・ゲート・アレイのブロック図である。
【図１３】状態マシーンのさまざまな状態、及び状態マ
シーンによって生成される関連アドレスの大要をまとめ
た図表である。
シーンによって生成される関連アドレスの大要をまとめ
た図表である。
【符号の説明】 １、２、３、４、５、 セクタ １０ プログラマブル・ゲ
ート・アレイ １２ 単一セクタ １４ 入出力ピン １６ 論理セル １６1,1〜１６8,8 論理セル １６ａ、１６ｂ、１６ｃ、１６ｄ 論理セル、コア・セ
ル １８ａ、１８ｂ 垂直相互接続導体 ２０ａ、２０ｂ 水平相互接続導体 ２２ プログラム可能ＮＡ
ＮＤ／ＮＯＲ論理素子 ２４ａ、２４ｂ、２４ｃ、２４ｄ プログラム可能入出
力マルチプレクサ ２５ フリップ・フロップ ２６ プログラム可能反転
回路 ２７ 論理素子 ２８ 出力マルチプレクサ ２９ 論理素子 ３０ 出力マルチプレクサ ３２ トライ・ステート・
バッファ ３４ プログラム可能出力
マルチプレクサ ３６ スイッチング素子
（図２）、中継器グループ（図４） ３８ プログラム可能バス
折り返し点 ４２ 列クロック・マルチ
プレクサ ４３ フリップ・フロップ ４４ グローバル列クロッ
ク線 ４５ ローカル列クロック
線 ４６ グローバル列マルチ
プレクサ ５０ａ、５０ｂ 入出力ネットワーク ５２ 入出力パッド ５４ マルチプレクサ ５６ 入出力バス ５８ 入出力バス折り返し
点 ５９ 入出力バス中継器グ
ループ ６０ フィールド・プログ
ラマブル・ゲート・アレイ ６２ メモリ素子、ＥＥＰ
ＲＯＭ ６４ プログラム可能リソ
ース、ＳＲＡＭ、プログラマブル・ゲート・アレイ ６６ アドレス・デコーダ
兼シーケンサ ６８ コントローラ
ート・アレイ １２ 単一セクタ １４ 入出力ピン １６ 論理セル １６1,1〜１６8,8 論理セル １６ａ、１６ｂ、１６ｃ、１６ｄ 論理セル、コア・セ
ル １８ａ、１８ｂ 垂直相互接続導体 ２０ａ、２０ｂ 水平相互接続導体 ２２ プログラム可能ＮＡ
ＮＤ／ＮＯＲ論理素子 ２４ａ、２４ｂ、２４ｃ、２４ｄ プログラム可能入出
力マルチプレクサ ２５ フリップ・フロップ ２６ プログラム可能反転
回路 ２７ 論理素子 ２８ 出力マルチプレクサ ２９ 論理素子 ３０ 出力マルチプレクサ ３２ トライ・ステート・
バッファ ３４ プログラム可能出力
マルチプレクサ ３６ スイッチング素子
（図２）、中継器グループ（図４） ３８ プログラム可能バス
折り返し点 ４２ 列クロック・マルチ
プレクサ ４３ フリップ・フロップ ４４ グローバル列クロッ
ク線 ４５ ローカル列クロック
線 ４６ グローバル列マルチ
プレクサ ５０ａ、５０ｂ 入出力ネットワーク ５２ 入出力パッド ５４ マルチプレクサ ５６ 入出力バス ５８ 入出力バス折り返し
点 ５９ 入出力バス中継器グ
ループ ６０ フィールド・プログ
ラマブル・ゲート・アレイ ６２ メモリ素子、ＥＥＰ
ＲＯＭ ６４ プログラム可能リソ
ース、ＳＲＡＭ、プログラマブル・ゲート・アレイ ６６ アドレス・デコーダ
兼シーケンサ ６８ コントローラ
フロントページの続き (72)発明者 フランク・レイ・キーザー アメリカ合衆国05446、バーモント州コル チェスター、ヘリテジ・レイン ８ (72)発明者 ブライアン・エイ・ワース アメリカ合衆国05468、バーモント州ミル トン、アンドリア・レイン 32
Claims (10)
- 【請求項１】複数のアドレス可能メモリ・ユニット、及
び２次元に配列された複数の制御可能リソースを有する
コンピュータ・システム内において、前記複数の制御可
能リソースのそれぞれが、本リソースに対応する前記複
数のメモリ・ユニットの関連する１つを有し、前記複数
のメモリ・ユニットが、本メモリ・ユニットに関連する
Ｎビットのアドレスを有する場合に、前記複数のメモリ
・ユニットを前記複数の制御可能リソースに関連づける
方法であって、 前記Ｎビット・アドレスを第１、第２及び第３の部分に
分割するステップを含み、前記第１及び第３の部分のそ
れぞれが、２次元配列の２つの次元の対応する１つに切
り換え可能で関連づけられ、前記第２の部分は、前記第
１及び第３の部分のそれぞれが２つの次元のどちらに関
連づけられるかを判定するために用いられる、方法。 - 【請求項２】前記複数の制御可能リソースの少くとも１
つが、複数の個別プログラム可能リソースを含み、複数
の個別メモリ・ユニットを含む前記複数のメモリ・ユニ
ットの少くとも１つに関連づけられ、前記複数の個別プ
ログラム可能リソースのそれぞれが、本リソースに対応
する前記複数の個別メモリ・ユニットの１つずつを有
し、前記分割するステップが更にＮビット・アドレスの
第４の部分を設けることを含み、該第４の部分が、前記
複数の個別メモリ・ユニットの１つずつをアドレスする
ために用いられる、請求項１に記載の方法。 - 【請求項３】前記コンピュータ・システムがフィールド
・プログラマブル・ゲート・アレイを含み、前記複数の
メモリ・ユニットが前記フィールド・プログラマブル・
ゲート・アレイのＳＲＡＭからなる、請求項１に記載の
方法。 - 【請求項４】ｘ、ｙ２次元配列によってアドレス可能な
複数のプログラム可能リソースを有するプログラマブル
・ゲート・アレイにメモリを割り当てる方法であって、 Ｎビットのアドレスによってアドレス可能な複数のアド
レス可能メモリ・ユニットを設けるステップと、 前記Ｎビットのアドレスを第１、第２、及び第３の部分
に分割するステップと、 前記Ｎビット・アドレスの前記第１及び第３の部分を、
前記第２の部分に従って、前記複数のプログラム可能リ
ソースの前記ｘ、ｙ２次元配列のｘ次元及びｙ次元のそ
れぞれに切り換えて関連づけるステップと、 前記Ｎビット・アドレスによってアドレスされる前記複
数のアドレス可能メモリ・ユニットのメモリ・ユニット
を、前記Ｎビット・アドレスの前記第１及び第３の部分
によってアドレスすることにより、前記ｘ、ｙ２次元配
列内の前記複数のプログラム可能リソースのプログラム
可能リソースのそれぞれに割り当てるステップと、を含
む方法。 - 【請求項５】ｘ、ｙ２次元配列によってアドレス可能な
複数のプログラム可能リソースと、 Ｎビットのアドレスによってアドレス可能な複数のアド
レス可能メモリ・ユニットと、 所定のＮビット・アドレスによって前記複数のアドレス
可能メモリ・ユニットをアドレスする手段と、 前記所定のＮビット・アドレスを第１、第２、及び第３
の部分に分割する手段と、 前記複数のプログラム可能リソースの前記ｘ、ｙ２次元
配列のｘ及びｙアドレス可能な次元のそれぞれを、前記
所定のＮビット・アドレスの第２の部分に従って、前記
所定のＮビット・アドレスの前記第１及び第３の部分そ
れぞれ、又は前記第３及び第１の部分それぞれのいずれ
かを用いて、切り換えてアドレスするための手段と、を
有するコンピュータ・システム。 - 【請求項６】前記複数のプログラム可能リソースがプロ
グラマブル・ゲート・アレイを含む、請求項５に記載の
コンピュータ・システム。 - 【請求項７】前記プログラマブル・ゲート・アレイが、 電気的に制御可能なリソースと、 前記電気的に制御可能なリソースそれぞれをドライブす
るために結合され、ｘ、ｙ２次元配列によってアドレス
可能なメモリ・セルを有するプログラム可能なＳＲＡＭ
と、を有し、 前記切り換えてアドレスするための手段が、前記プログ
ラム可能ＳＲＡＭのｘ及びｙアドレス可能な次元のそれ
ぞれを、前記所定のＮビット・アドレスの第２の部分に
従って、前記所定のＮビット・アドレスの第１及び第３
の部分それぞれ、又は第３及び第１の部分のそれぞれの
いずれかを用いてアドレスする、請求項６に記載のコン
ピュータ・システム。 - 【請求項８】前記ｘ、ｙ２次元配列の所定の位置におい
て、前記複数のプログラム可能リソースの各プログラム
可能リソースが、第３のｚ次元に沿ってアドレス可能な
複数の個別プログラム可能リソースを有し、 前記分割する手段が前記所定のＮビット・アドレスの第
４の部分を設ける手段を含み、 前記アドレスする手段が、前記複数のプログラム可能リ
ソースの前記アドレス可能な第３のｚ次元を、前記所定
のＮビット・アドレスの第４の部分によってアドレスす
る手段を含む、請求項５に記載のコンピュータ・システ
ム。 - 【請求項９】改善されたコンピュータ・システムであっ
て、 ｘ、ｙ２次元配列のｘ及びｙアドレスのそれぞれによっ
てアドレス可能な、複数のプログラム可能リソースを含
むフィールド・プログラマブル・ゲート・アレイと、 前記フィード・プログラマブル・ゲート・アレイの構成
データを保管する目的で、Ｎビット・アドレスによって
アドレス可能な複数のメモリ・ユニットを含むメモリ手
段であって、前記複数のプログラム可能リソースの各プ
ログラム可能リソースが、前記複数のメモリ・ユニット
の各メモリ・ユニットそれぞれに関連づけられる、メモ
リ手段と、 前記メモリ・ユニットから、メモリ・ユニットに関連づ
けられたプログラム可能リソースへの構成データの伝達
を可能にするために、プログラム可能リソース及び各メ
モリ・ユニットを同時にアドレスするためのアドレス手
段と、 前記複数のプログラム可能リソースをアドレスするため
に、前記複数のメモリ・ユニットのＮビット・アドレス
を第１、第２、及び第３の部分に分割し、前記第２の部
分に従って前記第１及び第３の部分を、ｘ及びｙアドレ
スそれぞれ、又はｙ及びｘアドレスそれぞれのいずれか
として切り換えられるように用いるアドレス手段の範囲
内の手段とを含む、コンピュータ・システム。 - 【請求項１０】前記ｘ、ｙ２次元配列の所定のｘ及びｙ
アドレスにおける、前記複数のプログラム可能リソース
の各プログラム可能リソースが、第３のｚアドレスによ
ってアドレス可能な複数の個別のプログラム可能リソー
スを含み、 前記アドレス手段が、前記Ｎビット・アドレスの第４の
部分を提供し、前記複数の個別のプログラム可能リソー
スをアドレスするための前記第３のｚアドレスとして、
前記第４の部分を用いる手段を含む、請求項９に記載の
コンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US488314 | 1990-03-05 | ||
| US08/488,314 US5692147A (en) | 1995-06-07 | 1995-06-07 | Memory mapping method and apparatus to fold sparsely populated structures into densely populated memory columns or rows by selectively transposing X and Y address portions, and programmable gate array applications thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246954A true JPH09246954A (ja) | 1997-09-19 |
| JP3480784B2 JP3480784B2 (ja) | 2003-12-22 |
Family
ID=23939237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12150296A Expired - Fee Related JP3480784B2 (ja) | 1995-06-07 | 1996-05-16 | 改善されたメモリ割り当てを行うプログラマブル・ゲート・アレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5692147A (ja) |
| EP (1) | EP0748052A1 (ja) |
| JP (1) | JP3480784B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002223162A (ja) * | 2000-09-18 | 2002-08-09 | Altera Corp | 特定機能ブロックを有するプログラマブルロジックデバイス |
| WO2002095946A1 (fr) * | 2001-05-24 | 2002-11-28 | Ip Flex Inc. | Dispositif a circuit integre |
| JP2005156199A (ja) * | 2003-11-21 | 2005-06-16 | Hitachi Ltd | 車両検知方法及び車両検知装置 |
Families Citing this family (99)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
| US6130550A (en) * | 1993-01-08 | 2000-10-10 | Dynalogic | Scaleable padframe interface circuit for FPGA yielding improved routability and faster chip layout |
| US6025736A (en) * | 1993-01-08 | 2000-02-15 | Dynalogic | Fast reprogrammable logic with active links between cells |
| US5914906A (en) * | 1995-12-20 | 1999-06-22 | International Business Machines Corporation | Field programmable memory array |
| US5894565A (en) * | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
| US5845296A (en) * | 1996-07-10 | 1998-12-01 | Oracle Corporation | Method and apparatus for implementing segmented arrays in a database |
| US5892962A (en) * | 1996-11-12 | 1999-04-06 | Lucent Technologies Inc. | FPGA-based processor |
| US6073209A (en) * | 1997-03-31 | 2000-06-06 | Ark Research Corporation | Data storage controller providing multiple hosts with access to multiple storage subsystems |
| AU7812798A (en) * | 1997-06-04 | 1998-12-21 | Dynaco Corporation | Fpga with conductors segmented by active repeaters |
| US6314551B1 (en) | 1998-06-22 | 2001-11-06 | Morgan Stanley & Co. Incorporated | System processing unit extended with programmable logic for plurality of functions |
| US6219824B1 (en) * | 1998-09-04 | 2001-04-17 | Advanced Micro Devices, Inc. | Integrated circuit having a programmable input/output processor that is used for increasing the flexibility of communications |
| JP3616518B2 (ja) | 1999-02-10 | 2005-02-02 | 日本電気株式会社 | プログラマブルデバイス |
| US6347346B1 (en) * | 1999-06-30 | 2002-02-12 | Chameleon Systems, Inc. | Local memory unit system with global access for use on reconfigurable chips |
| US6191613B1 (en) * | 1999-07-29 | 2001-02-20 | Xilinx, Inc. | Programmable logic device with delay-locked loop |
| US6970967B2 (en) * | 2002-06-18 | 2005-11-29 | Texas Instruments Incorporated | Crossbar circuit having a plurality of repeaters forming different repeater arrangements |
| AU2003237005A1 (en) * | 2002-06-28 | 2004-01-19 | Koninklijke Philips Electronics N.V. | Integrated circuit having building blocks |
| US7043630B1 (en) * | 2003-04-28 | 2006-05-09 | Altera Corporation | Techniques for actively configuring programmable circuits using external memory |
| US7441097B2 (en) * | 2003-09-10 | 2008-10-21 | Seagate Technology Llc | Data storage system and method for adaptive reconstruction of a directory structure |
| US7167025B1 (en) | 2004-02-14 | 2007-01-23 | Herman Schmit | Non-sequentially configurable IC |
| US7126381B1 (en) | 2004-02-14 | 2006-10-24 | Herman Schmit | VPA interconnect circuit |
| US7157933B1 (en) | 2004-02-14 | 2007-01-02 | Herman Schmit | Configurable circuits, IC's, and systems |
| US7425841B2 (en) | 2004-02-14 | 2008-09-16 | Tabula Inc. | Configurable circuits, IC's, and systems |
| US7193440B1 (en) | 2004-02-14 | 2007-03-20 | Herman Schmit | Configurable circuits, IC's, and systems |
| US7193432B1 (en) | 2004-02-14 | 2007-03-20 | Herman Schmit | VPA logic circuits |
| US7126373B1 (en) | 2004-02-14 | 2006-10-24 | Herman Schmit | Configurable logic circuits with commutative properties |
| US7284222B1 (en) | 2004-06-30 | 2007-10-16 | Tabula, Inc. | Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit |
| US7109752B1 (en) * | 2004-02-14 | 2006-09-19 | Herman Schmit | Configurable circuits, IC's, and systems |
| US7408382B2 (en) | 2004-06-30 | 2008-08-05 | Tabula, Inc. | Configurable circuits, IC's, and systems |
| US7282950B1 (en) | 2004-11-08 | 2007-10-16 | Tabula, Inc. | Configurable IC's with logic resources with offset connections |
| US7145361B1 (en) | 2004-06-30 | 2006-12-05 | Andre Rohe | Configurable integrated circuit with different connection schemes |
| US7312630B2 (en) | 2004-06-30 | 2007-12-25 | Tabula, Inc. | Configurable integrated circuit with built-in turns |
| US7439766B2 (en) | 2004-06-30 | 2008-10-21 | Tabula, Inc. | Configurable logic circuits with commutative properties |
| US7449915B2 (en) | 2004-06-30 | 2008-11-11 | Tabula Inc. | VPA logic circuits |
| US7193438B1 (en) | 2004-06-30 | 2007-03-20 | Andre Rohe | Configurable integrated circuit with offset connection |
| US7295037B2 (en) * | 2004-11-08 | 2007-11-13 | Tabula, Inc. | Configurable IC with routing circuits with offset connections |
| US7259587B1 (en) | 2004-11-08 | 2007-08-21 | Tabula, Inc. | Configurable IC's with configurable logic resources that have asymetric inputs and/or outputs |
| US7743085B2 (en) | 2004-11-08 | 2010-06-22 | Tabula, Inc. | Configurable IC with large carry chains |
| US7276933B1 (en) | 2004-11-08 | 2007-10-02 | Tabula, Inc. | Reconfigurable IC that has sections running at different looperness |
| US7268586B1 (en) | 2004-11-08 | 2007-09-11 | Tabula, Inc. | Method and apparatus for accessing stored data in a reconfigurable IC |
| US7917559B2 (en) | 2004-11-08 | 2011-03-29 | Tabula, Inc. | Configurable IC's with configurable logic circuits that perform adder and/or subtractor operations |
| US20070244958A1 (en) * | 2004-11-08 | 2007-10-18 | Jason Redgrave | Configurable IC's with carry bypass circuitry |
| US7330050B2 (en) | 2004-11-08 | 2008-02-12 | Tabula, Inc. | Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements |
| US7342415B2 (en) | 2004-11-08 | 2008-03-11 | Tabula, Inc. | Configurable IC with interconnect circuits that also perform storage operations |
| US7242216B1 (en) | 2004-11-08 | 2007-07-10 | Herman Schmit | Embedding memory between tile arrangement of a configurable IC |
| US7301368B2 (en) | 2005-03-15 | 2007-11-27 | Tabula, Inc. | Embedding memory within tile arrangement of a configurable IC |
| US7317331B2 (en) | 2004-11-08 | 2008-01-08 | Tabula, Inc. | Reconfigurable IC that has sections running at different reconfiguration rates |
| US7573296B2 (en) | 2004-11-08 | 2009-08-11 | Tabula Inc. | Configurable IC with configurable routing resources that have asymmetric input and/or outputs |
| US7224181B1 (en) | 2004-11-08 | 2007-05-29 | Herman Schmit | Clock distribution in a configurable IC |
| US7236009B1 (en) | 2004-12-01 | 2007-06-26 | Andre Rohe | Operational time extension |
| US7496879B2 (en) * | 2004-12-01 | 2009-02-24 | Tabula, Inc. | Concurrent optimization of physical design and operational cycle assignment |
| US7428721B2 (en) | 2004-12-01 | 2008-09-23 | Tabula, Inc. | Operational cycle assignment in a configurable IC |
| US7230869B1 (en) | 2005-03-15 | 2007-06-12 | Jason Redgrave | Method and apparatus for accessing contents of memory cells |
| US7825684B2 (en) | 2005-03-15 | 2010-11-02 | Tabula, Inc. | Variable width management for a memory of a configurable IC |
| US7530033B2 (en) | 2005-03-15 | 2009-05-05 | Tabula, Inc. | Method and apparatus for decomposing functions in a configurable IC |
| US7224182B1 (en) | 2005-03-15 | 2007-05-29 | Brad Hutchings | Hybrid configurable circuit for a configurable IC |
| US7298169B2 (en) | 2005-03-15 | 2007-11-20 | Tabula, Inc | Hybrid logic/interconnect circuit in a configurable IC |
| US7310003B2 (en) * | 2005-03-15 | 2007-12-18 | Tabula, Inc. | Configurable IC with interconnect circuits that have select lines driven by user signals |
| US7818361B1 (en) | 2005-11-07 | 2010-10-19 | Tabula, Inc. | Method and apparatus for performing two's complement multiplication |
| US7372297B1 (en) | 2005-11-07 | 2008-05-13 | Tabula Inc. | Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources |
| US8463836B1 (en) | 2005-11-07 | 2013-06-11 | Tabula, Inc. | Performing mathematical and logical operations in multiple sub-cycles |
| US7765249B1 (en) | 2005-11-07 | 2010-07-27 | Tabula, Inc. | Use of hybrid interconnect/logic circuits for multiplication |
| US7489162B1 (en) | 2005-12-01 | 2009-02-10 | Tabula, Inc. | Users registers in a reconfigurable IC |
| US7461362B1 (en) | 2005-12-01 | 2008-12-02 | Tabula, Inc. | Replacing circuit design elements with their equivalents |
| US7679401B1 (en) | 2005-12-01 | 2010-03-16 | Tabula, Inc. | User registers implemented with routing circuits in a configurable IC |
| US7904688B1 (en) * | 2005-12-21 | 2011-03-08 | Trend Micro Inc | Memory management unit for field programmable gate array boards |
| US7835803B1 (en) * | 2006-01-17 | 2010-11-16 | Boston Scientific Neuromodulation Corporation | Lead assemblies with one or more switching networks |
| US7504858B1 (en) | 2006-03-08 | 2009-03-17 | Tabula, Inc. | Configurable integrated circuit with parallel non-neighboring offset connections |
| US7518400B1 (en) | 2006-03-08 | 2009-04-14 | Tabula, Inc. | Barrel shifter implemented on a configurable integrated circuit |
| US7797497B1 (en) | 2006-03-08 | 2010-09-14 | Tabula, Inc. | System and method for providing more logical memory ports than physical memory ports |
| US7609085B1 (en) | 2006-03-08 | 2009-10-27 | Tabula, Inc. | Configurable integrated circuit with a 4-to-1 multiplexer |
| US7694083B1 (en) | 2006-03-08 | 2010-04-06 | Tabula, Inc. | System and method for providing a virtual memory architecture narrower and deeper than a physical memory architecture |
| US7529992B1 (en) | 2006-03-27 | 2009-05-05 | Tabula, Inc. | Configurable integrated circuit with error correcting circuitry |
| US7669097B1 (en) | 2006-03-27 | 2010-02-23 | Tabula, Inc. | Configurable IC with error detection and correction circuitry |
| WO2008013098A1 (fr) * | 2006-07-27 | 2008-01-31 | Panasonic Corporation | Circuit intégré à semi-conducteurs, appareil de conversion de programmes et appareil de mappage |
| US7587697B1 (en) | 2006-12-12 | 2009-09-08 | Tabula, Inc. | System and method of mapping memory blocks in a configurable integrated circuit |
| US7930666B1 (en) | 2006-12-12 | 2011-04-19 | Tabula, Inc. | System and method of providing a memory hierarchy |
| EP2140548A4 (en) | 2007-03-20 | 2010-06-09 | Tabula Inc | CONFIGURABLE IC WITH A COUPLING AREA WITH MEMORY ELEMENTS |
| US7535252B1 (en) | 2007-03-22 | 2009-05-19 | Tabula, Inc. | Configurable ICs that conditionally transition through configuration data sets |
| US8120989B2 (en) * | 2007-06-25 | 2012-02-21 | Qualcomm Incorporated | Concurrent multiple-dimension word-addressable memory architecture |
| US8344755B2 (en) | 2007-09-06 | 2013-01-01 | Tabula, Inc. | Configuration context switcher |
| US8863067B1 (en) | 2008-02-06 | 2014-10-14 | Tabula, Inc. | Sequential delay analysis by placement engines |
| US7930162B1 (en) | 2008-05-05 | 2011-04-19 | Xilinx, Inc. | Accelerating hardware co-simulation using dynamic replay on first-in-first-out-driven command processor |
| US8166435B2 (en) | 2008-06-26 | 2012-04-24 | Tabula, Inc. | Timing operations in an IC with configurable circuits |
| WO2011123151A1 (en) | 2010-04-02 | 2011-10-06 | Tabula Inc. | System and method for reducing reconfiguration power usage |
| US8650514B2 (en) | 2010-06-23 | 2014-02-11 | Tabula, Inc. | Rescaling |
| US8788987B2 (en) | 2010-06-23 | 2014-07-22 | Tabula, Inc. | Rescaling |
| US8941409B2 (en) | 2011-07-01 | 2015-01-27 | Tabula, Inc. | Configurable storage elements |
| US9148151B2 (en) | 2011-07-13 | 2015-09-29 | Altera Corporation | Configurable storage elements |
| US9203397B1 (en) | 2011-12-16 | 2015-12-01 | Altera Corporation | Delaying start of user design execution |
| US9000801B1 (en) | 2013-02-27 | 2015-04-07 | Tabula, Inc. | Implementation of related clocks |
| HRP20140883A2 (hr) * | 2014-09-16 | 2016-03-25 | Željko Božić | Višeslojni univerzalni logički sklopovi |
| TWI689818B (zh) * | 2018-08-28 | 2020-04-01 | 其陽科技股份有限公司 | 可變式電子裝置 |
| US11842169B1 (en) | 2019-09-25 | 2023-12-12 | Amazon Technologies, Inc. | Systolic multiply delayed accumulate processor architecture |
| US11816446B2 (en) | 2019-11-27 | 2023-11-14 | Amazon Technologies, Inc. | Systolic array component combining multiple integer and floating-point data types |
| US11467806B2 (en) | 2019-11-27 | 2022-10-11 | Amazon Technologies, Inc. | Systolic array including fused multiply accumulate with efficient prenormalization and extended dynamic range |
| US11308027B1 (en) * | 2020-06-29 | 2022-04-19 | Amazon Technologies, Inc. | Multiple accumulate busses in a systolic array |
| US11422773B1 (en) | 2020-06-29 | 2022-08-23 | Amazon Technologies, Inc. | Multiple busses within a systolic array processing element |
| US11308026B1 (en) * | 2020-06-29 | 2022-04-19 | Amazon Technologies, Inc. | Multiple busses interleaved in a systolic array |
| US11880682B2 (en) | 2021-06-30 | 2024-01-23 | Amazon Technologies, Inc. | Systolic array with efficient input reduction and extended array performance |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284495A (ja) * | 1985-10-08 | 1987-04-17 | Nippon Texas Instr Kk | 半導体記憶装置 |
| JP2541248B2 (ja) * | 1987-11-20 | 1996-10-09 | 三菱電機株式会社 | プログラマブル・ロジック・アレイ |
| US5067167A (en) * | 1990-10-10 | 1991-11-19 | Cornell Research Foundation, Inc. | Apparatus and method for rotating of three-dimensional images |
| US5293593A (en) * | 1990-10-11 | 1994-03-08 | Hewlett-Packard Company | Method and apparatus for the mapping of physically non-contiguous memory fragments to be linearly addressable |
| JP2623979B2 (ja) * | 1991-01-25 | 1997-06-25 | 日本電気株式会社 | ダイナミック型論理回路 |
| US5313119A (en) * | 1991-03-18 | 1994-05-17 | Crosspoint Solutions, Inc. | Field programmable gate array |
| US5298805A (en) * | 1991-08-29 | 1994-03-29 | National Semiconductor Corporation | Versatile and efficient cell-to-local bus interface in a configurable logic array |
| JP3269117B2 (ja) * | 1992-05-26 | 2002-03-25 | 安藤電気株式会社 | 半導体メモリ用試験パターン発生器 |
| US5291079A (en) * | 1992-07-23 | 1994-03-01 | Xilinx, Inc. | Configuration control unit for programming a field programmable gate array and reading array status |
| GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
| JPH081752B2 (ja) * | 1993-03-24 | 1996-01-10 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-06-07 US US08/488,314 patent/US5692147A/en not_active Expired - Fee Related
-
1996
- 1996-05-07 EP EP96480066A patent/EP0748052A1/en not_active Withdrawn
- 1996-05-16 JP JP12150296A patent/JP3480784B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002223162A (ja) * | 2000-09-18 | 2002-08-09 | Altera Corp | 特定機能ブロックを有するプログラマブルロジックデバイス |
| WO2002095946A1 (fr) * | 2001-05-24 | 2002-11-28 | Ip Flex Inc. | Dispositif a circuit integre |
| EA005344B1 (ru) * | 2001-05-24 | 2005-02-24 | Ай Пи ФЛЕКС ИНК. | Интегральная схема |
| US7191312B2 (en) | 2001-05-24 | 2007-03-13 | Ipflex Inc. | Configurable interconnection of multiple different type functional units array including delay type for different instruction processing |
| US7577821B2 (en) | 2001-05-24 | 2009-08-18 | Ipflex Inc. | IC containing matrices of plural type operation units with configurable routing wiring group and plural delay operation units bridging two wiring groups |
| JP2005156199A (ja) * | 2003-11-21 | 2005-06-16 | Hitachi Ltd | 車両検知方法及び車両検知装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0748052A1 (en) | 1996-12-11 |
| JP3480784B2 (ja) | 2003-12-22 |
| US5692147A (en) | 1997-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3480784B2 (ja) | 改善されたメモリ割り当てを行うプログラマブル・ゲート・アレイ | |
| US5598108A (en) | High-density erasable programmable logic device architecture using multiplexer interconnections, and registered macrocell with product term allocation and adjacent product term stealing | |
| US5241224A (en) | High-density erasable programmable logic device architecture using multiplexer interconnections | |
| JP3454834B2 (ja) | 複数個のピンを有する集積回路 | |
| JP3547446B2 (ja) | フィールドプログラマブルゲートアレーのタイル型構造 | |
| US6292021B1 (en) | FPGA structure having main, column and sector reset lines | |
| US5801547A (en) | Embedded memory for field programmable gate array | |
| US5668771A (en) | Programmable logic array integrated circuits | |
| US7009422B2 (en) | Floor plan for scalable multiple level tab oriented interconnect architecture | |
| US6300793B1 (en) | Scalable multiple level tab oriented interconnect architecture | |
| US5081375A (en) | Method for operating a multiple page programmable logic device | |
| US5268598A (en) | High-density erasable programmable logic device architecture using multiplexer interconnections | |
| EP0746107A2 (en) | Programmable logic cell | |
| US20030016053A1 (en) | Programmable logic array integrated circuit devices | |
| JPH05183425A (ja) | 複数個の集積回路プログラマブル論理装置、プログラマブル論理装置における複数個のプログラマブル論理ブロックを相互接続するための方法および集積回路プログラマブル論理装置のためのプログラマブル論理ブロック | |
| JPH098646A (ja) | プログラマブル・アレイ相互接続ラッチ | |
| JPH08503111A (ja) | 改良型コンフィギャラブルセルアレイ | |
| US5883850A (en) | Programmable logic array integrated circuits | |
| JPH05218199A (ja) | 複数の入力／出力（ｉ／ｏ）ピンを有する集積回路 | |
| US5781032A (en) | Programmable inverter circuit used in a programmable logic cell | |
| US20020130681A1 (en) | Programmable logic array integrated circuits | |
| JP3576837B2 (ja) | プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ | |
| US5021689A (en) | Multiple page programmable logic architecture | |
| US5463328A (en) | Expanded programmable logic architecture | |
| US5836007A (en) | Methods and systems for improving memory component size and access speed including splitting bit lines and alternate pre-charge/access cycles |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |