JPH05218199A - 複数の入力／出力（ｉ／ｏ）ピンを有する集積回路 - Google Patents

複数の入力／出力（ｉ／ｏ）ピンを有する集積回路

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JPH05218199A
JPH05218199A JP4301806A JP30180692A JPH05218199A JP H05218199 A JPH05218199 A JP H05218199A JP 4301806 A JP4301806 A JP 4301806A JP 30180692 A JP30180692 A JP 30180692A JP H05218199 A JPH05218199 A JP H05218199A
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logic
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オム・ピィ・アグラワル
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Abstract

(57)【要約】 （修正有） 【目的】相互に関連する論理コンポーネントのグループ
またはセル内に配列されかつユーザプログラマブルスイ
ッチマトリックスにより相互接続が可能なプログラマブ
ル集積回路論理装置を提供する。 【構成】プログラマブルスイッチ相互接続マトリックス
を利用して対称なプログラマブル論理ブロックのアレイ
を結合する。各プログラマブル論理ブロックはプログラ
マブル出力論理マクロセルと、プログラマブル入力／出
力マクロセルと、プログラマブル入力論理マクロセル
と、論理アロケータと、プログラマブル積項アレイとを
含む。さらに、スイッチマトリックスは固定の径路独立
の遅延を有する集中グローバルルーチングを提供する。
プログラマブルスイッチ相互マトリックスは出力論理マ
クロセルの積項アレイからの結合を解く。論理アロケー
タは積項アレイの出力論理マクロセルからの結合を解
き、Ｉ／Ｏマクロセルは出力論理マクロセルのパッケー
ジＩ／Ｏピンからの結合を解く。

Description

【発明の詳細な説明】
【０００１】
【相互参照】この出願は、１９９１年５月１３日付提出
のオム・アグラワル氏他（Ｍｒ．Ｏｍ Ａｇｒａｗａｌ
ｅｔａｌ）による「高速集中スイッチマトリックスに
より相互接続される多重セグメントされたプログラマブ
ル論理ブロックのファミリー」（A Family of Multiple
Segmented Programmable Logic Blocks Interconnecte
d by a High Speed Centralized Switch Matrixl）とい
う名称の、同一譲受人の米国特許出願連続番号第０７／
６９９，４２７号の一部継続出願であり、第０７／６９
９，４２７号は１９９０年３月７日提出のオム・アグラ
ワル氏他による「多重アレイ高性能プログラマブル論理
装置ファミリー」（Multiple Array High Performance
Programmable Logic Device Family）という名称の、同
一譲受人の米国特許出願連続番号第０７／４９０，８０
８号の一部継続出願であり、同０７／４９０，８０８号
は１９９１年５月１４日付で米国特許第５，０１５，８
８４号として発行されかつこれは１９８８年９月１２日
提出のオム・アグラワル氏他による「プログラマブルス
イッチマトリックスにより相互接続されたフレキブル
な、プログラマブルセルアレイ」（Flexible, Programm
able Cell Array Interconnected By A Programmable S
witch Matrix）という名称の同一譲受人の米国特許出願
連続番号第０７／２４３，５７４号の一部継続出願であ
り、同０７／２４３，５７４号は、１９９０年１０月１
６日付で米国特許として発行され、かつ１９８８年４月
７日に提出されたオム・アグラワル氏による「マルチプ
ルアレイカスタム化可能論理アレイ」（Multiple Array
Customizable Logic Array ）という名称の米国特許出
願連続番号第０７／１７８，７０７号の一部継続出願で
あり、同０７／１７８，７０７号は１９９０年６月５日
付で米国特許第４，９３１，６７１号として発行されて
おり、かつ１９８５年３月２９日提出の、オム・アグラ
ワル氏による「多重アレイカスタム化可能論理アレイ」
（Multiple Array Customizable Logic Array ）という
名称の米国特許出願連続番号第０６／７１７，６４０号
の継続出願であり、かつこれは１９８８年５月３日付で
米国特許第４，７４２，２５２号として発行されてお
り、各々について本明細書中それらの全文についてここ
に引用により援用する。
【０００２】
【発明の背景】
【０００３】
【技術の分野】この発明は、相互に関連する論理コンポ
ーネントのグループまたはセル内に配列されかつユーザ
プログラマブルスイッチマトリックスにより相互接続が
可能なプログラマブル集積回路論理装置に関する。
【０００４】
【従来の技術】論理機能の代替的実現化を可能にする、
プログラマブルチップを含むいくつかの集積回路パッケ
ージが入手可能である。これらの集積回路パッケージは
複数のピンと、プログラマブルチップ上の回路の入力お
よび出力リードにそれらピンをインターフェースするた
めのアーキテクチャと、ピンとユーザ選択による回路内
へプログラマブルチップを構成するために使用されるチ
ップ上の補助回路とをインターフェースするためのもう
１つのアーキテクチャとを含む。こうして、これらフィ
ールドプログラマブル論理装置により、ユーザは容易に
入手可能な装備で集積回路チップ上の機能をプログラム
または修正することが可能で、これによりチップが実行
する論理機能をユーザが所望するものに構成することが
可能である。しかしながら、先行技術のプログラマブル
論理アレイ（ＰＬＡｓ）、プログラマブル論理装置（Ｐ
ＬＤｓ）およびプログラムゲートアレイはフィールドの
プログラマビリティと引換えにユーザに対し束縛を強い
る。
【０００５】ランダム論理ネットワーク、データルーチ
ング、コード変換器、命令デコーダ、ステートマシー
ン、および他の機能のためにしばしば採用されるプログ
ラム論理アレイにおいては、論理ＡＮＤゲートと論理Ｏ
Ｒゲートからなるアレイが設けられ、このアレイはユー
ザが特定する機能に関してプログラムされることが可能
である。プログラマブル論理アレイの各出力機能（出力
信号）は選択された積（ＡＮＤゲート出力信号）の和で
あり、かつ各積（ＡＮＤゲート出力信号）は選択された
入力信号の積である。プログラミングは回路入力線とＡ
ＮＤゲート入力線との間に、かつＡＮＤゲートの出力線
とＯＲゲートの入力線との間、それぞれにプログラマブ
ルアレイまたはマトリックスを設けることにより達成さ
れる。ＰＬＡはアレイの導体を相互接続するブローイン
グまたは非ブローイング可融性リンク（fusible ）によ
りプログラムされる。
【０００６】他の実施例においては、ＰＬＡのＡＮＤゲ
ートのサブグループからの出力線はＯＲゲートの入力線
に非プログラマブルに接続される。このようなプログラ
マブルアレイ論理（ＰＡＬ）装置が米国特許第４，１２
４，８９９号に開示されており、かつここに引用により
援用する。ＰＡＬ設計によれば、従来技術のＰＬＡに対
し、生産歩留りの向上および生産コストの低減を可能に
する集積回路チップのサイズの縮小が可能となる。
【０００７】ＰＡＬ装置またはＰＬＡ装置の柔軟性をよ
り高めるために、ＯＲゲートアレイからの各々の出力信
号がユーザに登録された出力信号または組合せ出力信号
のいずれかを選択させる、プログラム手段により処理さ
れる。さらに、出力信号はアクティブハイのまたはアク
ティブローの信号のいずれかとして構成され得る。先行
技術においてＰＬＡまたはＰＡＬ回路のいずれかの出力
線１１上に使用される出力マクロセル１０の例が図１に
示される。プログラマブル論理回路からの出力線１１は
レジスタ１２のＤ入力端子ならびにプログラマブルマル
チプレクサ１９の第１の入力線１３に接続される。レジ
スタ１２のＱ出力端子がマルチプレクサ１９の第２の入
力線１４を駆動する。マルチプレクサ１９からの出力信
号は線２１上のヒューズ２０の状態により決定され、エ
クスクルーシブＯＲゲート２５の第２の入力端子を駆動
する。電源電圧は抵抗器３１を介してマルチプレクサ１
９の入力選択線２１へかつヒューズ２０の第１の端部へ
与えられる。ヒューズ２０の第２の端部は接地される。
したがって、ヒューズ２０がそのままにされると、論理
０信号が入力選択線２１に与えられる。しかしながら、
ヒューズ２０が飛ぶと、入力選択線２１上の信号は論理
１となる。したがって、マルチプレクサ１９は線１３上
の信号または線１４上の信号のいずれかを出力線２６に
結合する。
【０００８】エクスクルーシブＯＲゲート２５からの出
力信号はヒューズ２３により決定される。ヒューズ２３
がそのままであれば、論理０がエクスクルーシブＯＲゲ
ート２５の第２の入力端子へ与えられ、かつ線２６上の
信号はゲート２５により反転されない。逆に、ヒューズ
２３が飛べば、論理１がエクスクルーシブＯＲゲート２
５の第２の入力端子に与えられ、かつエクスクルーシブ
ＯＲゲート２５は線２６上の信号を反転する。線２７が
エクスクルーシブＯＲゲート２５をトライステート（tr
istate) するべく使用される。
【０００９】出力マクロセル１０もプログラマブルマル
チプレクサ１８の線１７上の論理回路に帰還信号を与え
る手段を有する。プログラマブルマルチプレクサ１８は
第１の入力線２２がエクスクルーシブＯＲゲート２５の
出力線２５に接続されかつ第２の入力線１５はレジスタ
１２の／Ｑ出力端子に接続される。マルチプレクサ１８
の入力選択線１６上の信号はすでにマルチプレクサ１９
に関して記載したものと同様、ヒューズ２０により制御
される。マルチプレクサ１８は３つの信号源を有し、す
なわち（１）がレジスタ１２からの反転登録出力信号で
あり、（２）がピン３０上の入力信号であり、または
（３）がエクスクルーシブＯＲゲート２５からの信号で
ある。線２７上の信号がエクスクルーシブＯＲゲート２
５をトライステートするならば、そこでピン３０上の入
力信号が線２９、２２を横切ってマルチプレクサ１８の
第１の入力端子に至る。代替的には、エクスクルーシブ
ＯＲゲート２５の出力信号が線２８、２２を横切ってマ
ルチプレクサ１８の第１の入力端子に至る。マルチプレ
クサ１８の出力線１７はこうして反転されたまたは反転
されていない登録された帰還信号、反転されたまたは反
転されていない組合せ帰還信号、またはその出力にマク
ロセル１０が接続される論理回路への入力信号のいずれ
かを与える。出力マクロセル１０はここに引用により援
用される米国特許第４，７１７，１９２号に、より詳細
に述べられている。
【００１０】モノリシックＰＡＬ回路の欠点は、プログ
ラマブルＡＮＤ論理アレイへの入力線の数を増やすこと
で入力線の数に比例してアレイの大きさを増大させなけ
ればならない点である。したがって、ＰＡＬ回路の大き
さは集積回路の技術およびそのような回路を製造するコ
ストの双方により制限される。また、バイポーラ論理ア
レイをプログラムするために使用されるヒューズは１回
しかプログラムできずかつしたがってユーザがプログラ
ミングを行なう前に論理アレイを十分にテストすること
ができない。
【００１１】従来技術のＰＡＬ装置の機能性は、入力／
出力能力、レジスタの数、および装置の積項の分布によ
り決定される。アドレスデコーディング、マルチプレク
シングおよびデマルチプレクシング等のワイドゲーティ
ング組合せ機能と、ワイドステートマシーンおよびシフ
ト・レジスタ型機能等のシーケンシャルな機能の双方に
適した従来技術のＰＡＬ装置はワイドな入力能力、すな
わち入力線の数と、妥当な大きさのレジスタ能力の双方
を必要とする。従来技術のモノリシックＰＡＬ装置の入
力能力を増大させると、先程も述べたとおり、アレイの
サイズがより大きくなり、今度はこれがシリコンのダイ
をより大きくし、コストを押し上げ、性能を低め、かつ
非効果的なアレイの利用を結果として招来する。
【００１２】消去可能プログラマブル論理装置（ＥＰＬ
Ｄ）はヒューズによる論理アレイの、一度しかプログラ
ムできないという制限を克服しかつ典型的には性能を強
化するためにセグメントされた構造を利用する。ある先
行技術のＥＰＬＤが図２，図３および図４にブロック図
で示される。この装置は４８個の入力／出力（Ｉ／Ｏ）
ピン４０と、１２の専用入力ピン４１と、クロック入力
ピンまたは付加的な専用入力ピンとして使用され得る４
つのピン４２とを有する。Ｉ／Ｏピン４０各々の上の信
号は入力信号としてマクロセル４３に与えられるかまた
は出力信号としてマクロセル４３により発生されるかの
いずれかである。マクロセル４３は３つの一般的なタイ
プに分けられ、それらは一般的マクロセル４３と、グロ
ーバルマクロセル６０と、補強されたマクロセル６１と
である。
【００１３】一般的マクロセル４３は図６にも示される
とおり、Ｉ／Ｏピン４０からの入力信号を帰還選択素子
４７を介して局部バス４４およびプログラマブルＡＮＤ
アレイ４６に与える。代替的には、Ｉ／Ｏアーキテクチ
ャ制御セル４８によりプログラマブルＡＮＤアレイ４６
から線４９ａ−４９ｈ上の８つの積信号から発生された
信号がバッファ４９を介してＩ／Ｏピン４０に、かつ帰
還選択素子４７を介して局部バス４４およびプログラマ
ブルＡＮＤアレイ４６に至る。こうして、ＡＮＤアレイ
４６はピン４０上の局部帰還または入力信号のいずれか
を与えられるが、双方を与えられることはない。加え
て、プログラマブルＡＮＤアレイ４６は、（１）局部象
限バイアス４４上のマクロセルからの入力信号と、
（２）マクロセル６０Ａ0 −６０Ａ3 、６０Ｂ0 −６０
Ｂ3 、６０Ｃ0 −６０Ｃ3 および６０Ｄ0 −６０Ｄ3 か
らのグローバルバス４５からの帰還信号と、すでに述べ
た通り、（３）１６の専用入力ピン４１、４２上の信号
とを受ける。局部マクロセルプログラマブルＡＮＤアレ
イ４６は８つの積項に限られかつＩ／Ｏアーキテクチャ
制御セル４８がすでに述べたとおり、組合せまたは登録
された出力信号のいずれかを発生する手段を提供する。
【００１４】グローバルマクロセル６０は図５に示され
る。グローバルマクロセル６０のプログラマブルＡＮＤ
アレイ４６は一般的マクロセル４３のプログラマブルＡ
ＮＤアレイ４６と同じである。しかしながら、グローバ
ルマクロセル６０のプログラマブルＡＮＤアレイ４６へ
の入力信号は、グローバルバス４５に対し直接的に与え
られるＩ／Ｏピン４０からの信号と、ローカルバス４４
に対し与えられるＩ／Ｏアーキテクチャ制御セル４８か
らの信号との双方を含む。補強されたマクロセル６１
（図示せず）は、これらセルが論理アレイを介して速度
性能を増大させているので、決定的な組合せ論理遅延径
路のために利用される。
【００１５】他のＥＰＬＤ（図７および図８）では、プ
ログラマブル論理アレイ５０はそれぞれの半分が１４の
マクロセル５１を有する２つの対称な部分５０Ａと５０
Ｂ、３つのＩ／Ｏアーキテクチャ制御セル５３、および
１つの埋込マクロセル５２として構成される。埋込マク
ロセル５２は、この埋込マクロセル５２がＩ／Ｏピン４
０に接続されておらずかつしたがって２つのマクロセル
をグローバルバスおよびローカルバスにインターフェー
スするためにのみ利用されるという点を除いては、グル
ープＩ／Ｏアーキテクチャ制御セル５１に類似してい
る。
【００１６】この実施例においては、マクロセルの選択
されたグループ５１ｈ−５１ｋ、および５１ｘ−５１ａ
ａが論理アレイからの合計１６の付加的な積項を共有し
得る。しかしながら、付加的な積項が所与の時間に装置
の一方の側にのみ利用可能になるようこの共有はマクロ
セルの隣接する対の間で行なわれなければならない。。
【００１７】電気的にプログラマブルな論理装置はＣＭ
ＯＳ技術を利用して実現化される。また、ＥＰＬＤの技
術によりＥＰＬＤ内のすべての素子を工場でテストする
ことが可能になり、この点は工場においてはある種の形
状に関してのみテストが可能であるヒューズが飛ぶプロ
グラマブル装置とは違っている。ＥＰＬＤにおけるプロ
グラマブルな接続は典型的には短い波長の紫外線（Ｕ
Ｖ）を利用して消去されるＣＭＯＳフローティングゲー
トアーキテクチャを利用する。
【００１８】ＥＰＬＤはヒューズによりプログラマブル
な装置に対して利点を有するが、ＵＶＥＰＬＤは、装置
が日光または蛍光灯に光の下に放置されるという不注意
により消去されてしまう可能性がある。さらに、プログ
ラマブルゲートの数、装置におけるコンポーネントの利
用、および装置の融通性がデバイスのアーキテクチャに
より制限される。特定的には、図２ないし５に示される
装置がセグメントされたＰＡＬの手法を用いているが、
ＰＡＬ構造物の各々が比較的大きい。構造物の大きさが
結果としてより小さい構造物に比べた場合の性能の低下
をもたらしかつアレイの非効率的な使用を招来する。よ
り大きなアレイにおいては、特定的な積項の１つまたは
２つの入力線のみが使用される場合、または特定的な出
力マクロセルの１つまたは２つの積項のみが使用される
場合には、残りの入力線または残りの積項が本質的には
無駄であり未使用のままである。
【００１９】図２ないし４におけるＥＰＬＤは６８ピン
パッケージに４８のレジスタを有しかつ図７および８に
おけるＥＰＬＤは４０ピンパッケージに２８のレジスタ
を有する。したがって、パッケージピンの数に比べてレ
ジスタの数が制限されておりかつ結果としてこれら装置
の登録された適用に関する機能性は限られている。した
がって、これらＥＰＬＤのスピードおよび機能性は装置
のアーキテクチャにより妥協を余儀なくされている。
【００２０】モノリシックまたはセグメントされたプロ
グラマブル論理アレイの代替物としてプログラマブルゲ
ートアレイがあり、このアレイでは図９に示されるとお
り、構成可能（configurable）論理ブロック７０が図１
０に示されるようなスイッチマトリックスによりインタ
ーフェースされている。構成可能論理ブロック７０は４
つの入力線７０Ａ、７０Ｂ、７０Ｃ、７０Ｄおよび２つ
の出力線７０Ｇ、７０Ｈを有する組合せ論理セル７３
と、クロック入力線７０Ｋと、記憶素子７１と、論理ブ
ロック内での信号ルーチングのためのいくつかのプログ
ラマブルマルチプレクサを有する。組合せ論理セル７３
はテーブルルックアップメモリを使用して４つの変数ま
でのブール（Ｂｏｏｌｅａｎ）論理関数を実現する。プ
ログラマブルマルチプレクサはパストランジスタに関し
て揮発性メモリセルを利用してマルチプレクサのための
構成信号を提供する。各スイッチマトリックス７２は５
つの垂直金属セグメントで４つの水平金属セグメントを
インターフェースする。スイッチマトリックスにおける
スイッチは揮発性メモリセルにおける構成ビットにより
制御されるパストランジスタである。
【００２１】プログラマブルゲートアレイ回路は６８ピ
ンＰＬＣＣパッケージにおいて１１２のフリップフロッ
プを、かつ８４ピンＰＧＡパッケージにおいて１７４の
フリップフロップを提供する。こうして、これら装置が
上に述べたＥＰＬＤに対してレジスタの数をかなり増大
させるが、これら装置は、各構成可能論理ブロック７３
が比較的小さいためにワイドゲーティングの適用に関し
ては非効率的である。したがって、ワイドゲーティング
を必要とする適用においては一連の多重の構成可能論理
ブロックでのカスケード化が必要となり、それが今度は
性能の低下につながる。
【００２２】半導体産業においては、一貫して、向上し
た性能の、より低いコストのシステム適用のための高集
積度で高速動作のシリコン装置を提供することを目指し
ている。高集積度のＰＡＬ型装置に関しては、高速動作
を達成することが非常に重要である。
【００２３】
【発明の概要】この発明の非同期プログラマブル論理装
置（ＰＬＤ）は機能性、シリコンのダイサイズ、および
性能の間に最適なバランスをもたらす高集積度のセグメ
ントされたＰＡＬ型装置である。高集積度非同期プログ
ラマブル論理装置はスイッチマトリックスにより相互接
続された２つまたは３つ以上のプログラマブル論理回路
（ブロック）を有する。一実施例においては、単一の集
積回路に含まれる４つの非同期プログラマブル論理ブロ
ックがスイッチマトリックスにより相互接続されてい
る。このセグメントされた論理構造物が高速性能をもた
らす一方、先行技術の非同期プログラマブル論理装置で
可能であったものよりより高い機能性を維持する。
【００２４】各非同期プログラマブル論理ブロックは複
数の積項と、複数の非同期プログラマブルマクロセルと
を有するプログラマブル論理アレイを含む。各非同期プ
ログラマブル論理マクロセルは予め定められた非同期機
能のための複数の専用制御積項を有する。１つの実施例
においては、この専用の制御積項が非同期プリセット積
項、非同期リセット積項、および個々のクロック信号を
含む。しかしながら、ユーザの融通性をより高めるた
め、各非同期プログラマブル論理マクロセルは複数の同
期クロック信号にもアクセスを有するプログラマブル記
憶素子を含む。このように、各非同期プログラマブル論
理ブロックは同期および非同期双方の動作に適したもの
である。
【００２５】スイッチマトリックスはＰＬＤにおける各
非同期プログラマブル論理ブロックのためのプログラマ
ブルなマルチプレクサのバンクを有する。各バンクにお
けるマルチプレクサへの入力信号は、本件発明の集積回
路を含む集積回路パッケージのピン上の入力信号から選
択される。したがって、スイッチマトリックスは様々な
論理回路への入力手段および帰還手段双方としての役割
を果たす。
【００２６】スイッチマトリックスにおけるマルチプレ
クサの各々がマルチプレクサに入力選択信号を与える構
成アーキテクチャセルを有する。入力選択信号が、マル
チプレクサへの入力線上の信号の１つがマルチプレクサ
を介してマルチプレクサの出力線に至りかつ残りの入力
線上の他の信号が出力線から断線されるようにマルチプ
レクサを構成する。
【００２７】この発明の非同期プログラマブル論理ブロ
ックはスイッチマトリックスを介してのみ互いに連絡す
る。その上、非同期プログラマブル論理ブロックがスイ
ッチマトリックスからのすべての入力信号を受ける。し
たがって、非同期プログラマブル論理ブロックを同じ集
積回路チップ上の独立したプログラマブル論理装置であ
ると考えてもよい。
【００２８】一実施例においては、この発明の各非同期
プログラマブル論理ブロックはプログラマブル論理アレ
イと、プログラマブル論理アロケータと、プログラマブ
ル非同期論理マクロセルと、プログラマブル入力論理マ
クロセルと、プログラマブルＩ／Ｏマクロセルとを含
む。スイッチマトリックスから非同期プログラマブルブ
ロックへの入力線がプログラマブル論理アレイを駆動す
る。論理アロケータは、プログラマブル論理アレイから
の信号がプログラマブル論理装置のユーザにより必要と
される論理マクロセルに分配されるようにプログラム可
能である。
【００２９】一実施例においては、非同期論理マクロセ
ルが論理アロケータからの信号を登録された信号、ラッ
チされた信号、または組合せ信号のいずれかとして構成
する。各非同期論理マクロセルはまた専用非同期リセッ
ト積項および専用非同期プリセット積項を有する。非同
期論理マクロセルからの出力信号がＩ／Ｏマクロセルに
与えられかつスイッチマトリックスにフィードバックさ
れる。Ｉ／Ｏマクロセルは論理マクロセル信号をＩ／Ｏ
ピンに選択的に運ぶ。代替的には、Ｉ／Ｏマクロセルは
出力イネーブル信号を利用して構成されることが可能
で、これによりＩ／Ｏピンがスイッチマトリックスおよ
び入力論理マクロセルの双方に入力信号を与えかつ論理
マクロセルがＩ／Ｏピンから結合を解かれる。
【００３０】論理アロケータは、複数のプログラマブル
ルータ（router）素子を含む。各ルータ素子はプログラ
マブル論理アレイからの選択された数の出力線に接続さ
れる。これら出力線は論理ゲートへの入力線である。論
理ゲートからの出力線がプログラマブルデマルチプレク
サの入力端子を駆動する。プログラマブルデマルチプレ
クサは複数の出力線を有し、その各々がプログラマブル
論理マクロセルの１つの入力線に接続される。入力選択
信号に応答して、プログラマブルデマルチプレクサは入
力線上の信号をそこを介して選択された出力線へ通過さ
せる。したがって、プログラマブル論理アレイからの論
理出力線のいずれも非同期論理マクロセルに対し永久に
接続されることはない。したがって、Ｉ／Ｏピンが入力
ピンとして使用される場合、このピンに関連する非同期
プログラマブル論理マクロセルは埋込レジスタとして使
用されることが可能で、または代替的にはマクロセルが
使用されない場合には、プログラマブル論理アレイから
の信号が、いかなる積項も無駄にならないように他の非
同期論理マクロセルにルート決めされる。Ｉ／Ｏピンか
らの非同期論理マクロセルの結合をはずすことにより、
非同期論理マクロセルは埋込レジスタとして再び構築さ
れ、かつこのような結合をはずすことがユーザの設計の
スケーラビリティをより高い集積度の装置に向けるもの
ではない。スケーラビリティに関するより重要な問題
は、マクロセルの数が増えても、積項アレイのサイズは
比例して増大しないように、マクロセルから積項アレイ
の結合をはずすことである。
【００３１】論理アロケータは、非同期プログラマブル
論理ブロック内のすべての非同期論理マクロセルの間に
可変の分布で積項リソース（resource）を割当てる。こ
うして、論理アロケータは積項アレイから使用されない
非同期論理マクロセルの結合をはずし、かつ１実施例に
おいては速度の犠牲は最小で非同期論理マクロセル当り
１２の積項までを割当てる。
【００３２】この発明の高速スイッチマトリックスは、
スイッチマトリックスを通過するすべての信号に関し固
定の、均一な、予測可能な、かつ径路が独立した時間遅
延を与える。さらに、プログラマブル論理アレイはスイ
ッチマトリックスからの信号のみを受けるので、スイッ
チマトリックスは、論理マクロセル、Ｉ／Ｏマクロセル
およびアレイサイズから積項アレイの結合を効果的には
ずす。
【００３３】非同期プログラマブル論理マクロセルは、
論理アロケータからの予め定められた数の出力線上の信
号により駆動される論理ゲートと、論理ゲートの出力信
号により駆動されるプログラマブル素子とを含む。一実
施例においては、プログラマブル素子はＤ型フリップフ
ロップ、Ｔ型フリップフロップ、透明ラッチ、および組
合せ信号径路の１つとして構成可能である。プログラマ
ブル素子は、プログラマブル素子が記憶素子として構成
される場合に使用するための非同期プリセットおよびリ
セット端子を含む。プログラマブル論理アレイからの専
用積項は非同期プリセット端子に接続されかつもう１つ
の専用積項は非同期リセット端子に接続される。
【００３４】一実施例においては、この発明の非同期プ
ログラマブル論理マクロセルはまた素子が記憶素子とし
て構成された場合に使用するためのプログラマブル素子
への複数のクロック信号の１つを与える手段も含む。好
ましくは、この複数のクロック信号は、各プログラマブ
ル論理マクロセルが異なるクロック信号によりクロック
決めされ得るようなものである。
【００３５】この発明のプログラマブル入力論理マクロ
セルはＤ型フリップフロップおよびラッチのうちの１つ
として構成可能なプログラマブル記憶素子を含む。一実
施例においては、この発明のプログラマブル論理マクロ
セルはまたプログラマブル記憶素子へ複数のクロック信
号のうち１つを与えるための手段を含む。好ましくは、
この複数のクロック信号は、各プログラマブル入力論理
マクロセルが異なるクロック信号によりクロック決めさ
れ得るような信号である。
【００３６】こうして、スイッチマトリックス内のおよ
び各非同期プログラマブル論理ブロック内のプログラマ
ブル相互接続が、スイッチマトリックス、非同期論理マ
クロセルおよびＩ／Ｏピンからの積項アレイの結合を解
くために使用される。このように結合を解くことにより
先行技術のプログラマブル論理装置において可能であっ
たものよりもより高いフレキシビリティが得られ、かつ
この発明のＰＬＤが効率的にかつ迅速にユーザの適用に
沿って構成され得る。さらに、非同期プログラマブル論
理ブロック内での内部リソースの結合を完全に解くこと
は、先行技術のプログラマブル論理装置ファミリーと際
立った対照を示すものである。
【００３７】この発明の一実施例においては、高集積度
の非同期ＰＬＤが同期ＰＬＤのコアから導出される。同
期ＰＬＤのコアはスイッチマトリックスと、各々がプロ
グラマブル論理アレイ、複数のプログラマブル論理マク
ロセル、および複数のプログラマブルＩ／Ｏマクロセル
を含む、複数のプログラマブル論理ブロックとを含む。
同期ＰＬＤのプログラマブル論理ブロック内の複数のプ
ログラマブル論理マクロセルのサブセット、すなわち出
力論理マクロセルがプログラマブル論理ブロックにおけ
る複数のＩ／ＯマクロセルによりＩ／Ｏピンに結合され
る。複数のプログラマブル論理マクロセルにおける残り
のマクロセルは埋込論理マクロセルとしての機能を果た
す。
【００３８】同期ＰＬＤにおいては、複数の論理マクロ
セル、すなわち出力および埋込マクロセルの各々のため
にプログラム論理アレイ内に予め定められた数の積項が
存在する。同期ＰＬＤのコアから形成された非同期ＰＬ
Ｄにおいては、埋込マクロセルは非同期ＰＬＤの入力論
理マクロセルとして構成される。入力論理マクロセルは
プログラム論理アレイからのいかなる積項をも受けない
ので、同期ＰＬＤの埋込論理マクロセルのためのプログ
ラマブルアレイにおける予め定められた数の積項は、非
同期ＰＬＤのプログラマブル論理マクロセルおよび入力
／出力論理マクロセルに対する制御積項を提供すべく構
成される。
【００３９】この発明の一実施例においては、上に述べ
たとおり、スイッチマトリックスと、プログラマブル論
理アレイ、プログラマブル論理マクロセル、およびプロ
グラマブルＩ／Ｏマクロセルを含むプログラマブル論理
ブロックとを有する複数のＰＬＤがファミリー同期およ
び非同期ＰＬＤに分割される。各非同期ＰＬＤはファミ
リーにおける対応する同期ＰＬＤのコアから導出され
る。
【００４０】
【好ましい実施例の詳細な説明】図１１は本件発明に従
う多重アレイプログラマブル論理装置３１０のアーキテ
クチャを示す図である。装置３１０は複数の第１の入力
項（信号）を受けかつ複数の第１出力項（信号）を発生
するための第１のプログラマブルアレイ手段３１１と、
複数の第２入力項を受けかつ複数の第２出力項を発生す
るための第２のプログラマブルアレイ手段３１２とを含
む。
【００４１】第１のプログラマブルアレイ手段３１１
は、シーケンシャルなステートマシン機能のために線３
１３を横切って複数の第１入力項を受け、かつ好ましく
は線３１４を横切って第１クロック入力項を受け、かつ
ユーザによりプログラムされたとおりの第１入力項とク
ロック項とに応答して、線３１５を横切って複数の第１
の積項を発生するＡＮＤアレイ３１６を含む。ＡＮＤア
レイ３１６は、好ましくは、アドバンスト・マイクロ・
デバイシズ（Advanced Micro Devices,Inc）により１９
８８年に出版された「プログラマブルアレイ論理ハンド
ブック」（Programmable Array Handbook ）という名称
の出版物に記載され、かつカリフォルニア州サニーベー
ル（Sunnyvale,California）のアドバンスト・マイクロ
・デバイシズから入手可能なフィールドプログラマブル
ＡＮＤアレイである。もちろん、所望であれば、固定の
ＡＮＤアレイを含むＡＮＤアレイの他の実施例が利用さ
れてもよい。
【００４２】第１のプログラマブルアレイ手段３１１に
おいては、線３１５上の第１の積項がＯＲアレイ３１７
に与えられる。ＯＲアレイ３１７は線３１５上の第１の
積項に応答して、線３１８上に複数の第１の積和項を発
生する。ＯＲアレイは先程述べた「プログラマブルアレ
イ論理ハンドブック」に記載されたような固定のＯＲア
レイまたはプログラマブルＯＲアレイでよい。
【００４３】線３１８上の第１の積和項は第１のプログ
ラマブルアレイ手段３１１のために線３２０上に出力論
理項を発生する複数の出力セル３１９に与えられる。さ
らに、出力セル３１９はＡＮＤアレイ３１６にフィール
ドバックされかつユーザによりプログラムされたとおり
の第１の積項を発生する上で使用される帰還項を線３２
１上に発生し得る。
【００４４】第２のプログラマブルアレイ手段３１２は
第１のプログラマブルアレイ手段３１１と類似するコン
ポーネントからなる。したがって、第２のプログラマブ
ルアレイ手段３１２は固定またはプログラマブルのいず
れかで良いＡＮＤアレイ３２２と、固定またはプログラ
マブルのいずれかのＯＲアレイ３２３と、複数の出力セ
ル３２４とを含む。第２のプログラマブルアレイ手段３
１２はシーケンシャルなステートマシン機能のために、
線３２５上に複数の第２の入力項をかつ好ましくは線３
２６上に１クロック入力項を入力として受ける。第２の
プログラマブルアレイ手段３１２のＡＮＤアレイ３２２
の出力信号は複数の第２の積項３２７を含む。ＯＲアレ
イ３２３の出力信号は線３２８上に複数の第２の積和項
を含む。複数の第２の積和項は出力セル３２４を通りか
つ複数の第２の出力項として線３２９上に与えられる。
出力セル３２４はユーザによりプログラムされたとおり
の線３２７上の第２の積項を発生する上で使用するため
のＡＮＤアレイ３２２へ戻すための線３３０を横切る帰
還項を発生し得る。
【００４５】第１のプログラマブルアレイ手段３１１と
第２のプログラマブルアレイ手段３１２は好ましくは固
定のＯＲアレイを有するプログラマブルＡＮＤアレイ
と、プログラマブルＯＲアレイを有する固定のＡＮＤア
レイと、プログラマブルＯＲアレイを含むプログラマブ
ルＡＮＤアレイまたは従来技術の積和論理設計を容易に
する積和項を発生するための他の構成を含んで個々に構
成され得ることを理解されたい。
【００４６】それぞれ第１および第２のプログラマブル
アレイ手段３１１および３１２のための出力セル３１９
および出力セル３２４は、好ましくは１９８４年９月２
８日出願の「ダイナミックに制御可能な出力論理回路
（DYNAMICALLY CONTROLLABLE OUTPUT LOGIC CIRCUIT ）
という名称の先行技術の米国特許出願連続番号第６５
６，１０９号に記載されたものまたは先程言及した「プ
ログラマブルアレイ論理ハンドブック」に開示される出
力構成のいずれかの出力セルから構成される。
【００４７】装置３１０は線３１３、３１４からの複数
の第１の入力項、線３２０からの複数の第１の出力項、
線３２５、３２６からの複数の第２の入力項、および線
３２９からの複数の第２の出力項の少なくともサブセッ
トを選択的に相互接続するための手段３５０を含む。選
択的相互接続のための手段３５０により、第１のプログ
ラマブルアレイ手段３１１が第２のプログラマブルアレ
イ手段３１２に直列接続されるか、または第１のプログ
ラマブルアレイ手段３１１が第２のプログラマブルアレ
イ手段３１２に並列に接続されるか、または相互接続の
何らかの組合せがなされるように装置３１０が構成され
ることが可能となる。特定的な実施例では入力および出
力項のサブセットを相互接続して、複数の第１の入力
項、複数の第１の出力項、複数の第２の入力項、および
複数の第２の出力項のすべてまたはいずれかの部分が製
造業者により所望されるフレキシビリティを提供するべ
く所望のとおりにルート決めされ得る。
【００４８】図７に示される実施例においては、選択的
相互接続のための手段３５０が線３５２、３５３上の入
力選択信号に応答して、複数の信号から複数の第１の入
力項または複数の第２の入力項として信号の組を選択し
かつ供給するための入力マルチプレクシング手段３５１
（ＭＵＸ Ｉ1 、ＭＵＸ Ｉ2 ）を含む。入力マルチプ
レクシング手段３５１（図７）は入力ピン３５４から供
給される第１の組のクロック信号を含む複数の信号か
ら、線３５８および３５９を横切ってそれぞれ供給され
る線３２０からの複数の第１の出力項と線３２９からの
複数の第２の出力項の少なくともサブセットに応答して
発生する、第１の組の入力／出力ピン３５５からチップ
に外部から供給される第１の組の入力信号、第２の組の
入力／出力ピン３５６から供給される第２の組の入力信
号（これらのＩ／Ｏピンは典型的には装置３１０に類似
するもう１つの装置（図示せず）からの出力信号により
駆動される）と、入力ピン３５７から供給される第２の
組のクロック信号と、出力信号の組とを選択する。
【００４９】好ましい実施例においては線３５２および
３５３上の入力選択信号は線３１５および３２７それぞ
れからの第１および第２の積項の少なくともサブセット
して供給されるかまたは線３１８および３２８それぞれ
からの第１および第２の積和項の少なくともサブセット
として供給されるか、または第１のプログラマブルアレ
イ手段３１１および第２のプログラマブルアレイ手段３
１２により発生される積項および積和項の組合せのいず
れかとして供給される。
【００５０】また、図１１に示されるとおり、入力選択
信号はフィールドプログラマブルでもよいい。こうし
て、図１１はヒューズプログラマブル信号発生器３９１
から入力マルチプレクサＭＵＸ Ｉ2 へ線３９０上を供
給される入力選択信号を示す。ヒューズプログラマブル
信号発生器３９１は線３９０から接地に接続されたヒュ
ーズ３９２と線３９０から電源電圧Ｖccへ接続された抵
抗器３９３とを含む。ヒューズ３９２は先程参照した
「プログラマブルアレイ論理ハンドブック」に記載され
るようなフィールドプログラマブルヒューズである。
【００５１】好ましい実施例における入力マルチプレク
シング手段３５１は線３５２上の入力選択信号に応答し
て線３１３、３１４上に入力信号として供給するための
信号の組を選択するための第１の入力マルチプレクサＭ
ＵＸ Ｉ1 と、線３５３または３９０上の入力選択信号
に応答して線３２５、３２６上の入力項信号として供給
するための信号の組を選択するための、第２の入力マル
チプレクサＭＵＸ Ｉ2 とから成る。例示された実施例
においては、第１の入力マルチプレクサＭＵＸＩ1 と第
２の入力マルチプレクサＭＵＸ Ｉ2 が入力項として選
択および供給のための同じ信号の組をピン３５４、３５
５、３５６および３５７から供給される。第１の入力マ
ルチプレクサＭＵＸ Ｉ1 は線３１３，３１４上に複数
の第１の入力項を供給する。第２の入力マルチプレクサ
ＭＵＸ Ｉ2 は線３２５、３２６上に複数の第２の入力
項を供給する。
【００５２】選択的相互接続のための手段３５０はま
た、線３６１、３６２上の出力選択信号に応答して線３
６３および３６４それぞれ上に、出力信号として線３２
０からの複数の第１の出力項と線３２９からの複数の第
２の出力項の少なくともサブセットから選択された複数
の信号から選択された信号の組を選択しかつ供給するた
めの、出力マルチプレクシング手段３６０を含む。線３
６３、３６４上の出力信号は出力ドライバ３６５、３６
６を介して外部的に集積回路装置３１０からＩ／Ｏピン
３６７、３６８の組へ供給される。
【００５３】線３６１および３６２上の出力選択信号は
線３１５上の積項の第１の組、線３２７上の積項の第２
の組、線３１８上の積和項の第１の組、線３２８上の積
和項の第２の組またはユーザの便宜に会わせて積項と積
和項の組合せから発生させることが可能である。
【００５４】また図１１に示されるとおり、出力選択信
号はヒューズプログラマブルである。こうして、図１１
は線３９６上に出力選択信号を供給するヒューズプログ
ラマブル信号発生器３９５を示す。ヒューズプログラマ
ブル信号発生器３９５は線３９６から接地に接続された
ヒューズ３９７と、線３９６から電源電圧Ｖccへ接続さ
れた抵抗器３９８とを含む。ヒューズ３９６は上に述べ
た「プログラマブルアレイ論理ハンドブック」に記載さ
れたようにプログラマブルである。
【００５５】図１１に示された実施例における出力マル
チプレクシング手段３６０は、第１の出力マルチプレク
サＭＵＸ Ｏ1 と、第２の出力マルチプレクサＭＵＸ
Ｏ2とからなる。第１の出力マルチプレクサＭＵＸ Ｏ
1 は線３６１上の出力選択信号に応答して線３６３上の
出力信号として供給するための信号の組を選択し、かつ
第２の出力マルチプレクサＭＵＸ Ｏ2 は線３６２また
は３９６上の出力選択信号に応答して、線３６４上の出
力信号として供給するための信号の組を選択する。
【００５６】図１１は３５５、３５６、３６７、および
３６８で示されるＩ／Ｏピンの４つの組を示す。Ｉ／Ｏ
ピンのこれら組のそれぞれが線３６３および３６４上に
発生する出力信号の数および所望のＩ／Ｏピン３５５、
３５６から供給される入力信号の数に対応する数のＩ／
Ｏピンを含んでよい。Ｉ／Ｏピンの４つの組すなわち３
５５、３５６、３６７、および３６８は必ずしも排他的
ではない点に留意されたい。たとえば、出力マルチプレ
クサＭＵＸ Ｏ1 からの線３６３を横切る出力信号を受
けるＩ／Ｏピン３６７の組はまた線３５８を横切って入
力マルチプレクサＭＵＸ Ｉ1 およびＭＵＸ Ｉ2 へ入
力信号を与えるべく接続される。こうして、本件発明に
よる装置３１０のためのアーキテクチャがレイアウトさ
れ、Ｉ／Ｏピンのすべてのまたはいくつかのサブセット
が出力信号および／または供給入力信号を受けるべく構
成され得る。
【００５７】さらに、好ましい実施例においては、クロ
ック入力ピン３５４の組およびクロック入力ピン３５７
の組がクロック入力をいくつ含んでもよい。
【００５８】一つの好ましい実施例においては、３５
５、３５６、３６７、および３６８で示されるようなＩ
／Ｏピンの組を提供するために、クロック入力ピン３５
４の第１の組においては２つのクロック入力ピンが、ク
ロック入力ピン３５７の第２の組においては２つのクロ
ック入力ピンが、かつ４０のＩ／Ｏピンが構成されてい
る。
【００５９】こうして、装置３１０が、入力項または出
力項として入手可能な信号と論理項との全体的な相互接
属性を提供することがわかる。これによりユーザは、た
とえば線３２５、３２６上の複数の第２の入力項の少な
くともサブセットとして第２の入力マルチプレクサＭＵ
Ｘ Ｉ2 により選択可能である線３５８を横切る信号の
組の１つとして線３６３からの出力信号を与えることに
より、第１のプログラマブルアレイ手段３１１が第２の
プログラマブルアレイ手段３１２と直列で動作するよう
に装置３１０を構成することができる。もちろん、第２
のプログラマブルアレイ手段３１２は第１のプログラマ
ブルアレイ手段３１１に対するのと同様の態様で接続さ
れてもよい。代替的には、第１のプログラマブルアレイ
手段３１１および第２のプログラマブルアレイ手段３１
２は、たとえば各々が入力ピン３５６の組により供給さ
れる入力信号のようにそれぞれ線３１３、３１４および
３２５、３２６上の入力項として同じ入力信号を受けか
つ各々がＩ／Ｏピン３６７、３６８の組に選択的に供給
されるそれぞれ線３２０および３２９を横切る複数の出
力項を発生するように、並列に接続されてもよい。
【００６０】他の相互接続アーキテクチャの様々な変形
例が、本件発明に従い選択的相互接続のための手段３５
０を利用して製作され得る。たとえば、線３６３からの
出力信号のサブセットが線３５８を横切る第２の入力マ
ルチプレクサＭＵＸ Ｉ2 により選択可能である入力信
号の組の一部として供給されるかもしれない。したがっ
て、第２のプログラマブル論理アレイ手段３１２により
発生された論理項の一部が第１のプログラマブル論理ア
レイ手段３１１および第２のプログラマブル論理アレイ
手段３１２の直列接続に応答して発生されると考えら
れ、かつ第２のプログラマブルアレイ手段３１２により
発生させられる論理項の他のものが第１のプログラマブ
ルアレイ手段３１１により発生させられる論理項に対し
並列にまたはこれから独立して発生されると考えられ
る。この実施例においては、たとえば第１のプログラマ
ブルアレイ手段３１１から出力項を受けるＩ／Ｏピン３
６７が第２のプログラマブルアレイ手段３１２からの出
力信号を供給するＩ／Ｏピン３６８よりも少ない数のピ
ンを含むかもしれない。おわかりのとおり、本件発明の
融通性は極めて価値の高いものである。
【００６１】本件発明に従うカスタム化可能論理装置３
１０の別の好ましい実施例が親の米国特許第４，７４
２，２５２号（米国特許第４，７４２，２５２号の第２
図）に議論されかつここに引用により援用される。
【００６２】図８において、４つのプログラマブル論理
象限（セル）１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ
を有する集積回路チップとプログラマブルスイッチマト
リックス１０１を含む集積回路パッケージが概念的に示
される。各論理象限１００Ａ，１００Ｂ，１００Ｃ，１
００Ｄはプログラマブル論理回路１０６Ａ，１０６Ｂ，
１０６Ｃ，１０６Ｄと、各論理回路毎に１０５Ａ，１０
５Ｂ，１０５Ｃ1 ，１０５Ｃ2 ，１０５Ｄ1 ，１０５Ｄ
2 を集積回路のパッケージピンに結合するための手段と
を含む。したがって、この実施例においては、図５に示
すとおり、入力信号および帰還信号、プログラムスイッ
チマトリックス１０１（図８）とを多数のプログラマブ
ル論理回路と結合するための手段が設けられている。
【００６３】特定的には、第１の選択されたグループの
集積回路パッケージピン１０２Ａはスイッチマトリック
スへ第１の結合手段１１１により結合される専用入力ピ
ン１０２である。結合手段１１１は入力ピン１０２Ａか
らスイッチマトリックス１０１へのプログラム可能な組
合せおよび登録され／ラッチされる（登録される）回路
径路を有する。第２の選択されたグループのパッケージ
ピン１０３Ａ、１０３Ｂ、１０３Ｃが両指向性Ｉ／Ｏピ
ン１０３であって、これらは第２の結合手段１０５Ａ，
１０５Ｂ，１０５Ｃ1 ，１０５Ｃ2 ，１０５Ｄ1 ，１０
５Ｄ2 により４つのプログラマブル論理回路１０６Ａ，
１０６Ｂ，１０６Ｃ，１０６Ｄに結合される。第２の結
合手段の各々が、Ｉ／Ｏピン１０３が論理象限に入力信
号を与えるかまたは論理象限から出力信号を受けるかの
いずれかであるようにプログラマブルである。
【００６４】各結合手段１０５は、組合せ入力径路また
は登録された／ラッチされた入力径路のいずれかがパッ
ケージピンと論理象限との間に成立し得るようなプログ
ラマブル回路を有する。組合せ入力径路は入力信号を論
理象限の入力線に通過させ、かつ登録された／ラッチさ
れた入力径路は入力信号をプログラマブル記憶素子の入
力端子へ通過させ、かつプログラマブル記憶素子は続い
て信号を論理象限の入力線に通過させる。同様に、各結
合手段１０５は論理回路からの選択出力線が組合せ出力
径路または登録された／ラッチされた出力径路のいずれ
かによってＩ／Ｏピンに結合されるようにプログラマブ
ル回路を含む。集積回路パッケージピンの第３のグルー
プ１０４Ａ、１０４Ｂはグローバルクロック入力ピンで
ある。グローバルクロック入力ピンは結合手段１０５、
１１１に対して同期クロック信号を与える。
【００６５】４つの論理回路１０６Ａ、１０６Ｂ、１０
６Ｃ、１０６Ｄの各々はたとえばＰＬＡ回路、ＰＡＬ回
路、ＮＡＮＤ．ＮＡＮＤ回路、またはＮＯＲ．ＮＯＲ回
路で良い。一実施例においては、回路１０６Ａ、１０６
Ｂ，１０６Ｃ、１０６ＤはプログラマブルＡＮＤ／ＯＲ
論理アレイベースのＰＡＬ回路である。各プログラマブ
ルＡＮＤ／ＯＲアレイベースの回路は、論理フレキシビ
リティに関して３，２００（８０×４０）のプログラマ
ブルＥ2 セルを提供する。各象限が、８０の積項を駆動
する２０の入力線を有する。積項のうち７６が論理機能
に使われかつ残りの４つが制御機能に使用されるが、こ
れに関しては１９９０年１０月１６日付でオム アグラ
ワル氏他に発行された「プログラマブルスイッチマトリ
ックスにより相互接続されるフレキシブル、プログラマ
ブルセルアレイ」という名称の米国特許第４，９６３，
７６８号に、より完全に記載されており、これについて
はその全文をここに引用により援用する。このセグメン
トされた構造は入力線の数に比例してアレイを増大せず
に、広範な入力デコーディング、マルチプレクシングお
よびデマルチプレクシング能力という伝統的ＰＡＬの利
点を維持している。さらに、アレイのサイズおよびカッ
プリング手段が本件発明のプログラマブル論理装置が機
能性と、シリコンダイサイズと、性能との最適バランス
を達成するように選択されている。
【００６６】この発明のプログラマブル論理装置のセグ
メントされた構造および性能はスイッチマトリックス１
０１によりさらに強化される。スイッチマトリックス１
０１は論理回路１０６Ａ，１０６Ｂ，１０６Ｃ，および
１０６Ｄの各々に接続されかつ手段１１１により専用入
力ピン１０２Ａに結合される。以下により完全に記載す
るスイッチマトリックス１０１は選択的に入力信号を論
理回路１０６Ａ−１０６Ｄに与えかつ選択的に信号を論
理回路にフィードバックするために論理回路１０６Ａ−
１０６Ｄの間で信号を選択的に転送するための高速プロ
グラマブル手段を提供する。したがって、スイッチマト
リックス１０１（図１２）は入力マルチプレクサＩ1 、
Ｉ2 （図１１）と類似する機能を達成する。効果的に
は、この発明のプログラマブル論理装置はスイッチマト
リックス１０１により相互接続された４つのプログラマ
ブル論理装置のアレイである。
【００６７】この発明はプログラマブルＡＮＤ／ＯＲア
レイという観点で記載されているが、このプログラマブ
ルＡＮＤ／ＯＲアレイは好ましい実施例においてはここ
で記載するプログラマブルＡＮＤ／ＯＲアレイと機能的
に等価なＮＯＲ．ＮＯＲアレイとして実現化される。以
下により完全に議論するが、論理回路１０６Ａもまた、
たとえばプログラマブルＯＲアレイ／固定ＡＮＤアレ
イ、ＰＬＡ（プログラマブルＡＮＤアレイおよびプログ
ラマブルＯＲアレイ）、ＮＯＲ．ＮＯＲアレイ、または
ＮＡＮＤ．ＮＡＮＤアレイでもよい。したがって、プロ
グラマブルＡＮＤ／ＯＲ論理アレイを使用することは単
に例示目的のものであり、発明の範囲を限定しようとす
る意図からではない。
【００６８】先程の実施例においては、プログラマブル
論理象限１００Ａ、１００Ｂ、１００Ｃ、および１００
Ｄは対角線から見て対称であった。すなわち象限１００
Ａおよび１００Ｃが同じで、かつ象限１００Ｂおよび１
００Ｄが同じであった。各プログラマブル論理象限１０
０Ａ−１００Ｄはプログラマブルアレイ１０６、埋込セ
ル、出力セル、入力セル、帰還セル、およびスイッチマ
トリックスセルを含んでいた。たとえば米国特許第４，
９６３，７６８号の図７のＡとＢおよび図８のＡとＢを
参照されたい。
【００６９】このアーキテクチャは先行技術のプログラ
マブル論理装置構造物に比べてかなりのフレキシビリテ
ィと、高速性能と、良好なシリコンダイ効率とをもたら
す。先行技術の装置に比べて上記の実施例がかなりの有
利点をもたらすが、上の実施例にあるような単に対角線
に対して対称である象限よりも対称なプログラマブル論
理ブロックを利用することによりシリコンダイ効率、速
度およびフレキシビリティはより強化される。以下に述
べる実施例では、積項フレキシビリティはさらに強化さ
れている。
【００７０】一実施例において、電気的にプログラム可
能な論理装置４００（図１３）はアレイに配列された複
数の同じプログラマブル論理ブロック４０２を含む。プ
ログラマブル論理ブロック４０２はプログラムスイッチ
マトリックス４０１を介して相互接続されている。プロ
グラマブル論理ブロック４０２はスイッチマトリックス
４０１を介してのみ互いに連絡する。その上、プログラ
マブル論理ブロック４０２はスイッチマトリックス４０
１からの入力信号のすべてを受ける。したがって、プロ
グラマブル論理ブロック４０２を同じ集積回路チップ上
にある独立したプログラマブル論理装置と考えてもよ
い。
【００７１】各プログラマブル論理ブロック４０２はス
イッチマトリックス４０１を介して複数の入力／出力
（Ｉ／Ｏ）ピン４０３からの第１の複数の入力信号を受
け得る。以下により完全に述べるが、入力信号はブロッ
ク４０２を介してスイッチマトリックス４０１へ至る。
専用入力ピン４０４が他の複数の入力信号をスイッチマ
トリックス４０１に与える。論理ブロック４０２のいず
れかにより処理された入力信号はスイッチマトリックス
４０１からの入力線４２６上で受けられる信号である。
各プログラマブル論理ブロック４０２もまたＩ／Ｏピン
４０３のための第１の複数の出力信号を与える。
【００７２】プログラマブル論理ブロック４０２の各々
が、たとえばＰＬＡ回路、ＰＡＬ回路、プログラマブル
ＮＡＮＤ．ＮＡＮＤ回路、またはプログラマブルＮＯ
Ｒ．ＮＯＲ回路を含んで良い。一実施例において、各プ
ログラマブル論理ブロック４０２はプログラマブルＡＮ
Ｄ／ＯＲ論理アレイベースのＰＡＬ回路を含む。各プロ
グラマブル論理ブロック４０２はスイッチマトリックス
４０１からの同じ固定した数の入力線を有しこれらが８
０の積項のオーダでドライブする。
【００７３】上に述べた他の実施例と同様このセグメン
トされた構造は、入力線の数に比例してアレイを増大す
ることなく、広範な入力デコーディング、マルチプレク
シング、およびデマルチプレクシング能力等の伝統的な
ＰＡＬ回路の利点を保持している。さらに、アレイのサ
イズおよびスイッチマトリックス４０１は、本件発明の
プログラマブル論理装置４００が機能性、シリコンダイ
サイズ、および性能、特に速度性能の最適バランスを達
成するように選択されている。
【００７４】この発明のある重要な局面は、スイッチマ
トリックス４０１から各プログラム論理ブロック４０２
への入力線の固定した数である。以下により完璧に述べ
るが、この特徴が入力／出力能力が増大するにつれての
装置の速度性能を維持しかつこの特徴によりプログラマ
ブル論理装置４００のファミリーにおいて他の装置へデ
ザインを組込もうとする設計者の能力が高められる。
【００７５】先行技術の装置は典型的にはプログラマブ
ル論理アレイに対しプログラマブル論理ブロック内の論
理マクロセル当り１つの入力線を与えかつ各専用入力ピ
ンに対しプログラマブル論理アレイには１入力ピンが与
えられる。プログラマブル論理アレイに対する各入力線
は典型的にはアレイ内で２つの線を駆動する。したがっ
て、これらの先行技術の装置においては、物理的なピン
の数が増えればマクロセルの数が増えかつ結果としてプ
ログラマブル論理アレイへの入力線の数が増える。入力
線の数が増えれば、プログラマブル論理アレイのサイズ
が増大する。アレイのサイズが大きくなれば速度性能お
よびアレイの利用性は劣ったものとなる。また、プログ
ラマブル論理アレイのサイズを増大させることで強化さ
れた入力／出力能力で他の装置にデザインを組込むこと
も制限されてくる。
【００７６】この発明の一実施例におけるもう１つの重
要な局面は、プログラマブル論理装置４００の完全な対
称性である。装置４００におけるプログラマブル論理ブ
ロック４０２の各々は同じである。その上、プログラマ
ブル論理装置４００内のプログラマブル論理ブロック４
０２は好ましくはスイッチマトリックス４０１の回りに
対称に配列される（図１３）。この対称性によりシリコ
ンチップの設計者によるシリコンダイの開発およびシス
テム設計者による本件発明のＰＬＤを使用したシステム
設計が簡単になる。また、本来的に対称でなければ、Ｐ
ＬＤのソフトウエアツールの開発もより困難となる。
【００７７】スイッチマトリックス４０１は各プログラ
マブル論理ブロック４０２のための入力線を選択するた
めの手段を与える。スイッチマトリックス４０２はブロ
ックからブロックへの信号、専用入力ピンから１つのブ
ロックまたは複数のブロックへの信号およびブロックか
らそのブロックへ戻る信号をルート決めすることができ
る。このスイッチマトリックスを介する信号の転送は大
変迅速でありかつ各プログラマブル論理ブロックのため
のスイッチマトリックスを介する信号径路のフレキシビ
リティが装置の各プログラマブル論理ブロックへの入力
信号の数々の組合せをもたらすが、これについては以下
により詳細に述べることとする。また、スイッチマトリ
ックス４０１は、スイッチマトリックス４０１を介して
ルート決めされた信号のための固定の、径路独立の、均
一の、予測可能なかつ決定論的な時間遅延を提供する。
【００７８】一実施例においては、スイッチマトリック
ス４０１はプログラマブルマルチプレクサを使用して実
現化される。以下により詳細に述べるが、スイッチマト
リックス４０１の様々な構成がプログラマブルマルチプ
レクサを利用して実現可能である。マルチプレクサの数
および各マルチプレクサのサイズはダイのサイズと、シ
リコンの利用度と、速度性能との兼合いである。より好
ましい実施例が以下に述べられかつこの議論の観点から
他の実施例が当業者にとり明らかになるであろう。
【００７９】図１４により詳細に示されるとおり、各プ
ログラマブル論理ブロック４０２がたとえば積項アレイ
４１０、論理アロケータ４１１、プログラマブル論理マ
クロセル４１２、およびＩ／Ｏマクロセル４１３等のプ
ログラマブル論理アレイを含む。積項アレイ４１０はス
イッチマトリックス４０１によってのみ与えられる信号
を利用して基本的な論理を発生する。
【００８０】プログラマブル論理アレイ４１０がプログ
ラマブルＡＮＤ／ＯＲアレイの観点から記載されるが、
プログラマブルＡＮＤ／ＯＲ論理アレイはここに記載さ
れたプログラマブルＡＮＤ／ＯＲアレイと機能的に等価
であるＮＯＲ．ＮＯＲアレイとして好ましい実施例にお
いて実現される。以下により詳細に述べるが、積項アレ
イ４１０もまたプログラマブルＯＲアレイ／固定ＡＮＤ
アレイ、ＰＬＡ（プログラマブルＡＮＤアレイおよびプ
ログラマブルＯＲアレイ）、ＮＯＲ．ＮＯＲアレイ、ま
たはＮＡＮＤ．ＮＡＮＤアレイ等で良い。したがって、
プログラマブルＡＮＤ／ＯＲ論理アレイの使用は例示目
的のみのものでありかつ発明の範囲を制限するものとし
ては意図されない。
【００８１】論理アロケータ４１１は、アレイ４１０か
らの積項が装置４００のユーザにより要求されるとおり
論理マクロセル４１２に分配されるようにプログラマブ
ルである。論理マクロセル４１２は以下により詳細に述
べるが論理アロケータ４１１からの信号を構成する。各
論理マクロセルはプログラマブル記憶素子を含む。
【００８２】論理マクロセル４１２からの出力信号がＩ
／Ｏマクロセル４１３に与えられかつ線４２７を越えて
スイッチマトリックス４０１にフィードバックされる。
出力信号を発生するために使用され得る各論理マクロセ
ルはＩ／Ｏマクロセルに結合される。Ｉ／Ｏマクロセル
４１３はマクロセル４１３からＩ／Ｏピン４０３へ出力
信号を選択的に伝達する。代替的には、Ｉ／Ｏマクロセ
ル４１３は線４２８越しにＩ／Ｏピン４０３からスイッ
チマトリックス４０１へ入力信号を与える。Ｉ／Ｏセル
が入力ピンとしてのＩ／Ｏピンを構成するために使用さ
れるならば、そのＩ／Ｏセルに関連する論理マクロセル
が埋込論理マクロセルとして機能を果たし得る。したが
って、以下により詳細に述べるが、プログラマブル論理
装置４００のアーキテクチャは装置内のすべてのリソー
スを効率的に利用するために設計されている。
【００８３】各プログラマブル論理ブロック４０２はさ
らにある実施例においては非同期リセット積項および非
同期プリセット積項を含む。これら積項はプログラマブ
ル論理ブロック４０２内のすべてのフリップフロップを
初期化するために使用される。加えて、一実施例におい
ては、各プログラマブル論理ブロック４０２はブロック
内の８つのＩ／Ｏマクロセル毎に２つの出力イネーブル
積項を含む。もう１つの実施例においては、各プログラ
マブル論理ブロック４０２がブロック内の６つのＩ／Ｏ
マクロセル毎に２つの出力イネーブル積項を含む。各プ
ログラマブル論理ブロック４０２においては、Ｉ／Ｏマ
クロセル４１３がバンクに分けられ、各バンクがこの実
施例においては８つまたは６つのＩ／Ｏマクロセルを含
む。Ｉ／Ｏマクロセル４１３の各バンクは出力イネーブ
ル積項の２つを受ける。
【００８４】こうして、この実施例においては各プログ
ラマブル論理ブロック４０２はブロック４０２における
すべてのマクロセルに制御機能を与える積項アレイ４１
０において複数の積項を有する。逆に、ほとんどの先行
技術のＥＰＬＤは各マクロセルに関連する複数の制御積
項を有していた。多くの同期登録された適用において
は、先行技術の複数の制御積項が完全に利用されていな
かった。したがって、マクロセル当り複数の制御積項を
有する先行技術の装置は典型的には大変非効率的であっ
た。結果として、先行技術の装置の台サイズおよびコス
トは必要以上に大きくなっていた。逆に、この発明の制
御積項は先行技術の装置で典型的に実現化されるものと
等価な機能性をもたらす一方装置内のリソースの非効率
的な利用を排除している。
【００８５】以下により詳細に述べるが、各プログラマ
ブル論理ブロック４０２内のプログラマブル相互接続は
スイッチマトリックス４０１，マクロセル４１２，４１
３およびＩ／Ｏピン４０３から積項アレイ４１０の結合
を解く（decouple）ために使用される。この結合を解く
ことで先行技術のプログラマブル論理装置において入手
可能であったものよりもより大きなフレキシビリティが
もたらされかつ装置４００は効率的かつ迅速にユーザの
適用に沿った構成がなされ得る。このアーキテクチャの
もう１つの重要な利点は、スイッチマトリックス４０１
がスイッチマトリックス４０１を通るすべての信号に対
して固定の、径路独立の均一な予測可能なかつ決定論的
な時間遅延を提供する点である。したがって、多くの場
合、設計の性能は設計に関係なくかつ設計が始められる
前にでさえすでにわかることになる。
【００８６】加えて、スイッチマトリックス４０１は最
適化されたグローバル接属性および高度なシリコン効率
を可能にする。この実施例においては、１つのプログラ
マブル論理ブロックを他のプログラマブル論理ブロック
に接続するためのスイッチマトリックス４０１を介する
時間遅延は約１ないし２ナノ秒の範囲にある。しかしな
がら、この遅延時間は技術に依存しかつ新規な最新技術
を使用して実現化されるスイッチマトリックスにおいて
はその時間遅延はより小さいはずである。逆に、先行技
術の集中プログラマブル相互接続アレイベースのアーキ
テクチャではブロック相互の遅延時間は１３ないし１６
ナノ秒の範囲であった。この発明のスイッチマトリック
ス４０１の高い内部速度により、プログラマブル論理ブ
ロックが通常の出力バッファの遅延を伴わずに他のプロ
グラマブル論理ブロックと連絡することが可能になる。
【００８７】プログラマブル論理ブロック４０２内の内
部リソースの結合をはずすことは、先行技術のプログラ
マブル論理装置ファミリーに対して際立った対照を見せ
る。歴史的には、最も一般的な同期プログラマブル論理
装置ファミリーの２つが工業基準低複雑性１６Ｒ８／１
６Ｖ８アーキテクチャプログラマブル論理装置と、中位
複雑度２２Ｖ１０アーキテクチャプログラマブル論理装
置であった。これら装置のアーキテクチャの各々がプロ
グラマブルＡＮＤ−ＯＲアレイを含んでいる。これら３
つの工業基準の同期プログラマブル論理装置、すなわち
１６Ｒ８，１６Ｖ８および２２Ｖ１０装置においては、
ＡＮＤ−ＯＲアレイがマクロセルと強力に結合されてい
る、すなわちマクロセルの各々と関連する積項がその特
定のマクロセルにのみ属している。マクロセルもまたＩ
／Ｏピンと強固に結合されている。Ｉ／Ｏピンが入力ピ
ンとして使用されるならば、そこでＩ／Ｏピンと関連す
るレジスタが失われる。これらの装置は埋込レジスタ等
の記憶素子を動作する能力を与えない。また、Ｉ／Ｏピ
ンの各々のための専用の出力イネーブル積項が積項アレ
イの非効率的な利用につながる。現存する同期プログラ
マブル論理装置の主な欠点は（ｉ）マクロセルがＡＮＤ
／ＯＲアレイおよびＩ／Ｏピンと完全に結合されている
こと、（ｉｉ）積項とマクロセルとの静的割当、（ｉｉ
ｉ）マクロセル内にカウンタを構築するためのＴ型フリ
ップフロップが存在していないこと、（ｉｖ）フレキシ
ブルなクロックソースの選択を欠くこと、（ｖ）個々の
出力イネーブル積項が各Ｉ／Ｏピンに対して専用である
こと、（ｖｉ）Ｉ／Ｏピンの数が限られていること、か
つ（ｖｉｉ）マクロセルの数が限られていることであ
る。
【００８８】その上、マクロセルをプログラマブルアレ
イと、積項の、固定したかつ静的な割当を有する論理お
よび制御機能のためのＩ／Ｏピンとに完全に結合するこ
とでシリコンの効率が劣りかつ速度が劣化することにな
る。また、アーキテクチャを高集積度の構造物内に組込
むことが極めて困難となる。特に、Ｉ／Ｏピンとマクロ
セルの数が増えた先行技術の装置は、典型的に劣った速
度性能を有しかつそのアーキテクチャは高集積度にはな
じまない、というのも上に述べたとおり、積項アレイが
マクロセルの数の増大に伴ってより拡大されるからであ
る。
【００８９】逆に、本実施例のプログラマブル論理ブロ
ック４０２（図１０）は単純な高性能でしかもフレキシ
ブルで密度が高くかつスケーラブルなアーキテクチャを
もたらす。プログラマブル論理ブロック４０２は上に述
べたような一般的な工業基準のプログラマブル論理装置
の最良の特徴、たとえば単一のプログラマブル論理アレ
イとマクロセル構造物のアーキテクチャから見た単純性
といったものに加えて、固定の高速で予測可能な遅延を
伴う結合を解かれた素子および最適化されたグローバル
な接続性をも備える。プログラマブル論理ブロック４０
２は先行技術の装置による劣ったシリコンの効率の問題
を除去する。
【００９０】一実施例においては、本件発明のプログラ
マブル論理装置４００は０．８ミクロンのダブルメタ
ル、電気的に消去可能なＣＭＯＳ技術により実現化され
る。さらに、この技術に関しては、装置４００は５０Ｍ
ｈｚの外部システムクロックで最悪の場合でもピン対ピ
ン信号伝搬遅延時間が約１５ナノ秒である。しかしなが
ら、この新規の技術をもって、この発明のアーキテクチ
ャがさらに速度性能を向上させることが予測される、た
とえば６６−８０メガヘルツの範囲の外部システムクロ
ックをもって１２ナノ秒の伝搬遅延時間およびできれば
それよりも速くである。さらに、この発明の原則に従え
ば、出力および埋込双方の論理マクロセルがスイッチマ
トリックスおよび論理アロケータにより積項アレイから
結合を解かれる。マクロセルの数が増えても、積項アレ
イは比例的な影響を受けない。したがって、先行技術の
装置と違い、この発明の積項アレイはマクロセルの集積
度が高まっても速度性能が劣化しない。
【００９１】実際、論理マクロセル集積度が向上して
も、ピン対ピン信号伝搬遅延時間はおおよそ一定にとど
まる、というのもスイッチマトリックスが固定の知られ
た遅延を提供し、かつ積項アレイの大きさが維持される
からである。
【００９２】したがって、この発明の一装置によって実
現される設計はより多くのマクロセル能力を有する装置
にも簡単に組込まれる。以下により詳細に述べるが、こ
のアーキテクチャでは、もはや装置の速度をマクロセル
の密度と天秤にかける必要がない。
【００９３】プログラマブルスイッチ相互接続マトリッ
クス４０１を有する対称プログラマブル論理装置４００
は、この実施例においては、さらに２つのファミリーに
分割される。第１のファミリー４００Ａ（表１）はそれ
ぞれ３２、４８、および６４の論理マクロセルを有する
４４、６８、および８４のピン装置を含む。高いピン対
論理比を有するこのファミリーはＩ／Ｏの集中的適用を
処理することを目的とする。
【００９４】逆に、高い論理対ピン比を有する第２のフ
ァミリー４００Ｂ（表１）は論理集中適用を処理するこ
とを目的とする。第２のファミリーは同じパッケージに
おける第１のファミリーの論理能力の２倍のものを与え
る。２つのファミリーを使用することでアップまたはダ
ウンの設計を難なく組合せるための便利な方法が提供さ
れる。ファミリーのＩ／Ｏおよび論理集中性がシステム
設計者に、より広いオプションを与え、それにより設計
者が適切な装置に設計を適合させることが可能になる。
【００９５】各ファミリーのいくつかの実施例に関する
特徴が表１に示される。
【００９６】
【表１】 表１の「ピン」の欄はプログラマブル論理装置４００を
含むパッケージのためのピンの合計数である。「Ｍａｘ
入力」と「Ｍａｘ出力」の欄は入力信号と出力信号それ
ぞれに対して利用可能なピンの合計数に相当する。この
実施例においては、装置の各々が６または８の専用入力
ピンを有する。さらに以下に述べるとおり、ＰＬＤ１１
０および２１０においては専用入力ピンのうち２つがク
ロックソースまたは入力ソースのいずれかとして機能を
果たすことは可能で、かつＰＬＤ１２０、１３０、２２
０および２３０においては専用入力ピンのうち４つがク
ロックソースまたは入力ソースとしての機能を果たすこ
とが可能である。「ＭａｘＦ／Ｆｓ」の欄はＰＬＤにお
けるフリップフロップの最大数を表わしかつ以下により
詳細に述べるとおり、この実施例においては双方のファ
ミリーにおける各論理マクロセルが１つのプログラマブ
ル記憶素子を含む。
【００９７】図１５、図１６，図１７，図１８および図
１９は本件発明の原則に従う、プログラマブル論理装置
１１０、１２０、および１３０のそれぞれ第１のファミ
リー４００Ａを示すブロック図である。（図において、
参照数字に「Ａ１」があるコンポーネントは装置１１０
のコンポーネントであり、参照数字に「Ａ２」があるも
のは装置１２０のコンポーネントであり、かつ「Ａ３」
は装置１３０のコンポーネントである）図１５は３２の
Ｉ／Ｏピン４０３Ａ１−１ないし４０３Ａ１−３２と、
６つの専用直接入力ピン４０４Ａ１−１ないし４０４Ａ
１−６を有する４４ピン装置１１０を示す。先程も述べ
たとおり、プログラマブル論理ブロック４０２Ａ１−
１、４０３Ａ１−２の各々は同じでありかつ各々がプロ
グラマブル積項アレイ、好ましくは４４×７０積項アレ
イ４１０Ａ１−１で４１０Ａ１−２と、プログラマブル
論理アロケータ４１１Ａ１−１、４１１Ａ１−２、１６
プログラマブル論理マクロセル４１２Ａ１−１、４１２
Ａ１−２、および１６プログラマブルＩ／Ｏマクロセル
４１３Ａ１−１、４１３Ａ１−２を含む。図１５、図１
６，図１７および１８においては、積項アレイ４１０Ａ
および論理アロケータ４１１Ａは組合されて単一のボッ
クス４１０Ａ−４１１Ａにより表わされている点に留意
されたい。
【００９８】図面において、その線を通るスラッシュを
有する線および数ＮはそれがＮ本の線を表わす線を示す
ために使用される。したがって、スイッチマトリックス
４０１Ａ１は２２の入力信号を与えて、２２の入力線４
２６Ａ１−１にわたる積項アレイ４１０Ａ１−１を作り
出す。同様に、論理マクロセル４１２Ａ１−１は帰還信
号を１６本の線４２７Ａ１−１にわたってスイッチマト
リックス４０１Ａ１をに与えかつＩ／Ｏマクロセル４１
３Ａ１−１はＩ／Ｏピン帰還信号を１６本の線４２８Ａ
１−１にわたってスイッチマトリックス４０１Ａ１に与
える。他方のブロック４０２Ａ−２も同様に構成されて
いる。
【００９９】図１５において、２つの専用入力ピン４０
４Ａ１−３、４０４Ａ１−６は専用入力ピンであるか、
専用クロックピンであるか、またはクロック／入力ピン
であるかのいずれかである。ピン４０４Ａ１−３、４０
４Ａ１−６はスイッチマトリックス４０１Ａ１および論
理マクロセル４１２Ａ１に結合される。
【０１００】本件発明のすべてのＰＬＤに関してこれ以
後はクロック信号を与えるいかなるピンもラッチイネー
ブル信号を与え得る。ピン上の実際の信号は、以下によ
り詳細に述べるが、論理マクロセル内のプログラマブル
記憶素子の構成によって決定される。したがって、たと
えば「ＣＬＫ０」といった参照符号は実際には「ＣＬＫ
０／ＬＥ０」であるが、多くの場合簡素化の目的で「Ｃ
ＫＬ０」という名称のみが示される。ここでは、「／」
が多重機能能力を示すために使用される。「ＣＬＫ０」
といった名称付けは専用入力ピンの動作を制限するべく
意図されるものではない。この開示の観点から、論理マ
クロセルにおけるプログラマブル記憶素子の適正な機能
のための各専用入力ピン上に必要とされる動作信号が当
業者にとり明らかになるであろう。
【０１０１】図１６および図１７は図１５に類似する
が、この実施例においてはプログラマブル論理装置１２
０が４つの同じプログラマブル論理ブロック４０２Ａ２
を有しかつ８つの専用入力ピンを有し、そのうち４つが
専用クロック信号入力ピン、専用直接入力ピン、または
専用クロック／入力ピンのいずれかとして使用され得
る。
【０１０２】特定的には、図１６および図１７は４８の
Ｉ／Ｏピン４０３Ａ２−１ないし４０３Ａ２−４８と、
８つの専用直接入力ピン４０４Ａ２−１ないし４−４Ａ
２−８を有する６８ピン装置１２０を示す。上に述べた
とおり、プログラマブル論理ブロック４０２Ａ２−１な
いし４０２Ａ２−４の各々は同じでありかつそれぞれプ
ログラマブル積項アレイ、好ましくは５２×５４積項ア
レイ４１０Ａ２−１ないし４１０Ａ２−４、プログラマ
ブル論理アロケータ４１１Ａ２−１ないし４１１Ａ２−
４、１２のプログラマブル論理マクロセル４１２Ａ２−
１ないし４１２Ａ２−４と、１２のプログラマブルＩ／
Ｏマクロセル４１３Ａ２−１ないし４１３Ａ２−４とを
含む。
【０１０３】スイッチマトリックス４０１の第２の実施
例４０１Ａ２は２６の入力線４２６Ａ２−１にわたって
積項アレイ４１０Ａ２−１に対し２６の入力信号を与え
る。同様に、論理マクロセル４１２Ａ２−１は１２の線
４２７Ａ２−１にわたってスイッチマトリックス４０１
Ａ２に対し帰還信号を与えかつＩ／Ｏマクロセル４１３
Ａ２−１は１２の線４２８Ａ２−１にわたってスイッチ
マトリックス４０１Ａ２に対しＩ／Ｏピン帰還信号を与
える。ＰＬＤ１２０における他のブロックは同様に構成
されている。図１６および図１７においては、４つの専
用入力ピン４０４Ａ２−３、４０４Ａ２−４、４０４Ａ
２−７および４０４Ａ２−８が、専用入力ピン、専用ク
ロックピン、またはクロック／入力ピンのいずれかとし
て使用される。ピン４０４Ａ２−３、４０４Ａ２−４、
４０４Ａ２−７および４０４Ａ２−８はスイッチマトリ
ックス４０１Ａ２および論理マクロセル４１２Ａ２に結
合される。
【０１０４】図１８と図１９は図１６と図１７と同様で
あるが、この実施例においては、プログラマブル論理装
置１３０は４つの同じプログラマブル論理ブロック４０
２Ａ３を含みかつ６つの専用入力ピンを有し、そのうち
４つが専用クロック信号入力ピン、専用直接入力ピン、
またはクロック／入力ピンのいずれかとして使用され
る。
【０１０５】特定的には、図１８および図１９は６４の
Ｉ／Ｏピン４０３Ａ３−１ないし４０３Ａ３−６４と、
６つの専用直接入力ピン４０４Ａ３−１ないし４０４Ａ
３−６とを有する８４ピン装置１３０を示す。先程も述
べたとおり、プログラマブル論理ブロック４０２Ａ３−
１ないし４０２Ａ３−４の各々が同じでありかつそれぞ
れプログラマブル積項アレイ、好ましくは５２×７０積
項アレイ４１０Ａ３−１ないし４１０Ａ３−４と、プロ
グラマブル論理アロケータ４１１Ａ３−１ないし４１１
Ａ３−４と、１６のプログラマブル論理マクロセル４１
２Ａ３−１ないし４１２Ａ３−４と、１６のプログラマ
ブルＩ／Ｏマクロセル４１３Ａ３−１ないし４１３Ａ３
−４とを含む。
【０１０６】スイッチマトリックス４０１の第３の実施
例４０１Ａ３は２６の入力線４２６Ａ３−１にわたって
積項アレイ４１０Ａ３−１に対し２６の入力信号を与え
る。同様に、論理マクロセル４１３Ａ３−１は１６の線
４２７Ａ３−１にわたってスイッチマトリックス４０１
Ａ３に対し帰還信号を与えかつＩ／Ｏマクロセル４１３
Ａ３−１は１６の線４２８Ａ３−１にわたってスイッチ
マトリックス４０１Ａ３に対しＩ／Ｏピン帰還信号を与
える。他のプログラマブル論理ブロックの各々が同様に
構成されている。
【０１０７】４つの専用入力ピン４０４Ａ３−２、４０
４Ａ３−３、４０４Ａ３−５および４０４Ａ３−６は専
用入力ピン、専用クロックピン、またはクロック／入力
ピンのいずれかである。ピン４０４Ａ３−２、４０４Ａ
３−３、４０４Ａ３−５、および４０４Ａ３−６はスイ
ッチマトリックス４０１Ａ３と論理マクロセル４１２Ａ
３に結合される。
【０１０８】図２０ないし２５は本件発明の原則に従う
プログラマブル論理装置の第２のファミリー４００Ｂの
それぞれＰＬＤ２１０、２２０および２３０を示すブロ
ック図である。先程も述べたとおり、論理装置からなる
このファミリー４００Ｂは第１のファミリー４００Ａよ
りも高い論理対ピン比を有する。したがって、一実施例
においては、各プログラマブル論理ブロック４０２Ｂは
８つのＩ／Ｏピン４０３Ｂしか有していない。他の実施
例においては、各プログラマブル論理ブロック４０２Ｂ
は６つのＩ／Ｏピン４０３Ｂしか有していない。プログ
ラマブル論理ブロック４０２Ｂにおける積項アレイ４０
１Ｂ、論理アロケータ４１１Ｂ、および論理マクロセル
４１２Ｂはプログラマブル論理ブロック４０２Ａにおけ
る対応するコンポーネントに類似する。しかしながら、
以下により完全に説明するが、論理マクロセル４１２Ｂ
は出力論理マクロセル４１２ＢＡと埋込論理マクロセル
４１２ＢＢとを備える。
【０１０９】図２０および図２１は３２のＩ／Ｏピン４
０３Ｂ１−１ないし４０３Ｂ１−３２と６つの専用直接
入力ピン４０４Ｂ１−１ないし４０４Ｂ１−６とを有す
る４４ピン装置２１０を示す。先程も述べたとおり、プ
ログラマブル論理ブロック４０２Ｂ１−１ないし４０２
Ｂ１−４の各々が同じでありかつそれぞれプログラマブ
ル積項アレイ、好ましくは４４×６８積項アレイ４１０
Ｂ１−１ないし４１０Ｂ１−４と、プログラマブル論理
アロケータ４１１Ｂ１−１ないし４１１Ｂ１−４と、８
つのプログラマブル論理マクロセル４１２ＢＡ１−ｉ−
１ないし４１２ＢＡ１−ｉ−８および８つの埋込プログ
ラマブル論理マクロセル４１２ＢＢ１−ｉ−１ないし４
１２ＢＢ１−ｉ−８（ｉはプログラマブル論理ブロック
を表わす）に分けられる１６のプログラマブル論理マク
ロセルとを備える。先に述べた図面と同様、積項アレイ
４１０Ｂおよび論理アロケータ４１１Ｂは組合されてお
りかつ単一のボックス４１０Ｂ−４１１Ｂで表わされて
いる点に留意されたい。
【０１１０】スイッチマトリックス４０１の第４の実施
例４０１Ｂ１は２２の入力線４２６Ｂ−１にわたって積
項アレイ４１０Ｂ１−１に対し２２の入力信号を与え
る。同様に、プログラマブル論理マクロセル４１２ＢＡ
１−１は線４２７Ｂ１−１における８つの線にわたって
スイッチマトリックス４０１Ｂ１に対し８つの帰還信号
を与えかつ埋込プログラマブル論理マクロセル４１２Ｂ
Ｂ１−１は線４２７Ｂ１−１における他の８つの線にわ
たってスイッチマトリックス４０１Ｂ１に対しさらなる
８つの帰還信号を与える。Ｉ／Ｏマクロセル４１３Ｂ−
１は８つの線４２８Ｂ１−１にわたってスイッチマトリ
ックス４０１Ｂ１に対しＩ／Ｏピン帰還信号を与える。
装置２１０における他のブロックは同様に構成されてい
る。図２０と図２１においては、２つの専用入力ピン４
０４Ｂ１−３と、４０４Ｂ１−６が、専用入力ピン、専
用クロックピン、またはクロック／入力ピンのいずれか
である。ピン４０４Ｂ１−３と４０４Ｂ１−６はスイッ
チマトリックス４０１Ｂ１と論理マクロセル４１２ＢＡ
および４１２ＢＢとに結合されている。
【０１１１】図２２ないし図２５は４８のＩ／Ｏピン４
０３Ｂ２−１ないし４０３Ｂ２−４８と８つの専用直接
入力ピン４０３Ｂ２−１ないし４０３Ｂ２−８を有する
６８ピン装置２２０を示す。先程も述べたとおり、プロ
グラマブル論理ブロック４０２Ｂ２−１ないし４０２Ｂ
２−８の各々は同じであり、かつそれぞれプログラマブ
ル積項アレイ、好ましくは５２×５２積項アレイ４１０
Ｂ２−１ないし４１０Ｂ２−８と、プログラマブル論理
アロケータ４１１Ｂ２−１ないし４１１Ｂ２−８と、６
つのプログラマブル論理マクロセル４１２ＢＡ２−ｉ−
１ないし４１２ＢＡ２−ｉ−６の第１のグループと、６
つの埋込プログラマブル論理マクロセル４１２ＢＢ２−
ｉ−１ないし４１２ＢＢ２−ｉ−６（ｉはプログラマブ
ル論理ブロックを表わす）とに分けられる１２のプログ
ラマブル論理マクロセルとを含む。
【０１１２】スイッチマトリックス４０１の第５の実施
例４０１Ｂ２は２６の入力線にわたって積項アレイ４１
０Ｂ２−１に対し２６の入力信号を与える。同様に、プ
ログラマブル論理マクロセル４１２ＢＡ２−１は線４２
７Ｂ２−１における６つの線にわたってスイッチマトリ
ックス４０１Ｂ２に対し６つの帰還信号を与えかつ６つ
の埋込プログラマブル論理マクロセル４１２ＢＢ２−１
は線４２７Ｂ２−１におけるさらなる６つの線にわたっ
てスイッチマトリックス４０１Ｂ２に対しさらに６つの
帰還信号を与える。Ｉ／Ｏマクロセル４１３Ｂ２−１は
６つの線４２８Ｂ２−１にわたってスイッチマトリック
ス４０１Ｂ２に対しＩ／Ｏピン帰還信号を与える。装置
２２０における他のブロックは同様に構成されている。
図２２ないし図２５においては、４つの専用入力ピン４
０４Ｂ２−３と、４０４Ｂ２−４と、４０４Ｂ２−７
と、４０４Ｂ２−８とは、専用入力ピン、専用クロック
ピン、またはクロック／入力ピンのいずれかである。ピ
ン４０４Ｂ２−３、４０４Ｂ２−４、４０４Ｂ２−７お
よび４０４Ｂ２−８はスイッチマトリックス４０１Ｂ２
と論理マクロセル４１２ＢＡおよび４１２ＢＢとに結合
される。
【０１１３】図２６ないし図２９は６４のＩ／Ｏピン４
０３Ｂ３−１ないし４０３Ｂ３−６４および６つの専用
直接入力ピン４０３Ｂ３−１ないし４０３Ｂ３−６を有
する８４ピン装置２３０を示す。先程も述べたとおり、
プログラマブル論理ブロック４０２Ｂ３−１ないし４０
２Ｂ３−８の各々は同じであり、かつそれぞれプログラ
マブル積項アレイ、好ましくは５２×６８積項アレイ４
１０Ｂ３−１ないし４１０Ｂ３−８と、プログラマブル
論理アロケータ４１１Ｂ３−１ないし４１１Ｂ３−８
と、８つのプログラマブル論理マクロセル４１２ＢＡ３
−ｉ−１ないし４１２ＢＡ３−ｉ−８からなる第１のグ
ループと、８つの埋込プログラマブル論理マクロセル４
１２ＢＢ３−ｉ−１ないし４１２ＢＢ３−ｉ−８からな
る第２のグループとに分けられる１６のプログラマブル
論理マクロセルとを含む。
【０１１４】スイッチマトリックス４０１の第６の実施
例４０１Ｂ３は２６の入力線４２６Ｂ３−１にわたって
積項アレイ４１０Ｂ３−１に対し２６の入力信号を与え
る。同様に、８つのプログラマブル論理マクロセル４１
２ＢＡ３−１は線４２７Ｂ３−１における８つの線にわ
たってスイッチマトリックス４０１Ｂ３に対し８つの帰
還信号を与えかつ８つの埋込プログラマブル論理マクロ
セル４１２ＢＢ３−１は線４２７Ｂ３−１における新た
な８つの線にわたってスイッチマトリックス４０１Ｃに
対し８つの帰還信号を与える。Ｉ／Ｏマクロセル４１３
Ｂ３−１は８つの線４２８Ｂ３−１にわたってスイッチ
マトリックス４０１Ｂ３に対しＩ／Ｏピン帰還信号を与
える。装置２３０における他のブロックは同様に構成さ
れている。図２６ないし図２９においては、４つの専用
入力ピン４０４Ｂ３−２、４０４Ｂ３−３、４０４Ｂ３
−５、および４０４Ｂ３−６は、専用入力ピン、専用ク
ロックピン、またはクロック／入力ピンのいずれかであ
る。ピン４０４Ｂ３−２、４０４Ｂ３−３、４０４Ｂ３
−５および４０４Ｂ３−６はスイッチマトリックス４０
１Ｂ３ならびに論理マクロセル４１２ＢＡおよび４１２
ＢＢに結合される。
【０１１５】プログラマブル論理装置４００の第２のフ
ァミリー４００Ｂの原則を他の論理マクロセル対ピン
比、たとえば３：１または４：１に拡大することは本明
細書の開示に鑑み当業者には明らかであろう。
【０１１６】この発明のＰＬＤ１１０のプログラマブル
論理ブロック４０２Ａ１−ｉが図３０ないし図３３によ
り詳細に示される（ｉ＝１、２、３または４）。特に、
スイッチマトリックス４０１Ａ１，４４×７０積項アレ
イ４１０Ａ１−ｉ、論理アロケータ４１１Ａ１−ｉ、１
６の論理マクロセル４１２Ａ１−ｉのコラム、１６のＩ
／Ｏマクロセル４１３Ａ１−ｉのコラムの相互接続が図
示される。積項アレイ４１０Ａ１−ｉは４４×７０のプ
ログラマブルＡＮＤ論理アレイを含む。積項線のうち６
４は論理アロケータ４１１Ａ１−ｉに設けられる。加え
て、本実施例における積項アレイ４１０Ａ１−ｉは６つ
の付加的な積項線４１０Ａ１−ｉ−６５ないし４１０Ａ
１−ｉ−７０を有する。
【０１１７】図３０ないし図３３においては、論理アロ
ケータ４１１Ａ１−ｉと各論理マクロセル４１２Ａ１−
ｉ−ｎ（ｎ＝１、…、１６）とを結ぶ１本の線が示され
る。しかしながら、以下により完全に述べるが、論理ア
ロケータ４１１Ａ１−ｉと各マクロセル４１２Ａ１−ｉ
−ｎとの間の線はたとえば３ないし４本等の複数の線を
表わす。
【０１１８】Ｉ／Ｏマクロセル４１３Ａ１−ｉはこの実
施例においては２つのバンクに分けられる。Ｉ／Ｏマク
ロセル４１３Ａ１−ｉからなる第１のバンクは出力イネ
ーブル積項線４１０Ａ１−ｉ−６５および４１０−Ａ１
−ｉ−６６上の信号を受けるＩ／Ｏマクロセル４１３Ａ
１−ｉ−１ないし４１３Ａ１−ｉ−８により規定され
る。同様に、Ｉ／Ｏマクロセル４１３Ａ１−ｉからなる
第２のバンクは出力イネーブル積項線４１０Ａ１−ｉ−
６９および４１０Ａ１−ｉ−７０上の信号を受けるＩ／
Ｏマクロセル４１３Ａ１−ｉ−９ないし４１３Ａ１−ｉ
−１６により規定される。専用入力ピン４０４Ａ１−３
と４０４Ａ１−６（図１６）からの線ＣＬＫ０、ＣＬＫ
１上の信号は各論理マクロセル４１２Ａ１−ｉ（図３１
および図３３）に与えられる。同様に、非同期リセット
線４１０Ａ１−ｉ−６７上の積項および非同期プリセッ
ト線４１０Ａ１−ｉ−６８上の積項は、論理マクロセル
４１２Ａ１−ｉの各々に与えられる。
【０１１９】積項アレイ４１０Ａ２（図１６および図１
７）は５２×５４プログラマブルＡＮＤ論理アレイであ
る。５４の積項が４８の論理積項と６つの制御積項とを
含む。同様に、積項アレイ４１０Ａ３（図１８および図
１９）は６４論理積項と６つの制御積項とを有する５２
×７０プログラマブルＡＮＤ論理アレイである。アレイ
４１０Ａ２および４１０Ａ３の双方が、スイッチマトリ
ックスからの異なる数の入力線、論理マクロセルの数、
および２つの付加的なクロックソースが考慮される場
合、図３０ないし図３３に示されたものと実質的に同様
に構成される。加えて、以下により完全に述べるが、Ｐ
ＬＤ１２０および１３０における論理アロケータおよび
論理マクロセルはＰＬＤ１１０でもたらされたものより
もより高いフレキシビリティをもたらす。
【０１２０】一般的先行技術のＰＡＬ装置の用途のパタ
ーンをさらに研究したところ今の技術ではアレイが大き
くなるにつれて積項アレイは速度性能を劣化させること
がわかった。結果として、この実施例における各積項ア
レイ４１０Ａはスイッチマトリックス４１０Ａからの２
２または２６の入力線を有する。スイッチマトリックス
４０１Ａからの各入力線は入力線上の信号および入力線
上の信号の補数の双方を積項アレイに与えるドライバに
接続されており、この積項アレイが今度はプログラマブ
ル論理ブロックのためのすべての論理および制御積項を
発生する。
【０１２１】この発明の積項アレイの大きさは上に述べ
た１６Ｖ８アーキテクチャと２２Ｖ１０アーキテクチャ
の積項アレイの間で大きさ決めされる。したがって、積
項アレイは１６Ｖ８または２２Ｖ１０アーキテクチャよ
りも高いシリコン効率を有して、１６Ｖ８アーキテクチ
ャの性能およびコスト構造を有するべく最適化されてい
る。実際、この発明の積項アレイは２２Ｖ１６または２
６Ｖ１６ＰＡＬ型アーキテクチャの等価な論理機能性を
有しているが、この機能性は２２Ｖ１０ブロックの約半
分の大きさのプログラマブル論理装置においてもたらさ
れるものである。
【０１２２】この発明のプログラマブル論理装置の第２
のファミリー４００ＢにおけるＰＬＤ２１０のためのプ
ログラマブル論理ブロック４０２Ｂ１−ｉが図３４ない
し図３７により詳細に示される。特に、スイッチマトリ
ックス４０１Ｂ１、積項アレイ４１０Ｂ１−ｉ、論理ア
ロケータ４１１Ｂ１−ｉ，８つの出力論理マクロセル４
１２ＢＡ１−ｉと８つの埋込論理マクロセル４１２ＢＢ
１−ｉとを有する１６の論理マクロセル４１２Ｂ１−ｉ
のコラムと、８つのＩ／Ｏマクロセル４１３Ｂ１−ｉと
８つのＩ／Ｏピン４０３Ｂ１−ｉのコラムからなるコラ
ムの相互接続が示される。積項アレイ４１０Ｂ１−ｉは
４４×６８プログラマブルＡＮＤ論理アレイを含む。積
項線のうち６４は論理アロケータ４１１Ｂ１−ｉに与え
られる。加えて、本実施例における積項アレイ４１０Ｂ
１−ｉは４つの付加的な積項線４１０Ｂ１−ｉ−６５な
いし４１０Ｂ１−ｉ−６８を有する。
【０１２３】積項アレイ４１０Ｂ２（図２２ないし図２
５）は５２×５２プログラマブルＡＮＤ論理アレイであ
る。５２の積項が４８の論理積項と４つの制御積項とを
含む。同様に、積項アレイ４１０Ｂ３（図図２６ないし
図２９）は６４の論理積項と４つの制御積項とを有する
５２×６８プログラマブルＡＮＤ論理アレイである。ア
レイ４１０Ｂ２と４１０Ｂ３とが、スイッチマトリック
スからの入力線の異なる数、論理マクロセルの数、およ
び２つの付加的クロック源が考慮されて、図３４ないし
図３７に示されるのと実質的に同様に構成される。
【０１２４】本実施例においては、Ｉ／Ｏマクロセル４
１３Ｂ１−ｉは出力イネーブル積項線４１０Ｂ１−ｉ−
６５および４１０Ｂ１−ｉ−６６上の信号を受ける。専
用入力ピン４０４Ｂ１−３と４０４Ｂ１−６（図２０お
よび図２１）からの線ＣＬＫ０、ＣＬＫ１上の信号は各
出力論理マクロセル４１２ＢＡ１−ｉと埋込論理マクロ
セル４１２ＢＢ１−ｉ（図３５および図３７）に与えら
れる。同様に、非同期リセット線４１０Ｂ１−ｉ−６７
上の積項と非同期プリセット線４１０Ｂ１−ｉ−６８上
の積項は各出力論理マクロセル４１２ＢＡ１−ｉと埋込
論理マクロセル４１２ＢＢ１−ｉとに与えられる。
【０１２５】各Ｉ／Ｏピンは、以下により完全に述べる
が、Ｉ／Ｏピンが入力ピンとして構成されている場合、
入力信号が埋込論理マクロセルとスイッチマトリックス
４０１Ｂの双方に供給されるように埋込論理マクロセル
に接続される。したがって、入力信号は埋込論理マクロ
セルにより処理され、すなわち登録された入力信号にな
りかつその後スイッチマトリックス４０１Ｂに与えられ
るか、または単純な組合せ入力信号としてスイッチマト
リックス４０１Ｂに直接与えられるかのいずれかでよ
い。
【０１２６】スイッチマトリックス４０１Ｂは２２のま
たは２６の入力線のいずれかによりプログラマブル積項
アレイ４１０Ｂに結合される。スイッチマトリックス４
０１Ａについて上に述べたとおり、スイッチマトリック
ス４０１Ｂからの各入力線は入力線上の信号と入力線上
の信号の補数とを発生するドライバに接続されている。
【０１２７】本件発明の論理アロケータ４１１（図１
０）は複数のルータ（ｒｏｕｔｅｒ）素子を含み、各ル
ータ素子が選択されたマクロセルへ積項アレイ４１０か
らの選択された数の積項の和の総和をステア（steer ）
する。ルータ素子あたりの積項の数は様々な方法で選択
され得る。本実施例においては、積項の選択された数は
４であり、かつ各論理マクロセル４１２に対し１つのル
ータ素子が存在する。
【０１２８】したがって、上に述べたとおり、プログラ
マブル論理ブロックが１６の論理マクロセルを有する場
合、積項アレイは論理アロケータ４１１に対し６４の積
項を与える。同様に、プログラマブル論理ブロックあた
り１２の論理マクロセルを有する本実施例においては、
積項アレイが論理アロケータに対し４８の積項を与え
る。ここに記載されるルータ素子の構成は、各ルータ素
子が選択されたマクロセルへ固定された数の積項をステ
アする、複数のルータ素子を単に例示的に示すものであ
り、かつ発明を記載されたこの特定的構成に限定するべ
く意図されるものではない。
【０１２９】論理装置４００の第１のファミリー４００
Ａにおいては、ＰＬＤ１１０、１２０、および１３０に
おける論理アロケータ４１１Ａが１６または１２のルー
タ素子５２０Ａ（図１９）を含む。各ルータ素子５２０
Ａは、積項アレイ４１０Ａにおける４つの積項線からの
信号により駆動されるＯＲゲート５２１Ａと、単一の入
力端子と３つの出力端子とを有するプログラマブル１対
３デマルチプレクサ５２２Ａとを含む。アーキテクチャ
ル構成セル５２３Ａ、５２４Ａが入力端子と出力端子の
１つのみとの間に接続を形成するべく使用されるが、こ
れについては以下により完全に述べる。セル５２３Ａお
よび５２４Ａはデマルチプレクサ５２２Ａに対し出力選
択信号を与え、これにより入力線上の信号がそこを通っ
て選択された出力線に至るようにする。この実施例にお
いては、ＯＲゲート５２１Ａがルータ素子５２０Ａ内に
含まれるが、代替的にはＯＲゲートは、プログラマブル
ＡＮＤ−ＯＲアレイが論理アロケータ４１１Ａのための
信号を発生するようにＡＮＤアレイとともに含まれ得
る。
【０１３０】ＰＬＤ１１０においては、論理アロケータ
４１１Ａ１の２つのルータ素子５２０Ａ１−１および５
２０Ａ１−９（図３９）が２つのマクロセルのみに信号
を与え得る、たとえばルータ素子５２０Ａ１−１が論理
マクロセル４１２Ａ１−ｉ−１または論理マクロセル４
１２Ａ１−ｉ−２（図３１）を駆動しかつルータ素子５
２０Ａ１−９が論理マクロセル４１２Ａ１−ｉ−９また
は論理マクロセル４１２Ａ１−ｉ−１０（図３３）のい
ずれかを駆動するといった具合である。同様に、論理ア
ロケータ４１１Ａ１におけるルータ素子５２０Ａ１−８
および５２０Ａ１−１６（図４１）は２つのマクロセル
のみに信号を与え得る。素子５２０Ａ１−１６が論理マ
クロセル４１２Ａ１−ｉ−１５または論理マクロセル４
１２Ａ１−ｉ−１６（図３３）のいずれかを駆動しかつ
素子５２０Ａ１−８が論理マクロセル４１２Ａ１−ｉ−
７または論理マクロセル４１２Ａ１−ｉ−８（図３１）
のいずれかを駆動する。論理アロケータ４１１Ａ１にお
ける他の１２のルータ素子５２０Ａ１−ｉ−ｎ（図４
０）の各々がマクロセル４１２Ａ１−ｉ−（ｎ−１）ま
たはマクロセル４１２Ａ１−ｉ−ｎまたはマクロセル４
１２Ａ１−ｉ−（ｎ＋１），（ｎ＝２、３、…、７、１
０、…、１５）に信号を与えてもよい。
【０１３１】こうして、本実施例においては、論理マク
ロセル４１２Ａ１−ｉ−２ないし４１２Ａ１−ｉ−７お
よび４１２Ａ１−ｉ−９ないし４１２Ａ１−ｉ−１５が
１２の積項の和の最大のものまでを受けることが可能
で、かつ論理マクロセル４１２Ａ１−ｉ−１および４１
２Ａ１−ｉ−１６が８つの積項のみの和の最大のものま
でを受け得る。論理マクロセル４１２Ａ１−ｉ−１、４
１２Ａ１−ｉ−８、４１２Ａ１−ｉ−９、および４１２
Ａ１−ｉ−１６は８つの積項の総和までのみを受ける、
というのもデマルチプレクサ５２２Ａ１−１６から論理
マクロセル４１２Ａ１−ｉ−１までの線を設ける等のプ
ログラマブル論理ブロック４０２Ａ１の端部での完全な
ラップアラウンドは支持されないからである。一実施例
においては、完全なラップアラウンドがプログラマブル
論理装置１１０を介する入力ピンから出力ピンへの信号
の伝搬に関して約１ないし２ナノ秒の速度性能における
劣化を引起こすと予測される。
【０１３２】論理アロケータ４１１Ａ１の動作が図４２
に示される。図面の左側のボックスＬ１ないしＬ１６に
ついては、その各々が数字「４」を含み、積項アレイ４
１０Ａ１においてそれぞれが４つの積項を有する積項ク
ランプ（ｃｌｕｍｐ）を表わす。図４２の右側には論理
マクロセル４１２Ａ１−ｉ−１ないし４１２Ａ１−ｉ−
１６をそれぞれ示すボックスＲ１ないしＲ１６が存在す
る。ボックスＲ１ないしＲ１６内の数字は論理アロケー
タ４１１Ａ１が論理マクロセルに対してルート決めでき
る積項の最大数を表わす。論理アロケータ４１１Ａ１内
の数字は図面の左側に数字を打たれた積項を表わす。し
たがって、図４２はこの発明の論理アロケータ４１１Ａ
１の積項ステアリング能力を明らかに示すものである。
【０１３３】いかなる積項リソースも論理アロケータ４
１１Ａ１により特定のマクロセルに永久に割当てられな
い点が重要であることに留意されたい。したがって、マ
クロセルに結合されたＩ／Ｏピン、たとえば図４２でＲ
８で示されるマクロセルが入力ピンとして使用されかつ
マクロセルＲ８の埋込レジスタ能力が必要でない場合、
積項アレイにおけるセルＬ７およびＬ８からの積項がマ
クロセルＲ７により使用されてもよい。こうして、マク
ロセルＬ８が使用されない場合、このマクロセルに関連
する無駄な積項は存在しない。
【０１３４】ＯＲゲート５２１Ａ（図３８、図３９、図
４０および図４１）の出力端子から通された信号がデマ
ルチプレクサ５２２Ａの入力端子に与えられ、かつ入力
信号を受けるデマルチプレクサ５２２Ａの出力端子がア
ーキテクチャルセル５２３Ａおよび５２４Ａの形状によ
り決定される。アーキテクチャルセル５２３Ａ１および
５２４Ａ１（図３９ないし４１）の可能な値が表２に示
され、かつそれとともにアーキテクチャルセルがこれら
の値を取る場合の積項の和を受ける論理マクロセルが示
される。表２における数ｎ、ｎ−１およびｎ＋１は図４
０において定義されるとおりである。表２および本明細
書における他の表におけるアーキテクチャルセルの形状
は例示目的のみのものでありかつ本件発明を所与の特定
的形状に限定することを意図していない。
【０１３５】
【表２】 表２において、０は論理０に相当しかつプログラムされ
た状態に等しく、かつ１は論理１に相当しかつプログラ
ムされていないかまたは消去された状態に等しい。もち
ろん、当業者には周知の通り、プログラムされたおよび
プログラムされていない状態の代替的定義が、本件発明
の高性能、高集積度、プログラマブル論理構造物のファ
ミリーの代替的実施例を定義するべく本件発明の原則と
ともに利用され得る。ルータ素子５２０Ａ１−１、５２
０Ａ１−８、５２０Ａ１−９および５２０Ａ１−１６の
ためのプログラミングも表２によって与えられ、ただし
（ｉ）論理マクロセル４１２Ａ−ｉ−（ｎ−１）がルー
タ素子５２０Ａ１−１および５２０Ａ１−９のために取
置かれており、かつ（ｉｉ）論理マクロセル４１２Ａ１
−ｉ−（ｎ＋１）がルータ素子５２０Ａ１−８および５
２０Ａ１−１６のために取置かれている場合には、それ
ぞれｎ＝１、８、９および１６である。
【０１３６】ＰＬＤ１２０および１３０は論理アロケー
タ４１１Ａ２および４１１Ａ３のそれぞれにルータ素子
５２０Ａ（図３８）を含む。これら論理アロケータ内で
のルータ素子の形状は、ルータ素子５２０Ａ１−８およ
び５２０Ａ１−９に対してこのルータ素子が対応してい
る点を除いては論理アロケータ４１１Ａ１に関して記載
されたものと類似する。ルータ素子５２０Ａ１−８およ
び５２０Ａ１−９はＰＬＤ１１０における論理アロケー
タ４１１Ａ１を効果的に２つのバンクに分割するが、Ｐ
ＬＤ１２０および１３０においては最初と最後のルータ
素子を除去くすべてのルータ素子が３つの異なる論理マ
クロセルに対して積和項をステアし得る。論理アロケー
タ４１１Ａ２の動作が図４３に示される。ボックスＬ１
ないしＬ１２およびボックスＲ１ないしＲ１２ならびに
論理アロケータ内の数字は図４２におけるものと同様の
態様で定義される。同様に、論理アロケータ４１１Ａ３
の動作が図４４に示される。図４２ないし４４は各プロ
グラマブル論理ブロックにおける最初と最後の論理マク
ロセルが８つの積項の総和までのみを受けることを明ら
かに示す、というのもプログラマブル論理ブロックの終
わりでの完全なラップアラウンドは支持されないからで
ある。ＰＬＤ１２０および１３０における他のすべての
プログラマブル論理マクロセルは１２の積項の和までを
受ける。
【０１３７】論理装置の第２のファミリー４００Ｂにお
いては、論理アロケータ４１１Ｂが１６または１２のル
ータ素子５２０Ｂを含む（図４５）。各ルータ素子５２
０Ｂは積項アレイ４１０Ｂにおける４つの積項線からの
信号により駆動されるＯＲゲート５２１Ｂと、単一の入
力端子および４つの出力端子を有するプログラマブル１
対４デマルチプレクサ５２２Ｂを含む。アーキテクチャ
構成セル５２３Ｂ、５２４Ｂは以下により完全に説明す
るが、入力端子と出力端子のうち１つのみとの間に接続
を形成するべく使用される。
【０１３８】論理アロケータ４１１Ｂ１の第１のルータ
素子５２０Ｂ１−１（図４６）は出力論理マクロセル４
１２ＢＡ１−ｉ−１（図３５）かまたは埋込論理マクロ
セル４１２ＢＢ１−ｉ−１のいずれかに信号を与え得
る。第２のルータ素子５２０Ｂ１−２（図４７）は出力
論理マクロセル４１２ＢＡ１−ｉ−１（図３５）、埋込
論理マクロセル４１２ＢＢ１−ｉ−１、または出力論理
マクロセル４１２ＢＡ１−ｉ−２のいずれかに信号を与
え得る。論理アロケータ４１１Ｂ１における最後のルー
タ素子５２０Ｂ１−１６（図４９）は埋込論理マクロセ
ル４１２ＢＢ１−ｉ−７（図３７）か、出力論理マクロ
セル４１２ＢＡ１−ｉ−８か、または埋込論理マクロセ
ル４１２ＢＢ１−ｉ−８のいずれかに信号を与え得る。
論理アロケータ４１１Ｂ１における他の１３のルータ素
子５２０Ｂ１−ｎ（図４８）の各々は４つの論理マクロ
セルのうちの１つに信号を与え得る。デマルチプレクサ
５２２Ｂ１−ｎからの４つの出力線が、マクロセル４１
２Ｂ１−ｉ−（ｎ−２）、４１２Ｂ１−ｉ−（ｎ−
１）、４１２Ｂ１−ｉ−（ｎ）、および４１２Ｂ１−ｉ
−（ｎ＋１）への線として与えられ、ただしｎ＝３、
４、…、１５である。ここで、ｎはルータ素子５２０Ｂ
１−ｎの、論理アロケータ４１１Ｂ１−ｉ内のルータ素
子のコラムにおける位置を表わす。プログラマブルデマ
ルチプレクサ５２２Ｂ１−ｎからの出力線ｎ−２、…、
ｎ＋１が接続される、出力論理マクロセルおよび埋込論
理マクロセル４１２Ｂ１−ｉ−（ｎ−２）、…４１２Ｂ
−１−ｉ−（ｎ＋１）の場所を探すためには、出力論理
マクロセル４１２ＢＡ１−ｉおよび埋込論理マクロセル
４１２ＢＢ１−ｉ（図３５および３７）が１から１６ま
で連続して番号を与えられ、ただし出力論理マクロセル
４１２ＢＡ１−ｉ−１が１でありかつ埋込論理マクロセ
ル４１２ＢＢ１−ｉ−８が１６である、すなわちｎ＝１
…１６である。線ｎはコラム４１２Ｂ１−ｉにおけるｎ
番目の論理マクロセルに接続される。
【０１３９】たとえば、ｎ＝６であると考える、すなわ
ちルータ素子５２０Ｂ１−６である。コラム４１２Ｂ１
−ｉ（図３５）における６番目のマクロセルが出力論理
マクロセル４１２ＢＢ１−ｉ−３である。したがって、
ルータ素子５２０Ｂ１−６からの線ｎは出力論理マクロ
セル４１２ＢＢ１−ｉ−３に接続される。線ｎ−１は埋
込論理マクロセル４１２ＢＡ１−ｉ−３に接続されかつ
線ｎ−２は出力論理マクロセル４１２ＢＢ１−ｉ−２に
接続される。線ｎ＋１は埋込論理マクロセル４１２ＢＡ
１−ｉ−４に接続される。
【０１４０】こうして、本実施例においては、論理マク
ロセル４１２Ｂ１−ｉ−２ないし４１２Ｂ１−ｉ−１４
が１６の積項の和の最大のものまでを受け、かつ論理マ
クロセル４１２Ｂ１−ｉ−１および４１２Ｂ１−ｉ−１
５が１２の積項の和の最大のものまでを受け得る。マク
ロセル４１２Ｂ１−ｉ−１６は８つの積項の和までを受
け得る。ここでも、プログラマブル論理ブロック４０２
Ｂの終わりではラップアラウンドは支持されない。
【０１４１】論理アロケータ４１１Ｂ１の動作が図５０
に示される。図面の左側のボックスＬ１ないしＬ１６で
は、その各々が数字「４」を含み、それぞれが積項アレ
イ４１０Ｂ１における４つの積項を有する、積項クラン
プを表わす。図５０の右側には１６のボックスＲ１ない
しＲ１６が存在し、そのうちボックスＲ１、Ｒ３、…、
Ｒ１５が出力論理マクロセルを表わし、かつボックスＲ
２、Ｒ４、…Ｒ１６が埋込論理マクロセルを表わす。ボ
ックスＲ１ないしＲ１６内の数字は、論理アロケータ４
１１Ｂ１が論理マクロセルに対しルート決めできる積項
の最大数である。論理アロケータ４１１Ｂ１ないの数字
は図面の左側で数字付けされたとおりの積項を表わす。
したがって、図５０はこの発明の論理アロケータ４１１
Ｂ１の積項ステア能力を明らかに図示する。
【０１４２】論理アロケータ４１１Ｂ１により特定のマ
クロセルに永久に割当てられる積項リソースはない点が
重要である点に留意されたい。したがって、この実施例
においては、論理アロケータ４１１Ａに関して先程も述
べたとおり、マクロセルが利用されていない場合に、マ
クロセルに関連して無駄になる積項はない。
【０１４３】出力端子ＯＲゲート５２１Ｂ１から通され
る信号はデマルチプレクサ５２２Ｂ１の入力端子に与え
られ、かつ入力信号を受ける出力端子はアーキテクチャ
ルセル５２３Ｂ１および５２４Ｂ１の構成により決定さ
れる。アーキテクチャルセル５２３Ｂ１および５２４Ｂ
１の可能な値が表３に示され、かつ数ｎ、ｎ−１、ｎ−
２およびｎ＋１が図４８に規定される。ここでも、表３
におけるアーキテクチャルセルの値は例示目的のみのも
のであり、表２に関して先に述べたとおり、図示された
特定の値に発明を制限することを意図しない。
【０１４４】
【表３】 表３において、０は論理０に対応し、かつプログラムさ
れた状態に等しく、かつ１が論理１に対応し、かつプロ
グラムされていないまたは消去された状態に等しい。セ
ル５２０Ｂ１−１、５２０Ｂ１−２、および５２０Ｂ１
−１６のためのプログラミングも表３により与えられ、
ただしそれぞれｎ＝１、２、および１６である。
【０１４５】ＰＬＤ２２０および２３０はそれぞれ論理
アロケータ４１１Ｂ２および４１１Ｂ３内にルータ素子
５２０Ｂを含む（図４５）。これら論理アロケータ内の
ルータ素子の形状は論理アロケータ４１１Ｂ１に関して
述べたものに実質的に類似する。論理アロケータ４１１
Ｂ２の動作が図５１に示される。論理アロケータ内のボ
ックスＬ０ないしＬ１１およびボックスＲ０ないしＲ１
１は図５０におけるものと類似する態様で定義される。
同様に、論理アロケータ４１１Ｂ３の動作が図５２に示
される。
【０１４６】こうして、本件発明の原則に従い、プログ
ラマブル論理ブロック４０２における各マクロセル４１
２のための論理積項の和の数は可変でありかつ４つの積
項の１つの和から４つの積項の４つの和、すなわち各論
理マクロセルに対し１６の積項まで変化し得る。積項が
１６Ｒ８／１６Ｖ８アーキテクチャ等の等しく固定され
た分布パターンか、または２２Ｖ１０アーキテクチャ等
の可変ではあるが固定された分布パターンのいずれかに
各マクロセルについて予め割当てられかつ固定される従
来の産業技術水準のプログラマブル論理装置とは違い、
本件発明の原則に従えば、積項リソースは必要に応じて
特定のマクロセルに割当てられる。マクロセルに対し積
項を割当てる上でのこのようなフレキシビリティはプロ
グラマブルＡＮＤアレイの能力の利用を著しく増大させ
ることになる。さらに、論理装置４００は先行技術の等
価な高集積度装置に対しより高速でかつ低コストなもの
を提供する。
【０１４７】先行技術の低集積度ＰＡＬ構造物のシリコ
ン非効率性に関連する主要な理由の１つとして各マクロ
セルに固定した積項の割当てがある。同期ＰＡＬ装置の
多くが７以上の論理積項の固定したオーバヘッドと、各
出力ピンに関して１つまたは２つ以下の制御積項を有す
る。積項の固定した割当が必要な際に入手可能な積項を
有する上でのフレキシビリティを可能にするが、装置が
必要とされる応用が必要とするリソースが固定の割当て
られたものを下まわる場合には積項は無駄となる。マク
ロセルに対する積項の固定的な割当およびＩ／Ｏピンま
たはＩ／Ｏセルに対するマクロセルの固定した結合は、
先程も述べたとおり、より高集積度のものにアーキテク
チャを組入れていく上での重大なシリコンの非効率性と
困難性を招来するものである。
【０１４８】最も一般的なＰＡＬ装置の用途のパターン
をより詳細に研究した結果、ＤまたはＴ型のフリップフ
ロップのいずれかを含むマクロセルあたり４ないし１６
積項を有する装置は高集積同期プログラマブル論理応用
の必要の９０−９５％を処理できると考えられる。マク
ロセルあたりの積項のいかなる固定した割当も、たとえ
それがマクロセルあたり２つまたは３つの積項であった
としても、無駄かもしれない。したがって、プログラマ
ブル論理装置４００は論理マクロセルあたりの積項の固
定的な割当を伴わないことで、これらの制限を克服した
のであり、しかも装置４００は論理アロケータ４１１を
介して各論理マクロセル４１２に関してプログラム的に
利用可能な４ないし１６の積項を有する。
【０１４９】また、我々の発見したところによれば、Ｐ
ＡＬ装置構造物の同期論理応用の８５−９５％が各論理
マクロセルに対してＲＥＳＥＴ、ＰＲＥＳＥＴ、出力イ
ネーブルまたはクロック等の個々の制御積項を必要とし
ない。こうして、各マクロセルに対して複数の制御積項
を有する先行技術の装置は、同期的な応用に使用された
場合には、シリコン効率的とはいえず、というのも制御
積項の多くが無駄になるからである。さらに、上に述べ
たとおり、最大のシリコン効率のためには、論理マクロ
セルは積項アレイおよびＩ／Ｏピンの双方から結合をは
ずされなければならない。
【０１５０】しかしながら、Ｉ／Ｏピンから単に論理マ
クロセルの結合を解くだけでは最大のシリコン効率に関
しては十分ではない。Ｉ／Ｏピンからの論理マクロセル
の結合をはずすことで埋込レジスタとしての論理マクロ
セルの用途が再構築されるが、このような結合を解く作
業ではスケーラビリティの問題が処理されない。より重
要な問題は、マクロセルからの積項アレイの結合をはず
すことであり、これによりマクロセルの数が増え、積項
アレイの大きさが一定またはほぼ一定に保たれ、すなわ
ち変化は約１から５入力線である。
【０１５１】論理アロケータ４１１は上に述べたとおり
プログラマブル論理ブロック４０２においてすべてのマ
クロセル４１２の間で過変な分布で積項リソースを割当
てる。したがって、論理アロケータ４１１は本質的には
積項アレイ４１０から使用されないマクロセル４１２の
結合をはずしかつ速度の犠牲すなわち論理アロケータ４
１１の信号遅延時間を含むピン対ピン信号遅延時間は最
小にして（これは同じ集積度の先行技術の装置よりも小
さい）、使用された論理マクロセル４１２あたり１２な
いし１６の積項までを割当てる。
【０１５２】論理アロケータ４１１は第２世代ＥＰＬＤ
ファミリーのエクスパンダアレイのコンセプトと鋭い対
照を見せる。より詳細には、固定の割当積項の非効率性
の問題を解決するために、第２世代の中位の集積度のＥ
ＰＬＤの中にはエクスパンダ積項アレイのコンセプトを
採用したものがある。エクスパンダアレイのコンセプト
とは、折畳みＮＡＮＤアレイのコンセプトの変形であ
り、出力ピンあたり少なくとも７から８の積項の固定し
たオーバヘッドの基本的問題を解決するための１つの試
みである。エクスパンダ積項アレイはプログラマブル論
理装置の論理能力を拡大するために利用可能な割当てら
れていない積項を集めたものである。
【０１５３】しかしながら、エクスパンダアレイオーバ
ヘッドはマクロセルあたり８つの積項を固定されたオー
バヘッドに加えるので（３ないし４の論理積項＋４つの
制御積項）、この方法は問題を解決するというよりはむ
しろ積項のオーバヘッドの問題を劣化させるように思わ
れる。さらに、エクスパンダアレイは、信号がアレイを
逆にするために必要とする時間が３つの積項より多い数
を必要とする論理に関しては約１３−１６秒であったか
ら、重大な速度の遅延をもたらすものである。
【０１５４】したがって、エクスパンダアレイのコンセ
プトは３つの積項を越える数の論理集中型応用に対して
は重大な性能の犠牲を強いるものであるのみならず、こ
のコンセプトはエクスパンダアレイに関連する固定のオ
ーバヘッドおよびひいてはより論理集中型でない機能に
関してもより大きなダイサイズという点で重大なコスト
の犠牲を強いるものである。したがって、エクスパンダ
アレイとは違い、本件発明の論理アロケータ４１１は論
理マクロセル４１２から積項アレイ４１０への結合をは
ずすのみならず、シリコンダイの効率性をもたらす一方
で、論理集中型の応用に関しても大きな速度劣化を除去
するという結果をもたらす。特定的には、固定のリソー
スが装置４００を特定的応用に構成する際に無駄になら
ない。
【０１５５】ＰＬＤ１１０における本件発明の各論理マ
クロセル４１２Ａ１は、論理マクロセル４１２Ａ１（図
５３）が本実施例におけるどの論理マクロセル４１２Ａ
１をも表わすものであるように同じである。論理マクロ
セル４１２Ａ１においては、論理アロケータ４１１Ａ１
からの複数の論理項はｎ本の入力線の上をＯＲゲート５
００に供給される。ＯＲゲート５００の出力線は２対１
プログラマブル出力径路選択マルチプレクサ５０５の第
１の入力端子と、非同期プリセットおよび非同期リセッ
ト入力端子、すなわちプログラマブル記憶素子を有する
立上がり端縁トリガプログラマブルＤまたはＴ型フリッ
プフロップ５０３の入力端子とに接続される。非同期プ
リセット線４１０Ａ１−ｉ−６８はフリップフロップ５
０３の非同期プリセット端子に接続され、かつ非同期リ
セット積項線４１０Ａ１−ｉ−６７はフリップフロップ
５０３の非同期リセット端子に接続される。
【０１５６】上に述べられかつ図３０ないし図３３およ
び図３４ないし３７に示されるように、本件発明のプロ
グラマブル論理装置の各々においては、装置内の各プロ
グラマブル論理ブロック４０２が以下により完全に述べ
られる、埋込論理マクロセルを含む論理マクロセルにお
ける各フリップフロップ５０３の適切な端子に接続され
る非同期プリセット積項線および非同期リセット積項線
を有する。
【０１５７】専用入力ピン４０４Ａ１−３および４０４
Ａ１−６からの線ＣＬＫ０およびＣＬＫ１はプログラマ
ブル２対１クロック選択マルチプレクサ５０１のそれぞ
れ第１および第２の端子に接続される。プログラマブル
マルチプレクサ５０１の状態はアーキテクチャルセル５
０２により決定される。セル５０２が論理０にプログラ
ムされている場合には、線ＣＬＫ０上の信号がマルチプ
レクサ５０１の出力線に与えられ、それがフリップフロ
ップ５０３のクロック入力端子に接続される。逆に、セ
ル５０２が論理１にセットされている場合には、線ＣＬ
Ｋ１上の信号がフリップフロップ５０３のクロック入力
端子に与えられる。
【０１５８】アーキテクチャル形状化セル５０４がフリ
ップフロップ５０３をＤ型フリップフロップかまたはＴ
型フリップフロップのいずれかに形状化するべく使用さ
れる。フリップフロップ５０３の出力端子Ｑはプログラ
マブル出力径路選択マルチプレクサ５０５の第２の入力
端子に接続される。アーキテクチャルセル５０６は、第
１の入力端子上の信号である組合せ信号、または第２の
入力端子上の信号であるレジスタされた信号のいずれか
がマルチプレクサ５０５の出力端子に与えられるように
マルチプレクサ５０５を形状化する。
【０１５９】図５６および５７に示されるように、アー
キテクチャルセル５０６が論理１にプログラムされてい
る場合、ＯＲゲート５００からの第１の入力端子上の信
号が、論理マクロセル４１２Ａ１が組合せ出力を提供す
るように、マルチプレクサ５０５の出力端子に与えられ
る。逆に、アーキテクチャルセル５０６が論理０にプロ
グラムされている場合には、フリップフロップ５０３か
らの出力信号が、論理マクロセル４１２Ａ１がレジスタ
されたセルとしての機能を果たすように、マルチプレク
サ５０５の出力端子上に与えられる（図５８−６１）。
マルチプレクサ５０５（図５３）の出力端子上の信号が
線４２７Ａ１−ｉ−ｍに与えられるが、これは先程も述
べたとおり、スイッチマトリックス４０１Ａ１への帰還
線の１つである。
【０１６０】論理マクロセル４１２Ａ１（図５３）にお
ける最終的構造ではマルチプレクサ５０５の出力端子に
接続された第１の入力端子と、インバータを含み、これ
もまたマルチプレクサ５０５の出力端子に接続された第
２の入力端子とを有するプログラマブル２対１極性選択
マルチプレクサ５０７となっている。アーキテクチャル
セル５０８がマルチプレクサ５０７の動作を制御する。
【０１６１】セル５０８が論理１にプログラムされた場
合、マルチプレクサ５０７はマルチプレクサ５０５から
の信号をＩ／Ｏセルに与える。逆に、アーキテクチャル
セル５０８が論理０にプログラムされている場合、マル
チプレクサ５０５の信号の補数がＩ／Ｏに与えられるよ
うにインバータはマルチプレクサ５０５の出力端子から
の信号を反転する。したがって、マルチプレクサ５０５
が論理マクロセル４１２Ａ１からの出力信号の極性を決
定する。
【０１６２】もう１つの実施例においては（図示せず）
マルチプレクサ５０７は論理マクロセル内に含まれてい
る。むしろマルチプレクサ５０５への入力線における接
続のちょうど前の記憶素子５０３への入力線におかれた
排他的ＯＲゲートが出力信号の極性を制御するために使
用される。したがって、論理マクロセル４１２Ａ１が論
理信号極性を制御するための手段を備えていることが重
要な局面である。
【０１６３】こうして、本件発明に従う論理マクロセル
は、出力信号がレジスタされるかまたはアクティブハイ
もしくはアクティブローの極性を組合わされるかのいず
れかになるように構成され得る。論理マクロセルがレジ
スタとして使用される場合には、この論理マクロセルは
Ｄ型またはＴ型フリップフロップとしてさらに構成され
得る。組込みＴ型フリップフロップ能力およびプログラ
マブル極性によりいくつかの論理機能を実現化するため
に必要な積項の数が最小限になる。
【０１６４】論理マクロセル４１２Ａ１の可能な形状が
図５６ないし６１により詳細に示される。図５６はアク
ティブハイの極性を有する組合わせセルとして構成され
るセルを示し、かつ図５７はアクティブローの極性を有
する組合わされるセルとして構成されたセルを示す。図
５８および５９はＤ型フリップフロップと、アクティブ
ハイおよびアクティブローの極性それぞれを伴うレジス
タされたセルとして構成されるセルを示し、かつ図６０
および６１はアクティブハイおよびアクティブローを有
するＴ型フリップフロップとしてのセルをそれぞれ示
す。
【０１６５】図５８ないし６１において、線ＣＬＫ０ま
たは線ＣＬＫ１上の信号がマルチプレクサ５０１によっ
て選択され得るので、これらの図の各々は実際には２つ
の可能な構成を表わしている。したがって、本実施例に
おいては、論理マクロセル４１２Ａ１における４つのプ
ログラマブルアーキテクチャルセルに関して得ることが
できる構成は全部で１０であるが、４つのプログラマブ
ルアーキテクチャルセルが全部で１６の可能な構成を支
持することができる。
【０１６６】各出力論理マクロセル４１２Ａ１は出力信
号をＩ／Ｏセルに与えかつ出力信号を専用内部帰還線４
２７Ａ１を経由してスイッチマトリックス４０１Ａ１に
送る。帰還信号はレジスタされたまたは組合せの信号い
ずれかに関して与えられかつ常にＩ／Ｏセルの構成に関
係なく利用可能であり、これについては以下により完全
に記載する。帰還信号はレジスタされるかまたは組合わ
されるかいずれかで良く、この帰還信号は埋込順次また
は組合せ機能を可能にしかつひいてはＩ／Ｏピンを入力
ピンのみとして使用するために解放する。上に述べたと
おり、各論理マクロセルはＩ／ＯピンからＩ／Ｏマクロ
セルにより結合を解かれる。
【０１６７】もう１つの実施例（図５４）においては、
プログラマブルフリップフロップ５０３はＤ型フリップ
フロップ、Ｔ型フリップフロップまたはラッチのいずれ
か１つとして構成され得るプログラマブル記憶素子５０
３Ａにより置換えられる。アーキテクチャルセル５０４
および５０６は、マルチプレクサ５０５の出力端子上の
信号が（ｉ）Ｄ型フリップフロップ出力信号、（ｉｉ）
Ｔ型フリップフロップ出力信号、（ｉｉｉ）ラッチ出力
信号、または（ｉｖ）組合せ出力信号のいずれか１つで
あるように、マルチプレクサ５０５とプログラマブル記
憶素子とを構成するべく使用される。この構成はＰＬＤ
２１０、２２０および２３０のマクロセルの一実施例に
おける記憶素子に等価である。
【０１６８】さらにもう１つの実施例（図示せず）で
は、プログラマブルフリップフロップ５０３がＴ型フリ
ップフロップ、Ｄ型フリップフロップ、Ｊ−Ｋフリップ
フロップ、ＲＳフリップフロップまたは透明なラッチの
１つとして機能するプログラマブル記憶素子と置換えら
れる。本実施例においては、記憶素子が４つのモードの
うちの１つで機能するので、２つのアーキテクチャルセ
ルが記憶素子に関して必要となる。また、Ｊ−Ｋフリッ
プフロップまたはＲＳフリップフロップの機能を支持す
るべく付加的な入力線（単数または複数）が必要になる
かもしれない。記憶素子は、双方のセルが論理０を与え
る際にＴ型フリップフロップとして動作し、第１のセル
が論理１を与えかつ第２のセルが論理０を与える場合に
はＤ型フリップフロップとして動作し、第１のセルが論
理０を与えかつ第２のセルが論理１を与える場合にはＪ
−Ｋフリップフロップとして動作し、かつ双方のセルが
論理１を与える場合にはＲＳフリップフロップとして動
作する。
【０１６９】論理マクロセル４１２Ａ２および４１２Ａ
３（図５５）は論理マクロセル４１２Ａ１−Ａ（図５
４）に類似している。しかしながら、ＰＬＤ１１０にお
ける１つのアーキテクチャルセルを有する２対１マルチ
プレクサ５０１は論理マクロセル４１２Ａ２および４１
２Ａ３における２つのアーキテクチャルセルを有する４
対１マルチプレクサと置換えられる。装置１２０および
１３０においては専用入力ピンのうち４つが専用入力信
号のためのピンまたはクロック信号のためのピンのいず
れかとして使用され得る点を思い出していただきたい。
したがって、論理マクロセル４１２Ａ２および４１２Ａ
３は４つのクロック信号のうちいずれか１つにより駆動
され得る。
【０１７０】したがって、ＰＬＤ１２０および１３０
は、各マクロセルが利用可能なクロック源を２つしか有
していなかったＰＬＤ１１０に比べてクロッキングに関
してははるかに大きいフレキシビリティをもたらす。各
レジスタに対して４つのクロック源を有するＰＬＤ１３
０において利用可能なレジスタの数によりシステム設計
者が単一装置においてフレキシブルでかつ多重なステー
トマシーンを実現し得る。また、それぞれ論理マクロセ
ル４１２Ａ２および４１２Ａ３を含むＰＬＤ１２０およ
び１３０においては、記憶素子５０３とマルチプレクサ
５０５とが２つのアーキテクチャルセルを有する単一の
コンポーネント５０３Ａ内に含まれるが、論理マクロセ
ル４１２Ａ１におけるものと同じ機能の組合せがもたら
される。
【０１７１】先程も述べたとおり、この発明のプログラ
マブル論理装置２１０、２２０、および２３０の第２の
ファミリー４００Ｂのプログラマブル論理ブロック４０
２Ｂは複数の論理出力マクロセル４１２ＢＡと複数の埋
込論理マクロセル４１２ＢＢとを含む。出力論理マクロ
セルと呼ばれることもある、ＰＬＤ２１０のための論理
マクロセル４１２ＢＡ１は、ＰＬＤ１１０の論理マクロ
セル４１２Ａ１−Ａ（図５４）に類似しているので、マ
クロセル４１２Ａ１−Ａの記載がここに引用により援用
される。
【０１７２】埋込論理マクロセル４１２ＢＢ１（図６
２）も、埋込論理マクロセル４１２ＢＢが極性制御マル
チプレクサ５０７を有していない点を除いては、出力論
理マクロセル４１２Ａ１−Ａ、４１２ＢＡ１（図５４）
に類似する。埋込論理マクロセル４１２ＢＢ１（図６
２）からの出力信号はスイッチマトリックス４０１Ｂ１
への線４２７Ｂ１−ｉ−ｍ上の内部帰還信号である。こ
の発明の埋込論理マクロセル４１２ＢＢ１がプログラマ
ブル論理装置２１０の論理能力を増大させかつこのセル
なしで得られたと考えられるものより高いシリコン効率
をもたらす。埋込論理マクロセル４１２ＢＢ１において
は、ＯＲゲート５００がプログラマブル入力信号選択２
対１マルチプレクサ５０９の第１の端子に接続されてい
る出力線を有する。Ｉ／Ｏピンからの入力線がプログラ
マブルマルチプレクサ５０９の第２の入力端子に接続さ
れる。アーキテクチャル構成セル５１０が、Ｉ／Ｏピン
からまたはＯＲゲート５００からの信号がマルチプレク
サ５０９の出力端子に与えられるように、マルチプレク
サ５０９を構成するべく使用される。
【０１７３】マルチプレクサ５０９の出力端子がプログ
ラマブル記憶素子５０３の入力端子Ｄ／Ｔ／Ｌと、マル
チプレクサ５０５の第２の入力端子とに接続される。埋
込論理マクロセル４１２ＢＢの残りの部分は出力論理マ
クロセル４１２Ａ１に関してすでに記載したものと同様
の構成である。
【０１７４】埋込論理マクロセルは１４の異なる構成を
有する。埋込論理マクロセル４１２ＢＢ１は以下のいず
れかを与え得る、すなわち（ｉ）論理アロケータ４１１
Ｂ１からスイッチマトリックス４０１Ｂ１への組合せ出
力（図６４）、（ｉｉ）論理アロケータ４１１Ｂ１から
スイッチマトリックス４０１Ｂ１へのレジスタされたＤ
型フリップフロップ信号（図６５）、（ｉｉｉ）論理ア
ロケータ４１１Ｂ１からスイッチマトリックス４０１Ｂ
１へのレジスタされたＴ型フリップフロップ信号（図６
６）、または（ｉｖ）論理アロケータ４１１Ｂ１からス
イッチマトリックス４０１Ｂ１へのラッチされた信号
（図６７）のいずれかである。
【０１７５】同様に、埋込論理マクロセルが（ｉ）スイ
ッチマトリックス４０１Ｂ１への組合せ入力信号（図７
１）、（ｉｉ）Ｄ型フリップフロップからスイッチマト
リックス４０１Ｂ１へのレジスタされた入力信号（図６
８）、（ｉｉｉ）Ｔ型フリップフロップからスイッチマ
トリックス４０１Ｂ１へのレジスタされた入力信号（図
６９）、またはスイッチマトリックス４０１Ｂ１へのラ
ッチされた入力信号（図７０）のいずれかを与えるよう
に、マルチプレクサ５０９により選択され得る。レジス
タされかつラッチされた信号の各々が線ＣＬＫ０／ＬＥ
０、ＣＬＫ１／ＬＥ１上の信号のいずれかでクロック／
ラッチされ得る。代替的には、埋込論理マクロセル４１
２ＢＢ１は論理出力マクロセル４１２Ａ１におけるフリ
ップフロップ５０３のための上に述べた代替的記憶素子
を含むことが可能でかつその記載がここに引用により援
用される。
【０１７６】埋込論理マクロセル４１２ＢＢ１の重要な
特徴は動作のデュアルモードであり、すなわちスイッチ
マトリックス４０１Ｂ１への帰還を有する出力セルとし
てまたはレジスタされた／ラッチされた入力セルのいず
れかとして機能する埋込論理マクロセルの能力である。
埋込論理マクロセル４１２ＢＢ１はバイパス可能なレジ
スタされた／ラッチされた入力とともにプログラマブル
論理装置２１０Ｂの利用およびそのシリコン効率を大き
く増大させる。専用入力ピン信号および埋込論理マクロ
セル帰還信号の双方が常にスイッチマトリックス４０１
Ｂに入手可能である。このことにより埋込論理マクロセ
ルからの専用入力ピン信号およびレジスタされ／ラッチ
された入力信号か、または専用入力ピン信号に埋込まれ
たレジスタされた／ラッチされた帰還信号を加えたもの
かのいずれかを同時に使用することが可能となる。
【０１７７】出力論理マクロセル４１２Ａ１、４１２Ｂ
Ａ１および埋込論理マクロセル４１２ＢＢ１は２つの同
期クロック入力ピンの一方からの信号により個々のマク
ロセル毎にクロックされ／ラッチされる。このクロック
／ラッチイネーブリングによりユーザは単一の装置内に
フレキシブルでかつ多重のステートマシーンを実現化す
ることが可能となる。さらに、クロック／ラッチイネー
ブル入力ピンのいずれかがクロック／ラッチイネーブル
信号源として使用されたとしても、ピンはスイッチマト
リックスにとっては以前として入力ピンとして利用可能
である。
【０１７８】埋込論理マクロセル４１２ＢＢ２と４１２
ＢＢ３（図６３）は論理マクロセル４１２ＢＢ１と類似
する。しかしながらＰＬＤ２１０における１つのアーキ
テクチャルセルを有する２対１マルチプレクサ５０１が
論理マクロセル４１２ＢＢ２と４１２ＢＢ３における２
つのアーキテクチャルセルを有する４対１マルチプレク
サと置換えられる。同様に、出力論理マクロセル４１２
ＢＡ２と４１３ＢＡ３は論理マクロセル４１２Ａ２と等
価である（図５５）。装置２２０（図２２ないし図２
５）および２３０（図２６ないし２９）においては、専
用入力ピンのうち４つが専用入力信号のためのピンまた
はクロック信号のためのピンのいずれかとして使用可能
であることを思い出して頂きたい。したがって、論理マ
クロセル４１２ＢＡ２、４１２ＢＢ２、４１２ＢＡ３、
および４１２ＢＢ３は４つのクロック信号のうちのいず
れか１つにより駆動され得る。したがって、ＰＬＤ２２
０および２３０は、各マクロセルが利用可能なクロック
源を２つしか有していなかったＰＬＤ２１０に比べて、
クロック動作の点で大変大きなフレキシビリティをもた
らす。
【０１７９】この実施例においては、プログラマブル素
子５０３におけるラッチが入力端子、出力端子、ラッチ
イネーブル端子、非同期プリセット端子、および非同期
リセット端子を有する。ラッチは透明ラッチである。ラ
ッチイネーブル端子上の信号がローのとき、ラッチは透
明モードであり、かつ出力端子上の信号が入力端子上の
信号に応答する。ラッチイネーブル端子上の信号がハイ
のとき、出力信号は入力端子上にセットアップされたデ
ータを保持するべくラッチされる。プリセット端子およ
びリセット端子上の信号は、そのうちいずれかがラッチ
イネーブル端子上のハイの信号に関してアクティブであ
れば、優勢である。ラッチイネーブル、プリセット、お
よびリセット端子上の信号の他の組合せに関連する動作
の他のモードについては、「他の状態」または「イリー
ガルな状態」として定義する。
【０１８０】
【表４】 表４における特定的なビットシークエンスはこの発明の
一実施例を例示する目的のみのものであり開示された特
定の実施例に本件発明を限定することを意図しない。こ
の開示に鑑みて、当業者にとりプログラミングビッツに
関して様々な異なる値を使用して、本件発明のプログラ
マブル特性を構成することが可能になるであろう。
【０１８１】上に述べたとおり、プログラマブル論理ブ
ロックにおける埋込論理マクロセルを含むすべての論理
マクロセルが共通の非同期リセット積項および共通の非
同期プリセット積項により制御される。したがって、各
プログラムマブル論理ブロックに関しては、出力論理マ
クロセルであろうが埋込論理マクロセルであろうが論理
マクロセルにおけるすべてのフリップフロップが同時に
初期化される。
【０１８２】この実施例においては、このアーキテクチ
ャにおける第１のファクタは最適シリコン効率構造物に
おける性能とコストである。たとえば、多くのプログラ
マブル論理装置が単一チップ上での同期および非同期双
方の論理適用を支持する。しかしながら、同期と非同期
論理適用のニーズは異なっている。この構成ではより柔
軟性のある構造物がもたらされる一方で、使用、速度、
およびシリコン効率の点で今度は非効率的な構造物がも
たらされるという一定の妥協を必要とする。
【０１８３】１つの特定的例は、マクロセル毎に個々の
リセット、プリセット、クロック、および出力イネーブ
ル積項を固定的に割当てるものである。このような積項
の割当が大きなフレキシビリティをもたらす一方、マク
ロセル当り４つの積項を固定的に割当てること−−同期
論理応用に関しては大変高価な試みである−−が必要で
ある。制御積項は同期論理応用に関しては本質的に無駄
になってしまう。また、個々の積項の割当が論理マクロ
セルに関するクロックの選択に関しての妥協を強いる、
というのもマクロセルが外部同期クロックピンからの１
つのクロック信号のみに限定されており、このことが今
度は装置を単一の同期ステートマシーンに限定するから
である。
【０１８４】この発明のＩ／Ｏマクロセル４１３が図７
２に示される。Ｉ／Ｏマクロセル４１３はＩ／Ｏピン５
４１に結合された単一の３状態バッファ５４０を有す
る。３状態バッファ５４０の入力端子が出力論理マクロ
セルからの出力線に接続される。バッファ５４０の制御
端子は４対１プログラマブルマルチプレクサ５４２の出
力線に接続される。バッファ５４０の出力端子もまた装
置の第１のファミリー４００Ａにおけるスイッチマトリ
ックス４０１Ａと装置の第２のファミリー４００Ｂにお
ける埋込マクロセルマルチプレクサ５０９とスイッチマ
トリックス４０１Ｂとに結合される。
【０１８５】２つの出力イネーブル積項が４対１マルチ
プレクサ５４２の第１の２つの入力に接続される。第３
の入力端子が電源電圧Ｖccに接続かれかつ第４の端子は
接地される。マルチプレクサ５４２は選択的に出力イネ
ーブル信号をバッファ５４０に与える。
【０１８６】４対１マルチプレクサ５４２は２つのアー
キテクチャルセル５４３と５４４とを有する。第１のセ
ル５４３が論理０にプログラムされかつ第２のセル５４
４が論理１にプログラムされた場合、第１の出力イネー
ブル積項がトライステートバッファ５４０の制御端子へ
与えられる。アーキテクチャルセル５４３および５４４
の双方が論理１にプログラムされている場合、第２の出
力イネーブル積項がトライステートバッファ５４０の出
力制御端子に与えられる。アーキテクチャルセル５４３
が論理１にプログラムされておりかつセル５４４が論理
０にプログラムされている場合、電源電圧Ｖccがバッフ
ァ５４０の端子に与えられかつアーキテクチャルセル５
４３および５４４の双方が論理０にプログラムされてい
る場合、トライステートバッファ５４０の端子が接地さ
れる。
【０１８７】電源電圧Ｖccがトライステートバッファ５
４０に与えられる場合、バッファ５４０は出力バッファ
としての使用が永久に可能化され、かつ逆に制御端子が
接地されている場合にはバッファ５４０は、Ｉ／Ｏピン
５４１が永久に入力ピンとして機能するようにトライス
テートされる。出力イネーブル項のいずれかが制御端子
に与えられる場合、Ｉ／Ｏピンは積項により制御される
両指向性Ｉ／Ｏピンとして機能する。
【０１８８】先程の説明のとおり、２つの積項が一実施
例においては８つのＩ／Ｏセルからなるバンクに共通で
あり、かつもう１つの実施例においては６つのＩ／Ｏセ
ルからなるバンクに共通である。これら実施例の双方と
もに、２つの積項によりＩ／ＯセルのバンクがＩ／Ｏマ
クロセルのバンク内で２つの別個のパーシャルバンクと
して構成されることが可能となる。積項の１つがＩ／Ｏ
マクロセルの第１のパーシャルバンクを制御しかつ他方
の積項がＩ／Ｏマクロセルの第２のパーシャルバンクを
制御する。こうして、各Ｉ／Ｏマクロセルに対し２つの
積項を使用することによりＰＬＤ４００の能力は多大に
強化される。
【０１８９】本件発明のＩ／Ｏセル構造の重要な特徴
は、この構造がマクロセル４１２のＩ／Ｏピン４０３か
らの結合をはずす点である。論理マクロセル４１２のＩ
／Ｏピン４０３への結合を解くことで２つの主な利点が
存在する。第１に、結合を解くことによりプログラマブ
ルスイッチマトリックス４０１にとって二重の帰還能力
（dual feedback capability）がもたらされかつ第２に
はこの結合を解く作業によりピンに予め固定するという
よりはそれに属しているというスイッチマトリックス４
０１への接続の問題が取り払われる点である。二重の帰
還能力はカウンタ、シフトレジスタ、複雑なステートマ
シーン等の多くの量の埋込論理を必要とする適用と、埋
込論理のためにマクロセル機能を温存する多くの量のピ
ンを必要とするＩ／Ｏ集中適用に関して有益である。
【０１９０】スイッチ相互接続マトリックス４０１は、
このマトリックスを通る各信号がスイッチマトリックス
内の固定された数の相互接続素子を通過するように配列
されている。このことにより、スイッチマトリックス４
０１を通るすべての信号に関する時間遅延が実質的に同
じになりかつ所望であれば、スイッチマトリックス４０
１を通る同時発生の信号のグループの、再同期化が可能
となる。特定的には、スイッチマトリックスを通る信号
のための時間遅延が信号の起源に関係のない固定された
均一な径路独立の遅延である。したがって、専用入力ピ
ン信号、Ｉ／Ｏピン入力信号、および帰還信号について
は、スイッチマトリックスを通る際にすべて同じ遅延が
見られる。
【０１９１】スイッチマトリックス４０１を介する最大
速度を達成するために、マトリックスは意図的にフルク
ロスポイントスイッチとしては実現化されていなかっ
た。スイッチマトリックスは強化された機能性を達成す
るためにフルクロスポイントスイッチとして実現化され
得る。しかしながら、フルクロスポイントスイッチマト
リックスの強化された機能性は速度性能を劣化し、ダイ
サイズを増大させ、潜在的に無駄になるシリコンが増大
する。
【０１９２】スイッチマトリックス４０１は機能性と、
速度性能と、ダイサイズとの間にバランスをもたらすよ
うに選択された。スイッチマトリックス４０１は上に述
べたとおり、スイッチマトリックス４０１を通るすべて
の信号径路に関して均一な、固定の遅延時間を達成する
ような単一の集中スイッチとして構成されている。しか
しながら、スイッチマトリックス４０１はまた多重の階
層分散スイッチとして実現されてもよい。本件発明のス
イッチマトリックス４０１およびフルクロスポイントス
イッチマトリックスの記載に鑑み、様々な程度の機能
性、速度およびダイサイズを有する他のスイッチマトリ
ックスが当業者により設計されかつ実現され得る。
【０１９３】本件発明のプログラマブル論理装置４００
のＰＬＤ１１０のためのスイッチマトリックス４０１Ａ
１が図７３に示される。図７３において、水平の線がス
イッチマトリックス４０１Ａ１への信号入力線を示す。
垂直の線はプログラマブル論理ブロック４０２Ａ１−１
および４０２Ａ１−２への入力線を表わす。水平および
垂直線の交点にある円はプログラム可能接続を表わす。
特定的には、以下により詳細に述べるが、スイッチマト
リックス４０１Ａ１は複数の４対１プログラマブルマル
チプレクサと、複数の５対１プログラマブルマルチプレ
クサとを含む。
【０１９４】８つの水平線の最も上のグループはＩ／Ｏ
ピン４０３Ａ１−１７ないし４０３Ａ１−３２（図１
５）からの入力信号を与える線４２８Ａ１−１（図７
３）である。次の１６本の水平線のグループは論理マク
ロセル４１２Ａ１−１（図１５）からの線４２７Ａ１−
１−１ないし４２７Ａ１−１−１６（図７３）である。
したがって、これらの線が論理マクロセル４１２Ａ１−
１からスイッチマトリックス４０１Ａ１へ帰還信号を与
える。第３のグループの１６本の水平線はＩ／Ｏピン４
０３Ａ１−１ないし４０３Ａ１−１６（図１５）からの
線４２８Ａ１−２（図７３）でありかつ第４番目の１６
本の水平線のグループは論理マクロセル４１２Ａ１−２
からの線４２７Ａ１−２（図５０）である。次の線対は
専用入力ピン４０４Ａ１−１および４０４Ａ１−２から
の専用入力線である。下の４本の水平線は２つの専用入
力ピン４０４Ａ１−４および４０４Ａ１−５ならびに２
つのクロック／入力ピン４０４Ａ１−３および４０４Ａ
１−６に接続されている。
【０１９５】スイッチマトリックス４０１Ａの左側から
最初の２２本の垂直線４２６Ａ１−１−１ないし４２６
Ａ１−１−２２はプログラマブル論理ブロック４０２Ａ
１−１への入力線４２６Ａ１−１に接続されている。ス
イッチマトリックス４０１Ａ１の右側の残りの２２本の
垂直線はプログラマブル論理ブロック４０２Ａ１−２の
入力線４２６Ａ１−２である。
【０１９６】プログラマブル論理ブロック４０２Ａ１−
ｉに関連するスイッチマトリックス４０１Ａ１の部分は
全部で２０のプログラマブルマルチプレクサを有し、そ
の１つが積項アレイの各入力線を駆動しかつ選択された
スイッチマトリックス入力線、すなわち図７３における
水平線を選択されたスイッチマトリックス出力線すなわ
ち今度はプログラマブル論理ブロックへの入力線である
図７３における垂直線にプログラム的に結合する。こう
して、スイッチマトリックス４０１Ａ１は合計で４０の
プログラマブルマルチプレクサから構成される。プログ
ラマブル論理ブロックの入力線に関連する２０のプログ
ラマブルマルチプレクサの各グループでは、マルチプレ
クサのうち１６が４対１マルチプレクサでありかつ４つ
が５対１マルチプレクサである。各プログラマブル論理
ブロックのための入力線の２つがスイッチマトリックス
４０１Ａ１により専用入力ピンに直接接続される。図７
３において、各垂直線はマルチプレクサの１つからの出
力線であるかまたは２つの固定線のうちの１つであるか
のいずれかである。垂直線上の円は特定のマルチプレク
サの入力線と出力線との間のプログラマブル接続を表わ
す。
【０１９７】たとえば、マトリックスの左側から９番目
の垂直線はプログラマブル論理ブロック４０２Ａ１−１
への入力線４２６Ａ１−１−９でありかつスイッチマト
リックス４０１Ａ１におけるプログラマブル４対１マル
チプレクサの出力線である。このマルチプレクサへの入
力線はプログラマブル論理ブロック４０２Ａ１−１の９
番目のＩ／Ｏピンからの線４２８Ａ１−１−９と、第１
の論理マクロセル４０２Ａ１−１からの線４２７Ａ１−
１−１と、第２のプログラマブル論理ブロック４０２Ａ
１−２からの対応する線とである。
【０１９８】こうして、双方のプログラマブル論理ブロ
ック４０２Ａ１−１と４０２Ａ１−２の双方のための入
力信号のうち１６個が４つの異なる源、すなわち二重の
帰還能力を可能にするべく回転させられる２つのＩ／Ｏ
ピン源と２つのマクロセル帰還源とから派生する。
【０１９９】より特定的には、各４対１プログラマブル
マルチプレクサは、入力線の１つのみが出力線に接続さ
れるようにマルチプレクサを構成するべく使用される２
つのアーキテクチャルセルを有する。アーキテクチャル
セルはマルチプレクサへ入力選択信号を与える。マルチ
プレクサの各グループのためのリソースの選択を表５お
よび６に示す。
【０２００】
【表５】 表６を参照して、マルチプレクサは単一のプログラマブ
ル論理ブロックからのみ入力信号を受けるので、ブロッ
ク４０２Ａ１−１に関連するマルチプレクサのみが表６
に示されている。ブロック４０２Ａ１−２のためのアー
キテクチャルセルの構成は、源がブロック４０２Ａ１−
２からである点を覗いてはブロック４０２Ａ１−１に関
して示されたものと同様である。
【０２０１】
【表６】 スイッチマトリックス４０１Ａ１への入力信号源は、ど
の論理マクロセルおよびその論理マクロセルに関連する
Ｉ／Ｏピンに関しても、論理マクロセル帰還信号と対応
するＩ／Ｏピン上の信号の双方が装置１１０における各
プログラマブル論理ブロックで利用可能であるように、
適切に回転させられる。
【０２０２】たとえば、第１のＩ／Ｏピン上の信号は第
１の４対１マルチプレクサへの入力であり、かつ帰還信
号は第９番目の４対１マルチプレクサへの入力である。
こうして、この回転により積項アレイの大きさを増大さ
せることなく、埋込まれたレジスタされた能力が可能と
なる。こうして、先行技術の装置と違い、積項アレイの
大きさは論理マクロセルの数とは無関係である。
【０２０３】各プログラマブル論理ブロックが同じ入力
信号または異なる入力信号を受け得る点に留意された
い。このことによりこの構成で各アレイに共通の最大２
２の入力を有するモノリシックアレイとしてのまたは合
計最大数４２の入力信号を有する２つの別個の比較的独
立したスプリットアレイとしてかいずれかとして機能す
ることが可能となる。
【０２０４】スイッチマトリックス４０１Ａ１の代替的
な例が図７４および図７５に示される。表現をわかりや
すくするために、ブロック４０２Ａ１−１および４０２
Ａ１−２は、それぞれブロック「Ａ」および「Ｂ」とし
て表わされる。同様に、論理マクロセル４１２Ａ１−１
−１はＡ１にかつ論理マクロセル４１２Ａ１−２−１は
Ｂ１とし、ブロック４０１Ａ１−１内のマクロセルがマ
クロセルＡ１からマクロセルＡ１６まで変化しかつブロ
ック４０２Ａ１−２においてはマクロセルＢ１からＢ１
６まで変化する。帰還線はマクロセルの数字によって表
わされる。マクロセルに関連するＩ／Ｏピンはカラット
「∧」をつけたマクロセルの数で表わされる。専用入力
ピン４０４ＡはＩ１からＩ６とする。
【０２０５】プログラマブル論理装置１１０において
は、スイッチマトリックス４０１Ａ１が装置内の各プロ
グラマブル論理ブロックに対して２２本の入力線を駆動
していた。上に述べたとおり、重要な局面は、入力線の
数が固定されておりかつ論理マクロセルまたは専用入力
ピンの数における変化に伴って変化しないということで
ある。
【０２０６】この発明のＰＬＤのファミリに関する主要
な利点は速度である。したがって、装置内のコンポーネ
ントの各々がたとえいくらかフレキシビリティを犠牲に
したとしても速度に関して最適化されていた。特に相互
接続アーキテクチャが高集積度ＰＬＤの性能に関して極
めて重要な役割を果たす。この発明のセグメントされた
ブロックベースのＰＬＤアーキテクチャに関しては、相
互接続を実現するための少なくとも２つの方法が存在す
る、すなわち１つが一杯の密度(fully populated）のク
ロスポイントスイッチ相互接続アレイであり、もう１つ
は密度の低いスイッチマトリックスである。
【０２０７】先程も述べたとおり、一杯の密度の相互接
続アレイはかなりの速度の劣化を引起こしかつダイコス
トが高くなる可能性がある。したがって、スイッチマト
リックス４０１は部分的に詰込まれた構造でありかつ一
実施例においては一連のマルチプレクサに基づくもので
ある。スイッチマトリックス４０１は一杯に詰込まれた
クロスポイントスイッチ（または相互接続アレイ）とし
て実現されるのではなく、本発明のＰＬＤのためのシグ
ナルルーチングは本質的に２つのファクタから影響を受
ける、すなわち１つはプログラマブル論理ブロックにお
けるプログラマブル論理アレイへの入力線の数でありか
つもう１つはこの入力線の各々に対するスイッチマトリ
ックスマルチプレクサのサイズである。
【０２０８】上に述べたとおり、ＰＬＤ１１０はプログ
ラマブル論理ブロックへの２２の入力線を有する。ま
た、ＰＬＤ１１０のためのスイッチマトリックスマルチ
プレクサは４：１および５：１マルチプレクサとして実
現される。これは低集積度のＰＬＤには許容可能である
が、本件発明のより集積度の高いＰＬＤ１２０、１３
０、２２０、および２３０はこれよりもさらに大きいル
ーチング能力がある。
【０２０９】より大きいルーチング能力を確保するため
に、プログラマブル入力線の数とスイッチマルチプレク
サのサイズの双方がこれらＰＬＤに関して増大される。
しかしながら、プログラマブルアレイ入力線の数を増や
しかつスイッチマトリックスマルチプレクサの大きさを
増大すれば速度の劣化とダイイズの不都合を生じる。た
とえば、上記の技術に関する一実施例においては、プロ
グラマブル入力線の数を４つ増やせば約０．４ないし
０．６ナノ秒の速度の劣化がありかつ約６０００ないし
７０００平方ミリの潜在的ダイサイズの増大がもたらさ
れる。したがって、本件発明の原則に従い、ダイサイズ
と、速度と、ルーチン能力との間にバランスがとられ
る。
【０２１０】本件発明の高集積度ＰＬＤ１２０、１３
０、２２０、および２３０に関しては好ましくは各ルー
ト可能信号が各プログラマブル論理ブロックへ入る２．
５を越える数の径路を有していなければならず、すなわ
ちルート能力係数にして２．５以上となる。より好まし
くは、各信号が少なくとも３つの径路でルート可能であ
る。
【０２１１】たとえばプログラマブルアレイへの入力線
の数またはスイッチマトリックスマルチプレクサのサイ
ズを調節するかのいずれかにより２．５以上の信号ルー
ト能力が達成される。固定した数のプログラマブルアレ
イ入力線に関して、すなわち２６の入力線に関しては、
スイッチマトリックスマルチプレクサのサイズは少なく
とも２．５ルート能力係数を与えるべく選択される。特
定的には、本件実施例においては、スイッチマトリック
ス４０１に関するルート能力係数は以下のようになる。
【０２１２】
【数１】 ＰＬＤ１１０、１２０、１３０、２１０、２２０、およ
び２３０に関する。スイッチマトリックス４０１へのル
ート可能信号の合計数は専用入力ピン信号、論理マクロ
セル帰還信号、およびＩ／Ｏピン信号の和であり、この
和はスイッチマトリックスに関する信号源の最大数であ
る。表７がこの発明のＰＬＤの各々のためのマルチプレ
クサのサイズ（ｍｕｘサイズ）と、プログラマブルアレ
イ入力線の数と、ルート可能信号の合計数を示す。
【０２１３】
【表７】 ＰＬＤ１２０において、スイッチマトリックス４０１Ａ
２は２６の信号を各プログラマブル論理ブロック４０２
Ａ２にルート決めする。２６の信号は最大１０４のグロ
ーバル信号から導出される。さらに、表７に示すとお
り、スイッチマトリックス４０２Ａ２によりもたらされ
る入力信号の各々は１６対１マルチプレクサから導出さ
れる。したがって、１０４の信号源が各帯域約６．５信
号で１６の帯域にグループ決めされる。１つの信号が２
つまたは３つ以上の帯域で共有されてもよい。こうし
て、帯域構成の比較の目的で、信号の一部がその信号を
共有する各帯域に割当てられる。したがって、ある帯域
における信号はある信号の一部分を含み得る。図７６は
ＰＬＤ１２０における全部で４つのプログラマブル論理
ブロックのために使用される信号帯域の組を示す。
【０２１４】わかりやすく表わすために、プログラマブ
ル論理ブロック４０２Ａ２−１、４０２Ａ２−２、４０
２Ａ２−３、４０２Ａ２−４はそれぞれブロック
「Ａ」、「Ｂ」、「Ｃ」、および「Ｄ」として表わされ
る。同様に、論理マクロセル４１２Ａ２−１−１は「Ａ
０」に、論理マクロセル４１２Ａ１−１−１２は「Ａ１
１」に、かつ論理マクロセル４１２Ａ２−２−１は「Ｂ
０」になる。こうして、ブロック４０２Ａ２−１内の論
理マクロセルはマクロセルＡ０からマクロセルＡ１１ま
での範囲にあり、かつブロック４０２Ａ２−２ではマク
ロセルＢ０からＢ１１までの範囲にあり、かつブロック
４０２Ａ２−３ではマクロセルＣ０からＣ１１までの範
囲にあり、かつブロック４０２Ａ２−４ではマクロセル
Ｄ０からＤ１１までの範囲にある。スイッチマトリック
ス４０１Ａ２への帰還線はマクロセルの数字により表わ
される。マクロセルに関連するＩ／Ｏピンはマクロセル
の数字にカラット「∧」を付けて示す。専用入力ピン４
０４Ａ２はそれぞれＩ０ないしＩ７まである。
【０２１５】一実施例において、１０４の信号が１６の
信号帯域にグループ決めされ、かつ各帯域からの一信号
はスイッチマトリックス４０１Ａ２の１６：１マルチプ
レクサの１つへの入力信号としてプログラム的に選択可
能である。図７７が、各帯域が６．５の信号を有しかつ
帯域からの出力線が１６：１マルチプレクサへの入力線
である、１６の帯域を模式的に示す。信号はルート能力
を最大にするためかつＰＬＤ１２０のレイアウトを簡単
にするためにグループにされている。帯域における信号
は専用入力ピンの物理的な位置と速度性能および製造の
容易性を維持するために必要なレイアウトの配慮に基づ
いて選択される。
【０２１６】帯域における信号源がマクロセル帰還と対
応するＩ／Ｏ帰還の双方が各プログラマブル論理ブロッ
クにとって利用可能となり得るように適切にローテーシ
ョンされる。このローテーションによりアレイのサイズ
を増大させることなく埋込レジスタの能力が発揮され、
かつこれこそがこの発明の重要な特徴の１つである。本
件発明の重要な局面では帯域内に信号を配列しかつ帯域
内の信号をローテーションさせることで、専用入力ピン
Ｉ／Ｏピン、マクロセル帰還線、および埋込マクロセル
帰還線からプログラマブル論理ブロック信号を同時に得
るための最大のフレキシビリティおよびルート能力が実
現されることである。
【０２１７】図７８ないし８１には、ＰＬＤ１２０の４
つのプログラマブル論理ブロック４０２Ａ２のすべての
ための実際のスイッチマトリックス信号パターンが示さ
れる。図７８ないし８１における列がその列内でローテ
ーションされる帯域における信号でありかつ各行が左側
の列に示された入力線上に入力信号を与える１６対１マ
ルチプレクサへの入力信号である。表示をより簡単にす
るために、図７８ないし８１が各図において入力線の列
を含んでいる点に留意されたい。しかしながら単一の入
力信号のみが４つの表に示される表の各行により与えら
れる。
【０２１８】本件発明の原則に従えば、各プログラマブ
ル論理ブロック４０２Ａ２−ｉのための２６の入力信号
は４つのブロックすべてにとって独自または同じもので
良い。このことによりＰＬＤ１２０が最大２６の入力信
号を有するモノリシックアレイとして、または所与の瞬
間に合計最大数にして１０４の入力信号を有する４つの
別個の比較的独立したスプリットアレイとして機能する
ことを可能にする。
【０２１９】ＰＬＤ１３０においては、スイッチマトリ
ックス４０１Ａ３がまた各プログラマブル論理ブロック
４０２Ａ３へ２６の信号をルート決めする。２６の信号
は最大１３４のグローバル信号から導出される。さら
に、表７に示されるとおり、スイッチマトリックス４０
２Ａ３により与えられる入力信号の各々が１６対１マル
チプレクサから導出される。こうして、１３４の信号源
が各帯域内約８．５信号で１６の帯域へグループ分けさ
れる。図８２はＰＬＤ１３０における全部で４つのプロ
グラマブル論理ブロックのために使用される信号帯域の
組を示す。
【０２２０】表現をよりわかりやすくするために、プロ
グラマブル論理ブロック４０２Ａ３−１、４０２Ａ３−
２、４０２Ａ３−３、および４０２Ａ３−４をはそれぞ
れブロック「Ａ」、「Ｂ」、「Ｃ」、および「Ｄ」とし
て表わされる。同様に、論理マクロセル４１２Ａ３−１
−１は「Ａ０」に、論理マクロセル４１２３１−１−１
６は「Ａ１５」に、かつ論理マクロセル４１２Ａ３−２
−１は「Ｂ０」にする。こうして、論理マクロセルは、
ブロック４０２Ａ３−１においてはマクロセルＡ０から
マクロセルＡ１５まで変化し、ブロック４０２Ａ３−２
においてはマクロセルＢ０からＢ１５まで変化し、ブロ
ック４０２Ａ３−３においてはマクロセルＣ０からＣ１
５まで変化し、かつブロック４０２Ａ３−４においては
マクロセルＤ０からＤ１５まで変化する。スイッチマト
リックス４０１Ａ３への帰還線はマクロセルの数字によ
り表わされる。マクロセルに関連するＩ／Ｏピンはマク
ロセルの数字にカラット「∧」を付記して示す。専用入
力ピン４０４Ａ３はそれぞれＩ０ないしＩ５とする。
【０２２１】一実施例において、１３４の信号が１６の
信号帯域にグループ決めされ、かつ各帯域からの１つの
信号がスイッチマトリックス４０１Ａ２の１６：１マル
チプレクサの１つへの入力信号となる。図８３はそれぞ
れ８．５の信号を有する１６の帯域を示す。帯域からの
出力線は１６：１マルチプレクサへの入力線である。信
号は帯域においてグループ分けされローテーション能力
を最大にするとともにかつＰＬＤ１３０のレイアウトを
簡単なものにする。帯域における信号源が各プログラマ
ブル論理ブロックにとってマクロセル帰還および対応す
るＩ／Ｏ帰還が利用可能となるように概略ローテーショ
ンされる。このローテーションにより、アレイの大きさ
を増大させることなく埋込レジスタの能力および信号ロ
ーテーション能力を実現することが可能で、かつこれこ
そが本件発明の重要な特徴の１である。
【０２２２】図８４ないし８７はＰＬＤ１３０の４つの
プログラマブル論理ブロック４０２Ａ３のすべてのため
の実際のスイッチマトリックス信号パターンを示す。図
８４ないし８７における列は上に述べるとおり各列でロ
ーテーションされる帯域における信号であり、かつ各行
は左側の列に示された入力線上に入力信号を与える１６
対１マルチプレクサへの入力線を示す。わかりやすく表
わすために、図８４ないし８７は各図に入力線の列を含
んでいる点に留意されたい。しかしながら４つの図にお
いて示されるように表の各行に関しては単一の入力信号
しか与えられない。
【０２２３】本件発明の原則に従えば、各プログラマブ
ル論理ブロック４０２Ａ３−ｉのための２６の入力信号
は４つのブロックに関して独自のものでもよいしまたは
同じものでもよい。このことによりＰＬＤ１３０が最大
２６の入力信号を有するモノリシックアレイとしてまた
は所与の瞬間に可能な１３４の信号から合計最大数にし
て１０４の入力信号を有する４つの別個な比較的独立し
たスプリットアレイのいずれかとして機能することを可
能にする。
【０２２４】上に述べたとおり、ＰＬＤ１２０、１３
０、２２０および２３０は、プログラマブルアレイ４１
０および１６：１マルチプレクサを有するスイッチマト
リックス４０２に対しての入力線の数が増えており、こ
れによりこれら高集積度の装置に対して少なくとも２．
５のローテーション能力ファクタがもたらされる。しか
しながら、ＰＬＤ２１０は本件発明の他の装置に比べる
と集積度が低い装置でありかつしたがってＰＬＤ２１０
においては、スイッチマトリックス４０１Ｂ１が各プロ
グラマブル論理ブロック４０２Ｂ１に対して２２の信号
をルート決めする。この２２の信号は最大１０２グロー
バル信号から導出される。さらに、表７に示されるとお
り、スイッチマトリックス４０２Ｂ１によりもたらされ
る入力信号の各々が１２対１マルチプレクサから導出さ
れる。したがって、１０２の信号源が各帯域において約
８．５の信号で１２の帯域にグループ分けされる。図８
８はＰＬＤ２１０における４つのプログラマブル論理ブ
ロックすべてのために使用される信号帯域の組を示す。
【０２２５】わかりやすくするために、プログラマブル
論理ブロック４０２Ｂ１−１、４０２Ｂ１−２、４０２
Ｂ１−３、および４−２Ｂ１−４はそれぞれ「Ａ」、
「Ｂ」、「Ｃ」、および「Ｄ」として表わされる。同様
に、論理マクロセル４１２ＢＡ１−１−１は「Ａ０」
に、埋込論理マクロセル４１２ＢＢ１−１−１は「Ａ
１」に、論理マクロセル４１２ＢＢ１−１−８は「Ａ１
５」に、かつ論理マクロセル４１２ＢＡ１−２−１は
「Ｂ０」になる。したがって、ブロック４０２Ｂ１−１
においては、論理マクロセルはマクロセルＡ０からマク
ロセルＡ１５までの範囲にあり、ブロック４０２Ｂ１−
２においてはマクロセルＢ０からＢ１５までであり、ブ
ロック４０２Ｂ１−３においてはマクロセルＣ０からＣ
１５までであり、かつブロック４０２Ｂ１−４において
はマクロセルＤ０からＤ１５までであり、なお偶数が出
力論理マクロセルを示しかつ奇数が埋込論理マクロセル
を示す。スイッチマトリックス４０１ＡＢ１への帰還線
はマクロセルの数字で表わされる。出力論理マクロセル
に関連するＩ／Ｏピンはマクロセルの数にカラット
「∧」を付記して表わす。専用入力ピン４０４Ｂ１はそ
れぞれＩ０ないしＩ５とされる。
【０２２６】一実施例において、１０２の信号が１２の
信号帯域にグループ分けされかつ各帯域からの１つの信
号がスイッチマトリックス４０１Ｂ１の１２：１マルチ
プレクサの１つへの入力信号である。図８９は、各帯域
が８．５の信号を有する１２の帯域を示す。帯域からの
出力線は１２：１マルチプレクサへの入力線である。信
号は、ルート能力を最大限にしかつＰＬＤ２１０のレイ
アウトを簡単にするために帯域にグループ決めされてい
る。帯域における信号源は各プログラマブル論理ブロッ
クにとってマクロセル帰還および対応するＩ／Ｏ帰還が
利用可能になるように適切にローテーションされる。こ
のローテーションによりアレイの大きさを増大させるこ
となく埋込レジスタの能力が実現されかつこれこそが本
件発明の重要な特徴の１つである点に留意されたい。
【０２２７】図９０ないし９２は、ＰＬＤ２１０の４つ
のプログラマブル論理ブロック４０２Ｂ１のすべてのた
めの実際のスイッチマトリックス信号パターンを示す。
図９０ないし９２における列はその列内でローテーショ
ンされる帯域における信号を示し、かつ各行が左側の列
に示された入力線上に入力信号を与える１２対１マルチ
プレクサへの入力信号である。わかりやすく表わすため
に、図９０ないし９２は各図における入力線列を含む点
に留意されたい。しかしながら、４つの図に示された表
の各列により与えられるのは単一の信号だけである。
【０２２８】この発明の原則に従い、各プログラマブル
論理ブロック４０２Ｂ１−ｉのための２２の入力信号は
４つのブロックすべてに関して独自のものでもよいしま
たは同じであってもよい。このことによりＰＬＤ２１０
が最大２２の入力信号を有するモノリシックアレイとし
てか、または可能な１０２の信号のうち合計最大数にし
て８８の入力信号を有する４つの別個の相対的に独立し
たスプリットアレイのいずれかとして機能することが可
能である。
【０２２９】ＰＬＤ２２０においては、スイッチマトリ
ックス４０１Ｂ２が各プログラマブル論理ブロック４０
２Ｂ２へ２６の信号をルート決めする。２６の信号は最
大１５２グローバル信号から導出されたものである。さ
らに、表７に示されるとおり、スイッチマトリックス４
０２Ｂ２により与えられる入力信号の各々が１６対１マ
ルチプレクサから導出される。したがって、１５２の信
号源が各帯域内に約９．５ の信号を有する１６の帯域
にグループ分けされる。図９３はＰＬＤ２２０における
全部で８つのプログラマブル論理ブロックのために使用
される信号帯域の組を示す。
【０２３０】わかりやすく表現するために、プログラマ
ブル論理ブロック４０２Ｂ２−１、４０２Ｂ２−２、
…、４０２Ｂ２−８はそれぞれ「Ａ」、「Ｂ」、…、
「Ｈ」として表わされる。同様に、論理マクロセル４１
２ＢＡ２−１−１は「Ａ０」に、埋込論理マクロセル４
１２ＢＢ２−１−１は「Ａ１」に、論理マクロセル４１
２ＢＢ２−１−６は「Ａ１１」に、かつ論理マクロセル
４１２ＢＡ２−２−１は「Ｂ０」になる。こうして、論
理マクロセルはブロック４０２Ｂ２−１においてはマク
ロセルＡ０からマクロセルＡ１１までの範囲にわたり、
ブロック４０２Ｂ２−２においてはマクロセルＢ０ない
しＢ１１にわたり、…、かつブロック４０２Ｂ２−８に
おいてはマクロセルＨ０ないしＨ１１の範囲におよび、
ただし偶数が出力論理マクロセルでありかつ奇数は埋込
論理マクロセルとする。スイッチマトリックス４０１Ｂ
２への帰還線はマクロセルの数字により表わされる。出
力論理マクロセルと関連するＩ／Ｏピンはマクロセルの
数字にカラット「∧」を付記して表わされる。専用入力
ピン４０４Ｂ２はそれぞれＩ０ないしＩ７の数字を付け
られる。
【０２３１】一実施例においては、１５２の信号が１６
の信号帯域にグループ分けされかつ各帯域からの１信号
がスイッチマトリックス４０１Ｂ２の１６：１マルチプ
レクサの１つへの入力信号である。図９４は各々９．５
信号を有する１６の帯域を模式的に示し、かつ帯域から
の出力は１６：１マルチプレクサへの入力線である。信
号はルート能力を最大限にしかつＰＬＤ２２０のレイア
ウトを簡略化するために帯域にグループ分けされてい
る。帯域における信号源が各プログラマブル論理ブロッ
クにとってマクロセル帰還と対応するＩ／Ｏ帰還の双方
が入手可能になるよう概略ローテーションされる。この
ローテーションにより、アレイのサイズを増大させるこ
となく埋込レジスタ能力が達成されかつこれこそが本件
発明の重要な特徴の１つである。
【０２３２】図９５ないし１１０には、ＰＬＤ２２０の
８つのプログラム論理ブロック４０２Ｂ２のすべてのた
めの実際のスイッチマトリックス信号パターンを示す。
図９５ないし１１０における列は上に述べたとおり列内
でローテーションされる帯域における信号を示し、かつ
各行が左側の列に示される入力線上に入力信号を与える
１６対１マルチプレクサへの入力信号を示す。わかりや
すくするために、図９５ないし１１０が各図における入
力線の列を含んでいる点に留意されたい。しかしなが
ら、スイッチマトリックス４０２Ｂ２のこの部分を表わ
す４つの図に示されるような表の各行により与えられる
信号は単一の入力信号のみである。
【０２３３】特に、図９５ない図９８はプログラマブル
論理ブロック４０２Ｂ２−１および４０２Ｂ２−８を駆
動するスイッチマトリックスの部分を表わす。図９９な
いし１０２はプログラマブル論理ブロック４０２Ｂ２−
２および４０２Ｂ２−７を駆動するスイッチマトリック
スの部分を表わす。図１０３ないし１０６はプログラマ
ブル論理ブロック４０２Ｂ２−３および４０２Ｂ２−６
を駆動するスイッチマトリックスの部分を表わす。図１
０７ないし１１０はプログラマブル論理ブロック４０２
Ｂ２−４および４０２Ｂ２−５を駆動するスイッチマト
リックスの部分を表わす。
【０２３４】本件発明の原則に従えば、各プログラマブ
ル論理ブロック４０２Ｂ２−ｉに対しての２６入力信号
は８つのブロックすべてに対して独自のものでもよいし
または同じものでもよい。このことによりＰＬＤ２２０
が最大２６の入力信号を有するモノリシックアレイとし
てか、または所与の瞬間に合計最大数にして１５２の入
力信号を有する８つの別個の相対的に独立したスプリッ
トアレイとしてかのいずれかの機能を果たすことが可能
となる。
【０２３５】ＰＬＤ２３０において、スイッチマトリッ
クス４０１Ｂ３は２６の信号を各プログラマブル論理ブ
ロック４０２Ｂ３にルート決めする。２６の信号は１９
８の可能な信号というよりはむしろ最大１５０のグロー
バル信号から導出される。さらに、表７に示されるとお
り、スイッチマトリックス４０２Ｂ３により与えられる
入力信号の各々は１６対１マルチプレクサから導出され
る。したがって、１５０の信号源が各帯域において約
９．５の信号を有する１６の帯域にグループ分けされ
る。
【０２３６】わかりやすく表わすために、プログラマブ
ル論理ブロック４０２Ｂ３−１、４０２Ｂ３−２、…、
４０２Ｂ３−８はそれぞれブロック「Ａ」、「Ｂ」、
…、「Ｈ」として表わされる。同様に、論理マクロセル
４１２ＢＡ２−１−１は「Ａ０」に、埋込論理マクロセ
ル４１２ＢＢ２−１−１は「Ａ１」に、論理マクロセル
４１２ＢＢ２−１−８は「Ａ１５」に、かつ論理マクロ
セル４１２ＢＡ２−２−１は「Ｂ０」になる。したがっ
て、ブロック４０２Ｂ２−１においては論理マクロセル
はマクロセルＡ０からマクロセルＡ１５までの範囲にあ
り、ブロック４０２Ｂ２−２においてはマクロセルＢ０
ないしＢ１５、…、にありかつブロック４０２Ｂ２−８
においては、マクロセルＨ０ないしＨ１５の範囲にあ
り、ただし偶数が出力論理マクロセルを表わしかつ奇数
が埋込論理マクロセルであるとする。。スイッチマトリ
ックス４０１Ｂ３への帰還線はマクロセルの数字により
表わされる。出力論理マクロセルに関連するＩ／Ｏピン
はマクロセルの数字にカラット「∧」を付記して表わさ
れる。専用入力ピン４０４Ｂ３はそれぞれＩ０ないしＩ
５の数字を付けられる。
【０２３７】図１１１はプログラマブル論理ブロック４
０２Ｂ３−１および４０２Ｂ３−８に使用される信号帯
域の組を示す。図１１２はプログラマブル論理ブロック
４０２Ｂ３−２および４−２Ｂ３−７に使用される信号
帯域の組を示す。図１１３はプログラマブル論理ブロッ
ク４０３Ｂ３−３および４０２Ｂ３−６に使用される信
号帯域の組を示し、かつ図１１４はプログラマブル論理
ブロック４０３Ｂ３−４および４０２Ｂ３−５のための
信号帯域の組を示す。したがって、ＰＬＤ２３０のため
の信号帯域の４つの組が存在し、すなわちブロックの各
対に対して１組存在する。帯域のこのような配列が使用
されたのは、各プログラマブル論理ブロックが１９８の
可能な信号すべてというよりはむしろ最大１５０の信号
から２６の入力信号を導出させるからである。より少な
い数の信号がＰＬＤ２３０の速度性能を維持するために
使用された。１５０の信号が十分なフレキシビリティを
提供しかつ少なくとも２．５のルート能力ファクタを与
えるべく選択される。
【０２３８】図１１１ないし１１４に示されるとおり、
帯域のための１５０の信号源が６つの専用入力ピン信
号、６４のＩ／Ｏピン帰還信号、および６４の出力マク
ロセル帰還信号からなるプログラマブル論理ブロックの
ための１３４の共通の信号源を有する。他の１６の信号
源はプログラマブル論理ブロックの各対に対して異な
る。これら１６の信号はプログラマブル論理ブロックの
対の各々のブロックからの８つの埋込マクロセル帰還信
号である。
【０２３９】一実施例において、１５０の信号が１６の
信号帯域にグループ分けされかつ各帯域からの１信号が
スイッチマトリックス４０１Ｂ３の１６：１マルチプレ
クサの１つへの入力信号である。図１１５−１１６は各
帯域が９．５の信号を有する１６の帯域を模式的に示
す。帯域からの出力線は１６：１マルチプレクサへの入
力線である。信号はルート能力を最大限にしかつＰＬＤ
２３０のレイアウトを簡略化するために帯域にグループ
分けされている。帯域における信号源は各プログラマブ
ル論理ブロックにとってマクロセル帰還および対応する
Ｉ／Ｏ帰還の双方が利用可能になるように適切に回転さ
せられる。このローテーションによりアレイの大きさを
増大させることなく埋込レジスタ能力が達成されかつこ
れこそが本件発明の重要な特徴の１つである。
【０２４０】図１１７ないし１３２はＰＬＤ２３０の８
つのプログラマブル論理ブロック４０２Ｂ３のすべての
ための実際のスイッチマトリックス信号パターンを示
す。図１１９ないし１３２における列は上に述べたよう
な、列内でローテーションされる帯域における信号であ
り、かつ各行が左側の列に示される入力線上に入力信号
を与える１６対１マルチプレクサへの入力信号を示す。
わかりやすく表わすために、図１１７ないし１３２が各
図における入力線列を含んでいる点に留意されたい。し
かしながら、単一の入力信号のみが、スイッチマトリッ
クス４０２Ｂ３の１つの部分を表わす４つの図に示され
る表の各行により与えられる。
【０２４１】特に、図１１７ないし１２０はプログラマ
ブル論理ブロック４０２Ｂ３−１および４０２Ｂ３−８
を駆動するスイッチマトリックスの部分を表わす。図１
２２ないし１２５はプログラマブル論理ブロック４０２
Ｂ３−２および４０２Ｂ３−７を駆動するスイッチマト
リックスの部分を表わす。図１２５ないし１２８はプロ
グラマブル論理ブロック４０２Ｂ３−３および４０２Ｂ
３−６を駆動するスイッチマトリックスの部分を表わ
す。図１２９ないし１３２はプログラマブル論理ブロッ
ク４０２Ｂ３−４および４０２Ｂ３−５を駆動するスイ
ッチマトリックスの部分を表わす。
【０２４２】ＰＬＤ２３０のためのスイッチマトリック
ス４０１Ｂ３は２６の入力線を８組備え、すなわち各Ｐ
ＬＤ４０２Ｂ３に対して１組備える。これら２６の入力
線の各々が１６：１マルチプレクサの組から導出され
る。２６の入力信号は各ＰＬＤ４０２Ｂ３に対して独自
のものでもよいしまたは同じものでもよい。これにより
装置２３０が１３４のうち最大２６の入力を有するモノ
リシックなアレイとしてか、または（可能な１９８のう
ち）合計最大数にして１９８の入力を有する８つの別個
の相対的に独立したスプリットアレイとしてか、または
４対の装置として機能することが可能になる。こうし
て、上に述べたとおり、本件発明のプログラム可能論理
装置１１０、１２０、１３０、２１０、２２０、２３０
は複数のプログラマブル接続を有する。このプログラマ
ブル接続は、複数の電気的に消去可能なセルにより制御
される。セルの数は特定的な実施に依存するが、各装置
に対するセルの数はそれぞれ表８ないし１３に示され
る。セルの数は上記の実施例を例示するものである。開
示の内容に鑑みて、当業者は本件発明の原則に従うＰＬ
Ｄを異なった数の消去可能セルで設計し得る。したがっ
て、以下の表は例示目的のみのものでありかつ本件発明
を示されたセルの数に限定することを意図していない。
【０２４３】
【表８】
【０２４４】
【表９】
【０２４５】
【表１０】
【０２４６】
【表１１】
【０２４７】
【表１２】
【０２４８】
【表１３】 先程も述べたとおり、表現をわかりやすくするために、
プログラマブルなアーキテクチャルセルについてのみ記
載されている。これらの適用におけるセルは、本件発明
に従うヒューズ、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、
ＲＡＭセル、またはＣＭＯＳ非ヒューズ技術でもよい。
アーキテクチャルセルは、プログラマブルコンポーネン
トに入力選択信号または出力選択信号のいずれかを与え
るための手段であり、これによりそこを介してコンポー
ネントが所望の信号を通過させる。
【０２４９】論理変数の積を形成するために使用される
ＡＮＤゲートのアセンブリおよびこれに伴うこのような
積項の総和を形成するためのＯＲゲートのアセンブリと
してのプログラマブルＡＮＤ／ＯＲアレイについて上に
述べた。しかしながら、当業者に周知である論理変換を
使用して、好ましい実施例においては、プログラマブル
ＡＮＤ、固定ＯＲアレイ（ＡＮＤ／ＯＲアレイ）はプロ
グラマブルＮＯＲ固定ＮＯＲアレイと置換されてもよ
い。ＮＯＲ論理を使用することにより等価なプログラマ
ブルＡＮＤ／ＯＲアレイに比べて速度が強化されるが、
これら２つのアレイの論理機能は等価である。
【０２５０】ＡＮＤ／ＯＲアレイはまた入力信号（Ａ）
の補数（／Ａ）を形成するインバータを含んでもよい。
ＡＮＤ／ＯＲアレイはまた、ド・モルガンの定理を利用
することにより、論理変数の和を形成するＯＲゲートの
アセンブリに、そのような和の積を形成するＡＮＤゲー
トのアセンブリを伴うものとして配列されることが可能
で、すなわち、
【０２５１】
【数２】 というもので、当業者にとり周知の態様で行なえる。た
とえば、論理積項の和Ａ・Ｂ＋Ｃ・Ｄ＋Ｅ・Ｆ・Ｇは補
われた変数の和の積の補数として書表されることが可能
である、すなわち以下のとおりである。
【０２５２】
【数３】 表現をわかりやすくするため、論理積の論理和と論理和
の論理積とは本明細書においては集合的に「論理和／積
項」と表現される。
【０２５３】たとえば図３０ないし３７に示されるゲー
トの形状はＰＡＬモードで示されており、ＡＮＤゲート
は通常プログラマブルでありかつＯＲゲートは通常固定
である。上記で適用したド・モルガンの定理を利用しか
つ信号径路内に信号インバータを組込んで、プログラマ
ブルＯＲゲートと固定ＡＮＤゲートの観点からゲートの
形状を表現することも可能である。より一般的には、ゲ
ートはＰＬＡモードで示すことが可能で、この場合ＡＮ
ＤゲートおよびＯＲゲート双方がプログラマブルであ
る。
【０２５４】本件発明のプログラマブル論理装置４００
のスイッチング特性が表１４および１５に示され、かつ
ＤＣ特性が表１６に示される。パラメータの記号および
パラメータの定義はカリフォルニア州サニィベイル（Su
nnyvale ）のアドバンスト・マイクロ・ディバイシズ
（Advanced Micro Devices）の、「ＰＡＬ装置データブ
ック」（PAL Device Data Book）の第５−５３３頁ない
し５−５３５頁（１９８８年）により完全に記載されて
おり、これについてはここで引用により援用する。表１
４−１９における特性は本件発明の一実施例を例示する
ためのものであり、本件発明を開示された特定の値に限
定することを意図していない。
【０２５５】
【表１４】
【０２５６】
【表１５】
【０２５７】
【表１６】
【０２５８】
【表１７】
【０２５９】
【表１８】
【０２６０】
【表１９】 パラメータｆMAX は装置が動作することを保証される最
大クロック速度（rate）である。プログラマブル論理装
置に固有のフレキシビリティがクロックされたフリップ
フロップ設計を選択することを可能にするので、パラメ
ータｆMAX は３つの形式の同期設計に特定のものであ
る。
【０２６１】第１の形式の設計は帰還信号がオフチップ
で送られるステートマシンである。この外部の帰還は装
置入力ピンに戻り得るか、または多重チップステートマ
シン内の第２の装置に至り得るかのいずれかである。こ
の期間を規定する最も遅い径路は、クロック対出力時間
および外部信号のための入力セットアップ時間（ｔSU＋
ｔCO）の総和である。可逆の、ｆMAX は外部帰還を伴う
または等価な速度の装置に関連しての最大周波数であ
る。このｆMAX は「ｆMAXO」として示される。
【０２６２】第２の設計の形式は内部帰還のみを伴う単
一チップのステートマシンである。この場合には、フリ
ップフロップの入力が、装置の入力およびフリップフロ
ップの出力により規定される。これらの条件下で、期間
は、内部帰還および論理を介してフリップフロップ出力
からフリップフロップ入力への内部遅延（ｔCIS ）によ
り制限される。このｆMAX は「ｆMAXI」として示され
る。
【０２６３】第３の形式の設計は単純なデータ径路の適
用である。この場合、入力データはフリップフロップに
与えられかつクロックスルーされる、すなわち帰還は採
用されない。これらの条件下では、時間期間はデータセ
ットアップ時間とデータ保持時間（ｔSU＋ｔHOR ）の総
和により制限される。しかしながら、各ｆMAX 型の時間
期間のためのより低い制限は最小クロック期間（ｔCWH
＋ｔCWL ）である。通常、この最小クロック期間は「ｆ
MAX 」として示される第３のｆMAX のための時間期間を
決定する。
【０２６４】プログラマブル論理装置４００のファミリ
ーは最近登場した高速ＲＩＳＣおよびＣＩＳＣマイクロ
プロセッサの応用の５０メガヘルツのシステムクロック
をサポートする。先程も述べたとおり、ファミリー４０
０に対する外部のｆMAX は５０メガヘルツである。この
５０メガヘルツの周波数は、外部ピン遅延時間およびフ
リップフロップのセットアップ時間を含む。こうして、
５０メガヘルツのシステムクロック周波数で動作する装
置４００内にステートマシンが実現され得る。データ信
号は５０メガヘルツのクロック速度で、第２装置との連
絡か、またはおそらくは装置４００への外部的帰還のた
めかのいずれかのためにオフチップで送られることが可
能である。
【０２６５】本実施例における５０メガヘルツの外部ク
ロック周波数をサポートすることに加え、装置４００の
ファミリーは６２．５メガヘルツの内部クロック周波数
と８３メガヘルツまでのパイプライン処理された周波数
とをサポートする。
【０２６６】基本的には、本件発明のアーキテクチャは
２つの単純な時間遅延パラメータ、すなわちアレイ遅延
とスイッチマトリックス遅延との２つを有している。ス
イッチマトリックス４０１とプログラマブルアレイ時間
遅延とを含む、単一のプログラマブル論理ブロック４０
２のための入力対出力、ピン対ピン遅延は最悪の場合
（温度、電圧を含む）約１５ｎｓである。多重プログラ
マブル論理ブロックを外部的に通過していく信号に関し
ては、遅延時間は１５ｎｓの単純な倍数である。たとえ
ば、スイッチマトリックス４０１を経由して２つのプロ
グラマブル論理ブロックを通過する信号に関する遅延時
間は３０ｎｓであり、３ブロックについてはその遅延は
約４５ｎｓである。本件発明の装置のための遅延計算は
簡単で、迅速で、かつ予測が可能であり、かつ内部径路
独立である。これは、遅延が遅く、可変で、内部径路異
存でありかつ計算がかなり冗長である、複雑な、中集積
度のＰＬＤのいくつかとは異なっている。装置４００の
ファミリーは伝統的ＰＡＬ装置の元来の単純性および固
定時間予測可能性を維持しており、設計者に対して設計
を実行する前に、比較的単純で予測可能な性能を与え
る。装置４００の高性能アーキテクチャは高速でのゲー
ト集中およびレジスタ集中機能の双方をサポートする。
たとえば、１６ビットのアドレスデコーダ、１６ビット
のマルチプレクサもしくは４ないし１６デマルチプレク
サ（ゲート集中機能）または１６ビットのロード可能ア
ップダウンカウンタおよび１５ビットの２値同期カウン
タ（レジスタ集中機能）のいずれかが最大周波数にして
５０メガヘルツで実現可能であり、これにより装置４０
０が５０メガヘルツまでのＲＩＳＣおよびＣＩＳＣマイ
クロプロセッサで動作させられることが可能となる。
【０２６７】さらに、高速スイッチマトリックス４０１
を有するプログラマブル論理ブロック４０２の構造が固
定の最悪の場合の時間遅延が３０ｎｓの２つのレベルを
経由する極度に論理集中型論理機能をサポートする。た
とえば４００Ｂ等の４つのプログラマブル論理ブロック
４０２を有するプログラマブル論理装置４００において
は、１９２以上の積項論理機能が３０ｎｓの時間遅延で
組込まれ得る。
【０２６８】本件発明の単純なプログラマブルアーキテ
クチャが、装置をプログラムするのに必要とするのは、
簡単で、かつ使いやすいソフトウエアであり、かつ高価
で複雑なソフトウエアパッケージの必要性を取除く。
【０２６９】装置４００のためのユーザ設計は、たとえ
ばブール（Ｂｏｏｌｅａｎ）式およびステートマシーン
等の、様々な設計エントリ機構を経由して入れられる。
決定的なピン上に位置する必要がある信号はユーザによ
り特定され得る。ソフトウエア適合手段はプログラマブ
ル論理装置４００のリソースをユーザ設計における論理
式の各々に自動的に割当てる。
【０２７０】適合手段(fitting means）の先進の合成お
よび最適化技術の結果として、設計は数分のうちに本件
出願のアーキテクチャに構成される。適合手段は、最適
なブロックパーティショニング（ユーザ論理式を単一の
プログラマブル論理ブロックに適合させる）およびいか
なる手動による介入も伴わないでスイッチマトリックス
を経由して信号を適当なブロックにルート決めすること
に関する知能と知識を有している。
【０２７１】ソフトウエアは装置４００をプログラムす
るためのＪＥＤＥＣファイルを発生する。装置４００は
適切なパーソナリティおよびソケットアダプタモジュー
ルを有する従来技術の、工業の標準ＰＡＬプログラマ上
にプログラムされ得る。適合手段の一実施例が、Ｎ・シ
ュミッツ（Ｎ．Ｓｃｈｍｉｔｚ）による「プログラマブ
ル論理装置におけるリソースの割当てのための装置およ
び方法」という名称の、同時係属中で、出願人および譲
受人が本件と同一の、米国特許出願連続番号第０７／４
９０，８１７号に記載されており、これについてはその
全文にわたってここに引用により援用する。
【０２７２】プログラマブル論理マクロセル４１２のす
べてがパワーアップの際にリセットされるように設計さ
れている。パワーアップに引続き、すべてのプログラマ
ブル論理マクロセル４１２はクリアされ、出力信号を論
理０に設定する。この特徴はステートマシンの初期化を
単純化する上で特に貴重である。
【０２７３】ユーザが専有する論理設計が許可なくコピ
ーされることを防ぐために、各装置上にセキュリティセ
ルが設けられる。一旦プログラムされると、セキュリテ
ィセルはプログラミングおよびベリフィケーションモー
ドを不能化する。保護セルを消去する唯一の方法はアレ
イアーキテクチャセル全体を変更することによる。この
セルは、好ましくは、装置の残りの部分が完全にプログ
ラムされた後にはじめてプログラムされるべきである。
【０２７４】プログラマブル論理装置４００は論理機能
性をテストするための簡単な方法を提供する超電圧（su
pervoltage）可能化プリロード回路を有して設計されて
いる。
【０２７５】プリロード機能によりいかなる任意の状態
値もマクロセル４１２内にロードされることが可能とな
る。典型的な機能テストのシーケンスはテストが行なわ
れている装置に関するすべての可能な状態遷移を検証す
ることである。このためには状態レジスタを任意の「現
在の状態」に設定しかつ任意の「現在の入力」値に装置
を設定する能力が必要である。ひとたびこれが行なわれ
ると、ステートマシンは、「現在の状態」からの遷移の
有効性を確認するためにチェックされることが可能であ
る新しい状態または次の状態にクロックされる。このよ
うにして、いかなる特定的な状態遷移をもチェックする
ことが可能である。
【０２７６】プリロード機能により装置が直接的にいか
なる所望の状態にも至ることが可能であるので、テスト
シーケンスは多大に短縮される。また、すべての可能な
値についてテストをすることが可能であり、これにより
テスト時間および開発コストの双方が大きく低減され、
適切なインシステムの動作が保証される。
【０２７７】可観測性モードにより内部状態の内容また
は対応するＩ／Ｏピン上の出力レジスタのテスト可能性
に関して観察する能力が達成される。この可観測性モー
ドは超電圧をあるピンに与えることにより入れられる。
ひとたびこのモードが入れられると、組合せ出力データ
がＩ／Ｏピンに表われることを抑制しかつプログラマブ
ル論理マクロセルに対応する出力ピン上の出力レジスタ
の内容の観測を可能にする。このことにより埋込レジス
タのデバッギングおよびトレーシングが可能となる。
【０２７８】本件発明は特定の数の入力線と特定の数の
アーキテクチャルコンフィギュレーションセルとを有す
るプログラマブルマルチプレクサを有する実施例の観点
から記載されてきたが、これらの実施例は例示目的のみ
のものでありかつ本件発明の範囲を限定することを意図
していない。本件発明の原則に従い、当業者は、上にも
述べたとおりマルチプレクサへの様々な構成の線を実現
し、および構成セルを加えまたは減らすことで先行技術
のプログラマブル装置にはなかったフレキシビリティを
実現することが可能となるであろう。
【０２７９】さらに、同期的適用の観点からＰＬＤ４０
０について述べた。しかしながら、この発明の非同期Ｐ
ＬＤ２１５はＰＬＤ２１０の基本的なコアから派生し得
る。特定的には、本件発明のＰＬＤのファミリーの一実
施例においては、各ファミリーが同期ＰＬＤと同様に非
同期ＰＬＤを含んでいる。このファミリーの非同期ＰＬ
Ｄの構造は非同期論理の要件をサポートするように構成
されている。
【０２８０】一般的には、同期シーケンシャル論理適用
は、（ｉ）小から中くらい複雑度の適用に関しては約４
から６４未満、およびより複雑な適用に関しては６４を
越える数のレジスタと、（ｉｉ）好ましくは、Ｉ／Ｏピ
ンに固定されていないいくつかの埋込レジスタと、（ｉ
ｉｉ）マクロセルあたり好ましくは４ないし１６の積項
と、（ｉｖ）ユーザプログラマブルＩ／Ｏマクロセル
と、（ｖ）プログラマブル極性制御と、（ｖｉ）ＡＮＤ
−ＯＲ論理能力と、（ｖｉｉ）フレキシブルな共通クロ
ッキング構成と、かつ（ｖｉｉｉ）記憶レジスタのため
のリセットおよびプリセット制御機構とかくされた状態
レジスタビットのためのプリロードおよび可観測性能力
とを有するＰＬＤを必要とする。
【０２８１】対照的に、非同期論理適用では、個々のリ
セット／プリセット能力、極性制御を有する個々のクロ
ック、個々の出力イネーブル制御、およびマクロセルあ
たりのより少ない数の積項とを有するレジスタを伴うＰ
ＬＤが必要となる。典型的には、同期論理適用において
は、レジスタはしばしばレジスタのバンクとしてグルー
プ分けされ、かつ関連するＩ／Ｏピンがグループ単位で
（ニブル、バイトまたはワード）制御されているが、非
同期論理適用に関しては、各プログラマブル記憶素子に
対する個別の制御が本質的である。
【０２８２】本件発明の原則に従い、非同期プログラマ
ブル論理装置は、上により完全に述べたとおり同期プロ
グラマブル論理装置のコアから派生したものである。本
件発明の非同期ＰＬＤはすでに述べた同期ＰＬＤから発
生したものであるから、非同期ＰＬＤは同じ基本アーキ
テクチャを有しかつ同期ＰＬＤに関して上に述べた信号
のルート能力およびスケーリングに関しての同じ利点を
有する。特定的には、各非同期プログラマブル論理ブロ
ックは同じである。非同期プログラマブル論理ブロック
はすでに述べた新規な集中高速スイッチマトリックスに
より相互接続されている。したがって、スイッチマトリ
ックスを通過するすべての信号は信号の源に関係なく、
スイッチマトリックスを介して同じ高速、固定、均一、
予測可能、および径路独立の時間遅延に出会う。好まし
くは、プログラマブル論理ブロックは図１３に示される
スイッチマトリックスに関して対称である。
【０２８３】一実施例において、非同期プログラマブル
論理ブロックは専用出力論理マクロセル、専用入力論理
マクロセル、および専用Ｉ／Ｏセルを含み、そのすべて
について以下により詳細に述べる。非同期プログラマブ
ル論理ブロックの基本的機能は上に述べたプログラマブ
ル論理ブロックと同じであるから、本件発明の非同期Ｐ
ＬＤを派生させる基本的機能に必要な変更についてのみ
以下に述べることにする。
【０２８４】３２のＩ／Ｏピン４０３Ｂ４−１ないし４
０３Ｂ４−３２および６つの専用直接入力ピン４０４Ｂ
４−１ないし４０４Ｂ４−６を有する４４ピン非同期プ
ログラマブル論理装置２１５の一実施例が図１３３およ
び１３４に示される。非同期プログラマブル論理ブロッ
ク４０２Ｂ４−１ないし４０２Ｂ４−４の各々は同様で
ありかつ各々プログラマブル積アレイ、好ましくは４４
×６４積項アレイ４１０Ｂ４−１ないし４１０Ｂ４−
４、プログラマブル論理アロケータ４１１Ｂ４−１ない
し４１１Ｂ１−４、８つの非同期プログラマブル論理マ
クロセル４１２Ｂ４−１ないし４１２Ｂ４−４を含む。
各プログラマブル論理ブロックはまた８つの入力マクロ
セル４１５Ｂ４−１ないし４１５Ｂ４−４を含む。
【０２８５】本件発明の一実施例において、非同期ＰＬ
Ｄ２１５は同期ＰＬＤ２１０のコアから派生した汎用、
高性能、かつ高集積度の非同期プログラマブル論理装置
である。ＰＬＤ２１５はＰＬＤ１１０、１２０、１３
０、２１０、２２０、および２３０の同期論理ファミリ
ーと相補になる第１の非同期ＰＬＤである。ファミリー
内に同期および非同期ＰＬＤを組合せることで同期ＰＬ
Ｄだけのファミリーに比べてより広い範囲のランダムＴ
ＴＬ論理置換適用がファミリーによってアドレスされる
ことが可能となる。さらに、同期ＰＬＤから非同期ＰＬ
Ｄが派生することで製造コストが低減されかつ様々な同
期および非同期ＰＬＤ間の設計の組合せが容易になる。
【０２８６】ＰＬＤ２１５は、以下により明らかに述べ
るが、多数のフレキシブル非同期出力論理マクロセル４
１２Ｂ４を含んでおり、かつ小型ＰＡＬ装置内で任意の
ＴＴＬ置換論理を置換えるように設計されている。ＰＬ
Ｄの１２００ないし１５００の等価なデータ密度により
現産業基準のＰＬＤＰＡＬ２０ＲＡ１０の論理マクロセ
ル能力の約３倍、ＰＬＤ ＥＰ６１０の論理マクロセル
能力の２倍、かつＰＬＤ２９ＭＡ１６の論理マクロセル
能力の２倍が達成され、しかも速度性能はこれらより集
積度が低いＰＬＤに匹敵しかつマクロセルあたりのコス
トはより低い。
【０２８７】上に述べたように、ＰＬＤ２１０（図２０
および２１）は各Ｉ／Ｏピン４０３Ｂ１に関連する２つ
のプログラマブル記憶素子４１２ＢＡ１、４１２ＢＢ１
を有する。一方のプログラマブル記憶素子は出力論理マ
クロセル４１２ＢＡ１として使用され、かつ他方のプロ
グラマブル記憶素子は埋込／入力論理マクロセル４１２
ＢＢ１として使用される。積項アレイ４１０Ｂ１（図３
４ないし３７）は、プログラマブル論理ブロック内の各
マクロセルに対して４つの積項を有し、すなわち全部で
６４の論理積項を有していた。
【０２８８】ＰＬＤ２１５（図１３３および１３４）に
おいてはＰＬＤ２１０の埋込／入力論理マクロセル４１
２ＢＢ１に関連する４つの積項（図２０および２１）が
非同期論理出力マクロセル４１２Ｂ４のための個別のリ
セット、個別のプリセットかつ個別のクロック信号とし
て、かつＩ／Ｏマクロセル４１３Ｂ４（図１３３および
１３４）のための個別の出力イネーブル制御として使用
される。ＰＬＤ２１０の埋込マクロセル４１２ＢＢ１は
ＰＬＤ２１５の入力論理マクロセル４１５Ｂ４として利
用され、レジスタ／ラッチ入力能力を与える。ＰＬＤ２
１５の他の局面はＰＬＤ２１０におけるものに実質的に
同じである。しかしながら、以下により詳細に述べる
が、論理アロケータ４１１Ｂ４はＰＬＤ２１０の論理ア
ロケータ４１１Ｂ１を単純化したものである。この単純
化によりＰＬＤ２１５にとってより良い速度性能が与え
られる。スイッチマトリックス４０１Ｂ４は、先程より
詳細に述べたとおり、スイッチマトリックス４０１Ｂ１
（図８８ないし９２）と同様であり、２２の入力線４２
６Ｂ４にわたり積項アレイ４１０Ｂ４（図１３３）へ２
２の入力信号を与える。同期ＰＬＤに関して上に述べた
とおり、本件発明の非同期ＰＬＤは非同期プログラマブ
ル論理ブロック入力線４２６Ｂ４にわたりスイッチマト
リックス４０１Ｂ４からのみ入力信号を受ける。
【０２８９】非同期プログラマブル論理マクロセル４１
２Ｂ４は線４２７Ｂ４における８つの線にわたってスイ
ッチマトリックス４０１Ｂ４に対し８つの帰還信号を与
える。入力論理マクロセル４１５Ｂ４は線４２７Ｂ４に
おけるさらに８つの線にわたってスイッチマトリックス
４０１Ｂ４に対しさらに８つの信号を与える。Ｉ／Ｏマ
クロセル４１３Ｂ１は８つの線４２８Ｂ４にわたってス
イッチマトリックス４０１Ｂ４に対しＩ／Ｏピン４０３
Ｂ４信号を与える。図１３３および１３５においては、
２つの専用入力ピン４０４Ｂ４−１、４０４Ｂ４−４が
専用入力ピンか、専用クロックピンか、またはクロック
／入力ピンかのいずれかである。ピン４０４Ｂ４−１、
４０４Ｂ４−４はスイッチマトリックス４０１Ｂ１およ
びプログラマブル論理マクロセル４１２Ｂ４に結合され
ている。もう１つの実施例においては、ピン４０１Ｂ４
−２、４０４Ｂ４−４は入力論理マクロセル４１５Ｂ４
にも結合され得る。
【０２９０】ＰＬＤ２１５におけるプログラマブル積項
アレイ４１０Ｂ４はＰＬＤ２１０の積項アレイ４１０Ｂ
１（図３４ないし３７）と同じであるが、アレイ４１０
Ｂ１のうち４つの積項は未使用のままである、すなわち
共通の非同期リセット積項４１０Ｂ１−ｉ−６７、共通
非同期プリセット積項４１０Ｂ１−ｉ−６８、および２
つの共通出力イネーブル積項４１０Ｂ１−ｉ−６５と４
１０Ｂ１−ｉ−６６とはＰＬＤ２１５においては使用さ
れない。したがって、ＰＬＤ２１５は合計で２５６の積
項、すなわち各プログラマブル論理ブロック４０２Ｂ４
に対して６４の積項を有する。各プログラマブル論理ブ
ロック４０２Ｂ４においては、６４の積項が本実施例に
おける３２の論理積項と３２の制御積項から構成され
る。
【０２９１】プログラマブル論理装置の同期ファミリー
に関して上に述べたとおり、プログラマブル論理構造物
シリコン非効率性の主な理由の１つは、各マクロセルに
対する固定した積項の割当てであった。工業基準のプロ
グラマブル論理装置のほとんどがある範囲の機能を取扱
うために、各出力論理マクロセルに対して８以上の積項
と単一以下の制御積項からなる固定のオーバヘッドを有
している。積項の固定した割当によりフレキシビリティ
がもたらされるが、この構造は結果として貴重なリソー
スを無駄にすることになる。その適用が固定の割当リソ
ースを下回るものを必要とするならば、積項は未使用の
ままである。
【０２９２】この発明のプログラマブル論理ブロック４
０２Ｂ４は、非同期出力論理マクロセル４１２Ｂ４のう
ち３２の論理積項を割当てる論理アロケータ４１１Ｂ４
を含む。ＰＬＤ２１５の各プログラマブル論理ブロック
４０２Ｂ４における３２の論理積項は以下により詳細に
述べるブロックにおける８つの非同期出力論理マクロセ
ル４１２Ｂ４の間で配分される。固定された数の制御積
項が各非同期出力論理マクロセル４１２Ｂ４−ｉ−ｎに
与えられる。（ここでは「ｉ」がプログラマブル論理ブ
ロックの１つを表わし、かつ「ｎ」がそのブロック内の
出力論理マクロセルを表わす。）一実施例において、こ
れらの制御積項は個別の非同期リセット、個別の非同期
プリセット、個別の非同期クロック積項を含む。個別の
出力イネーブル積項は各Ｉ／Ｏマクロセル４１３Ｂ４−
ｉ−ｎに与えられる。これら４つの積項が、同期ＰＬＤ
２１０における埋込マクロセルに関連した論理積項であ
った。
【０２９３】論理アロケータ４１１Ｂ４は８つのルータ
素子５２０Ｂ４（図１３５）を含む。各ルータ素子５２
０Ｂ４は、積項アレイ４１０Ｂ４の４つの積項線からの
信号により駆動される、ＯＲゲート５２１Ｂ４と、単一
の入力端子および３つの出力端子を有するプログラマブ
ル１対３デマルチプレクサとを含む。アーキテクチャル
コンフィギュレーションセル５２３Ｂ４、５２４Ｂ４は
入力端子と出力端子の１つのみとの間に接続を形成する
ために使用される。セル５２３Ｂ４、５２４Ｂ４は、入
力線上の信号が選択された出力線にそこをとおって通過
するようにデマルチプレクサ５２２Ｂ４に出力選択信号
を与える。この実施例においては、ＯＲゲート５２１Ｂ
４はルータ素子５２０Ｂ４内に含まれているが、代替的
には、プログラマブルＡＮＤ−ＯＲアレイが論理アロケ
ータ４１１Ｂ４のための信号を発生するように積項アレ
イとともに含まれ得る。
【０２９４】ＰＬＤ２１５においては論理アロケータ４
１１Ｂ４の２つのルータ素子５２０Ｂ４−１（図１３
６）、５２０Ｂ４−８（図１３８）が２つの非同期論理
マクロセルのみに対し信号を与え、たとえばルータ素子
５２０Ｂ４−１が論理マクロセル４１２Ｂ４−ｉ−１ま
たは論理マクロセル４１２Ｂ４−ｉ−２のいずれかを駆
動しかつルータ素子５２０Ｂ４−８が論理マクロセル４
１２Ｂ４−ｉ−８または論理マクロセル４１２Ｂ４−ｉ
−７のいずれかを駆動するといった具合である。論理ア
ロケータ４１１Ｂ４における他の６つのルータ素子５２
０Ｂ４−ｉ−ｎ（図１３７）はマクロセル４１２Ｂ４−
ｉ−（ｎ−１）かマクロセル４１２Ｂ４−ｉ−ｎまたは
マクロセル４１２Ｂ４−ｉ−（ｎ＋１）のいずれかに信
号を与えることが可能で、ただしｎは２、３…、７に等
しい。本明細書中に記載の非同期ＰＬＤ２１５のための
ルータ素子の構成は、各々が選択された出力論理マクロ
セルに対し固定された数の積項をステアリングする、複
数のルータ素子を単に例示的に示しているにすぎない。
この記載は本件発明を記載のこの特定的な構成に限定す
ることを意図しない。
【０２９５】したがって本実施例においては、非同期論
理マクロセル４１２Ｂ４−ｉ−２ないし４１２Ｂ４−ｉ
−７が最大１２の積項の和までを受取ることが可能で、
一方論理マクロセル４１２Ｂ４−ｉ−１および４１２Ｂ
４−ｉ−８は最大８つの積項のみの和までを受取り得
る。もちろん、他の実施例においては、論理アロケータ
４１１Ｂ４は合計１６の積項和までを与えるように構成
され得る。本件発明の同期ＰＬＤにおける場合と同様、
完全なラップアラウンドは論理アロケータ４１１Ｂ４に
よってはサポートされない。完全なラップアラウンドは
プログラマブル論理装置２１５を介して入力ピンから出
力ピンまで信号が伝搬するのに約１ないし２ナノ秒の速
度性能における劣化を引起こすと考えられる。
【０２９６】論理アロケータ４１１Ｂ４の動作が図１３
９に示される。図の左側の箱Ｌ１、Ｌ３、Ｌ５、…Ｌ１
５はアレイ４１０Ｂ４における積項を表わす。各箱は４
つの論理積項かまたは４つの制御積項かのいずれかを有
する。図１３９の右側には１６の箱Ｒ１ないしＲ１６が
ある。奇数の箱はそれぞれ出力論理マクロセル４１２Ｂ
４−ｉ−１ないし４１２Ｂ４−ｉ−８を表わす。図の右
側の偶数の箱はそれぞれ入力論理マクロセル４１５Ｂ４
−ｉ−１ないし４１５Ｂ４−ｉ−８を表わしており、か
つ図示のとおり、入力論理マクロセルは積項アレイから
いかなる論理積項をも受取らない。
【０２９７】本件発明の同期ＰＬＤの場合と同様、非同
期ＰＬＤ２１５は論理アロケータ４１１Ｂ４により特定
の非同期マクロセルに永久に割当てられたいかなる論理
積項リソースをも有していない。したがって、たとえば
図１３９においてＲ９で示されるマクロセル等の非同期
マクロセルに結合されたＩ／Ｏピンが入力ピンとして使
用され、かつマクロセルＲ９の埋込レジスタ能力は必要
とされない場合には、セルＬ７、Ｌ９およびＬ１１から
の積項は他のマクロセルにより利用されてもよい。した
がって、論理マクロセルＲ９が使用されていない場合で
も論理マクロセルＲ９に関連して無駄にされる論理積項
は存在しない。
【０２９８】１対３デマルチプレクサの動作は上に述べ
た同期プログラマブル論理装置の論理アロケータにおけ
るデマルチプレクサの動作に等価なものであり、かつそ
の記載がここに引用により援用される。したがって、本
件発明の原則に従い、プログラマブル論理ブロック４０
２Ｂ４からの各非同期論理マクロセル４１２Ｂ４のため
の論理積項の和の数は可変でありかつ一実施例において
は各論理マクロセルに対して４つの積項の和ないし４つ
の積項の３つの和、すなわち１２の積項の範囲にあって
よい。
【０２９９】ＰＬＤ２１５における各非同期論理マクロ
セル４１２Ｂ４（図１４０）は、非同期論理出力マクロ
セル４１２Ｂ４がＰＬＤ２１５の本実施例における任意
論理マクロセルでも表わすよう同じである。非同期マク
ロセル４１２Ｂ４においては論理アロケータ４１１Ｂ４
からの複数の論理積がＯＲゲート５００へのｎ入力線上
に与えられる。ＯＲゲート５００の出力線はプログラマ
ブル素子５０３Ａの入力端子に接続される。
【０３００】プログラマブル素子５０３ＡはＤ型フリッ
プフロップ、Ｔ型フリップフロップ、および透明ラッチ
のいずれかからの出力信号か、または組合せ信号のいず
れかを有するように構成され得る。（図５３および５４
を参照、この図についてはここに引用により援用す
る。）アーキテクチャルセル５０４および５０６が、所
望の形式の出力信号が素子５０３Ａの出力端子上にある
ようにプログラマブル素子５０３Ａを構成するために使
用される。プログラマブル素子５０３Ａの動作はすでに
述べた同期ＰＬＤのためのものと同じである、というの
もすでに述べたとおり、同じコアが非同期および同期双
方のＰＬＤに使用されているからである。したがって、
プログラマブル記憶素子の上記の記載がここに引用によ
り援用される。もちろん、本件発明の同期ＰＬＤに関し
て上記に述べられた他の記憶素子もまた非同期ＰＬＤ２
１５に組込まれ得る。
【０３０１】１つの制御積項が素子５０３Ａの非同期プ
リセット端子ＡＰに接続され、かつもう１つの制御積項
が非同期リセット端子ＡＲに接続される。クロック積項
としての機能を果たす第３の制御積項はアーキテクチャ
ルコンフィギュレーションセル５０２Ａおよび５０２Ｂ
を有する４対１クロックマルチプレクサ５０１の１入力
端子を駆動する。クロック積項線上の信号もまた、クロ
ック積項線上の信号が効果的に立上がり端縁信号および
立下がり端縁信号の双方を与えるようにマルチプレクサ
５０１の反転端子を駆動する。同様に、専用入力ピン４
０４Ｂ−１上の信号がクロックマルチプレクサ５０１の
もう１つの入力端子とマルチプレクサ５０１のもう１つ
の反転端子とを駆動する。マルチプレクサ５０１の出力
端子上の信号がプログラマブル素子５０３Ａのクロック
端子を駆動する。
【０３０２】プログラマブル素子５０３Ａの出力端子は
スイッチマトリックスとともに２対１極性制御マルチプ
レクサ５０７が第１の端子に接続される。帰還信号がレ
ジスタされた、ラッチされた、または組合せられた出力
信号のいずれかのためにスイッチマトリックスに与えら
れるので、出力論理マクロセル４１２Ｂ４は埋込シーケ
ンシャルまたは組合せ機能がＩ／Ｏピンを入力ピンとし
て自由に使用することを可能にする。
【０３０３】プログラマブル素子５０３Ａの出力端子は
またマルチプレクサ５０７の反転端子にも接続される。
上にも述べたとおり、ＰＬＤ１２０における出力論理マ
クロセル４１２Ａ２に関しては、マルチプレクサ５０７
は出力極性制御マルチプレクサである。極性制御マルチ
プレクサ５０７からの出力信号はＩ／Ｏマクロセルを駆
動する。プログラマブル素子５０３Ａ、極性制御マルチ
プレクサ５０７、およびクロックマルチプレクサ５０１
のプログラミングが図１４０におけるマルチプレクサ内
に模式的に示されかつこれは本件発明の同期ＰＬＤに関
して上に述べた記述に等価なものであり、かつこの記述
をここに引用により援用する。
【０３０４】こうして、本件発明に従う非同期論理出力
マクロセル４１２Ｂ４は、出力信号がレジスタされた、
ラッチされたまたはアクティブハイもしくはアクティブ
ローの極性を有する組合せとなるように構成され得る。
非同期論理マクロセルがレジスタとして使用される場
合、論理マクロセルはＤ型またはＴ型フリップフロップ
としてさらに構成され得る。代替的には、素子５０３Ａ
はラッチされた信号かまたは組合せ信号を与え得る。
【０３０５】上に述べたような同期ＰＬＤの埋込マクロ
セルが非同期ＰＬＤ２１５における入力論理マクロセル
４１５Ｂ４として利用される点を思い出して頂きたい。
しかしながら、本実施例においては、４対１クロックマ
ルチプレクサ５０１、Ｄ型フリップフロップおよびプロ
グラマブル素子のラッチ能力のみが利用される。特定的
には、図１４１に示すとおり、Ｉ／Ｏピンからの信号
は、アーキテクチャルセル５０６によりＤ型フリップフ
ロップかまたはラッチのいずれかに構成され得る、プロ
グラマブル記憶素子５０３Ｃの入力端子を駆動する。記
憶素子５０３Ｃのクロック入力端子は４対１クロックマ
ルチプレクサ５０１からの出力信号により駆動される。
専用入力ピン４０４Ｂ４−１上の信号が、入力論理マク
ロセル４１５Ｂ４における一方の入力端子と一方の反転
入力端子とを駆動する。専用入力ピン４０４Ｂ４−４上
の信号がマルチプレクサ５０１の他方の入力端子および
他方の発明の端子を駆動する。もう１つの実施例におい
ては（図示せず）、クロックマルチプレクサ５０１の入
力端子の接続が出力論理マクロセルにおけるクロックマ
ルチプレクサの入力端子に関してすでに述べたものと同
様であり、かつその記載がここに引用により援用され
る。
【０３０６】プログラマブル記憶素子５０３Ｃからの出
力信号がスイッチマトリックス４０１Ｂ４にのみ与えら
れる。この帰還信号は常にプログラマブル記憶素子５０
３Ｃより与えられかつ常にＩ／Ｏマクロセルの構成とは
関係なく入手可能である。
【０３０７】ＰＬＤ２１５の非同期出力論理マクロセル
４１２Ｂ４および入力論理マクロセル４１５Ｂ４の双方
が個々のマクロセル毎に４つのクロック源の１つにより
クロックされる。図１４０に示される通り、非同期論理
マクロセル４１２Ｂ４のためのこれら４つのクロック源
とは、第１の同期クロック入力ピン立上り端縁からのも
のと、第１の同期クロック入力ピン立下り端縁からのも
のと、プログラマブル積項アレイから派生するクロック
積項立上り端縁からのものと、プログラマブル積項アレ
イから派生するクロック積項立下り端縁からものとであ
る。これにより、各記憶素子に１つの別個のクロック
で、最大３２までのクロックが可能となる。
【０３０８】図１４１に示されるとおり、入力論理マク
ロセル４１５Ｂ４のためのその４つのクロックソースと
は、第１の同期クロック入力ピン立上り端縁からのもの
と、第１の同期クロック入力ピン立下り区間からのもの
と、第２の同期クロック入力ピン立上がり端縁からのも
のと、第２の同期クロック入力立下がり区間からのもの
とである。このことによりプログラマブル極性を有する
最大２つまでのクロックが入力論理マクロセル４１５Ｂ
４に関して可能となる。合計３４の異なるクロックがこ
の発明のマクロセルに関しては入手可能である。フレキ
シブルなマクロセルの構造およびフレキシブルなクロッ
ク構成により、ＰＬＤ２１５はシステム設計者が単一の
パッケージ内で多量のランダムＴＴＬ論理を置換するこ
とを可能とする。非同期クロックピンが、クロックソー
スとして利用されていない場合には、入力ピンとしてス
イッチマトリックスに対し利用可能である。
【０３０９】ＰＬＤ２１５のＩ／Ｏマクロセル４１３Ｂ
４（図１４３）は、その入力端子が出力論理マクロセル
４１２Ｂ４の極性制御マルチプレクサ５０７の出力端子
に結合されかつその出力端子がＩ／Ｏピン４０３Ｂ４に
接続される３状態素子である。３状態素子の制御端子は
プログラマブル積項アレイ４１０Ｂ４からの個々の出力
イネーブル積項により駆動される。出力論理マクロセル
４１２Ｂ４はＩ／Ｏマクロセル４１３Ｂ４によりＩ／Ｏ
ピン４０３Ｂ４に対し結合を解かれかつ結合される。Ｉ
／Ｏマクロセル４１３Ｂ４はＩ／Ｏピン４０３Ｂ４に出
力信号を与えかつ専用内部帰還線により集中スイッチマ
トリックス４０１Ｂ４に対し出力信号を送る。
【０３１０】出力論理マクロセルはＩ／Ｏマクロセルに
よりＩ／Ｏピンから結合を解かれているため、装置が組
合せ構成でプログラムされる場合には、Ｉ／Ｏマクロセ
ルのプログラマブル出力イネーブル能力がＩ／Ｏピンを
専用入力端子またはダイナミックに制御可能なＩ／Ｏ端
子のいずれかに変換するために使用され得る。ひとたび
専用入力ピンとして可能化された場合には、入力論理マ
クロセルからの入力信号およびレジスタされた／ラッチ
された帰還信号の双方がスイッチマトリックス４０１Ｂ
４にとって同時に利用可能となる。
【０３１１】この発明のＩ／Ｏマクロセル構造の主要な
利点は、Ｉ／ＯマクロセルがＩ／Ｏピンから出力論理マ
クロセルの結合を解くことである。この結合を解くこと
により２つの主要な副次的利点がもたらされる。第１
に、結合を解くことによりスイッチマトリックスにとっ
て二重の帰還能力が与えられ、かつ第２には結合を解く
ことでピンにおいてそれを固定するのではなくむしろそ
れが属するスイッチマトリックスに対する活動が動かさ
れる。二重の帰還能力は、依然として埋込論理のための
出力論理マクロセル機能を温存したまま、カウンタ、シ
フトレジスタ、および複雑なステートマシン等の多量の
埋込論理を必要とする適用ならびに多数の入力ピンを必
要とするＩ／Ｏ集中適用に有利である。
【０３１２】スイッチマトリックス４０１Ａ５の構成は
ＰＬＤ２１０に関して上に述べられたスイッチマトリッ
クス４０１Ｂ１のものと類似している。スイッチマトリ
ックス４０１Ｂ４は各プログラマブル論理ブロック４０
２Ｂ４に対して２２の信号をルート決めする。２２の信
号は６つの専用入力信号、３２のＩ／Ｏピン帰還信号、
３２の出力論理マクロセル帰還信号、および３２の入力
論理マクロセル帰還信号からなる最大１０２のグローバ
ル信号から導出される。
【０３１３】わかりやすく表現するために、プログラマ
ブル論理ブロック４０２Ｂ４−１、４０２Ｂ４−２、４
０２Ｂ４−３、および４０２Ｂ４−４はそれぞれスイッ
チマトリックスの記載に関してはブロック「Ａ」、
「Ｂ」、「Ｃ」、および「Ｄ」と表わす。同様に、論理
マクロセル４１２Ｂ４−１−１帰還信号は「Ａ０」に、
入力論理マクロセル４１５Ｂ４−１−１帰還信号は「Ａ
１」に、論理マクロセル４１２Ｂ４−１−８は「Ａ１
４」に、かつ入力論理マクロセル４１５Ｂ４−１−８は
「Ａ１５」になる。こうして、ブロック４０２Ｂ４−１
内の論理マクロセル帰還信号はＡ０、Ａ２、…、Ａ１４
として表わされ、かつ入力論理マクロセル帰還信号はＡ
１、Ａ３、…、Ａ３１５として表わされる。他の論理ブ
ロックは、偶数が出力論理マクロセルを表わしかつ奇数
が入力論理マクロセルを表わすように再ナンバリングが
行なわれる。出力論理マクロセルに関連するＩ／Ｏピン
帰還信号はカラット「∧」を付記してマクロセルの番号
で表わされる。専用入力ピン４０４Ｂ４はそれぞれＩ０
ないしＩ１と番号が付けられる。
【０３１４】一実施例においては、１０２の信号が１２
の信号帯域にグループ分けされかつ各帯域からの１つの
信号がスイッチマトリックス４０１Ｂ４の１２：１マル
チプレクサの１つに対する入力信号である。ＰＬＤ２１
５に関するこの帯域構成はＰＬＤ２１０に関するものと
同じでありかつしたがって表７に表わされる。図８９は
各々が８．５の信号を有する１２の帯域を模式的に示
す。帯域からの出力信号は１２：１マルチプレクサへの
入力線である。信号は、ルート能力を最大限にしかつＰ
ＬＤ２１５のレイアウトを簡単にするために帯域にグル
ープ分けされる。１帯域における信号源は適宜ローテー
ションされて各プログラマブル論理ブロックにとって出
力および入力論理マクロセル帰還ならびに対応するＩ／
Ｏ帰還が利用可能となる点に留意されたい。このローテ
ーションによりアレイの大きさを増大させることなく埋
込レジスタの能力が達成されかつこれこそが本件発明の
重要な特徴の１つである。
【０３１５】図９０ないし９２はＰＬＤ２１５ならびに
ＰＬＤ２１０の４つのプログラマブル論理ブロック４０
２Ｂ４のすべてに関する実際のスイッチマトリックスの
信号パターンを示す。図９０ないし９２の列は上に述べ
たとおりその列内でローテーションされる帯域における
信号であり、かつ各行が左側の列に表わされる入力線上
の入力信号を与える１２対１マルチプレクサへの入力信
号である。わかりやすくするために、図９０ないし９２
が各図内に入力線の列を含んでいる点に留意されたい。
しかしながら、単一の入力信号のみが４つの図に示され
る表の各行により与えられる。
【０３１６】本件発明の原則に従い、各非同期プログラ
マブル論理ブロック４０２Ｂ４−１のための２２の入力
信号は４つのブロックすべてに関して独自のものでもよ
くまたは同じものでもよい。これによりＰＬＤ２１５は
最大２２の入力信号を有するモノリシックアレイかまた
は可能な１０２信号のうち合計最大数８８の入力信号を
有する４つの別個の相対的に独立したスプリットアレイ
としてかのいずれかの機能を果たすことが可能となる。
【０３１７】こうして、上に述べたとおり、この発明の
プログラマブル論理装置２１５は複数のプログラマブル
接続を有する。プログラマブル接続は複数の電気的に消
去可能なセルにより制御される。セルの数は特定的な実
施に依存するが、セルの数については表２０に示す。
【０３１８】
【表２０】 ＰＬＤ２１５はＰＬＤ２１０と同じコアから派生し、Ｐ
ＬＤ２１５は非同期ＰＬＤのＰＬＤ２１０のアーキテク
チャに関してすでに述べた利点のすべてを組込む。同じ
コアをさらに使用することにより設計の組合せおよび同
期および非同期ＰＬＤのファミリー内でのソフトウエア
のプログラミングが容易になる。
【０３１９】こうして、本件発明の原則、特にプログラ
マブル論理ブロックにおける様々なコンポーネントの結
合を解くという点においては、対称なレイアウトおよび
高速スイッチマトリックスが広範なプログラマブル論理
装置の形で実現され得る。したがって、上に述べた実施
例は本件発明の原則を例示的に示しているに過ぎずかつ
本件発明を開示された特定の実施例に限定することを意
図していない。
【図面の簡単な説明】
【図１】ＰＬＡまたはＰＡＬ回路とともに使用する先行
技術の入力／出力マクロセルのブロック図である。
【図２】先行技術の消去可能プログラマブル論理装置を
示す。
【図３】先行技術の消去可能プログラマブル論理装置を
示す。
【図４】先行技術の消去可能プログラマブル論理装置を
示す。
【図５】図２、３および４に示された先行技術の装置に
おけるグローバルマクロセルのブロック図である。
【図６】図２、３および４に示された先行技術の装置に
おける一般的なマクロセルのブロック図である。
【図７】他の先行技術の消去可能プログラマブル論理装
置のブロック図である。
【図８】他の先行技術の消去可能プログラマブル論理装
置のブロック図である。
【図９】先行技術の構成可能論理ブロックのブロック図
である。
【図１０】先行技術のスイッチマトリックスのブロック
図である。
【図１１】本件発明の一実施例に従う集積回路のブロッ
ク図である。
【図１２】本件発明の原則に従うプログラマブル論理装
置のもう１つの実施例の概念ブロック図である。
【図１３】本件発明の原則に従う完全に対称なプログラ
マブル論理装置の実施例の概念ブロック図である。
【図１４】本件発明のプログラマブル論理ブロックのよ
り詳細なブロック図である。
【図１５】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第１の実施例のより詳細なブロック図である。
【図１６】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第２の実施例のより詳細なブロック図である。
【図１７】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第２の実施例のより詳細なブロック図である。
【図１８】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第３の実施例のより詳細なブロック図である。
【図１９】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第３の実施例のより詳細なブロック図である。
【図２０】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第１の実施例のより詳細なブロック図である。
【図２１】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第１の実施例のより詳細なブロック図である。
【図２２】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第２の実施例のより詳細なブロック図である。
【図２３】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第２の実施例のより詳細なブロック図である。
【図２４】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第２の実施例のより詳細なブロック図である。
【図２５】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第２の実施例のより詳細なブロック図である。
【図２６】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第３の実施例のより詳細なブロック図である。
【図２７】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第３の実施例のより詳細なブロック図である。
【図２８】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第３の実施例のより詳細なブロック図である。
【図２９】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおけるプログラマブル論理装置
の第３の実施例のより詳細なブロック図である。
【図３０】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第１の実施例のプログラマブル論理ブロックの模式図
である。
【図３１】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第１の実施例のプログラマブル論理ブロックの模式図
である。
【図３２】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第１の実施例のプログラマブル論理ブロックの模式図
である。
【図３３】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーにおけるプログラマブル論理装置
の第１の実施例のプログラマブル論理ブロックの模式図
である。
【図３４】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおける第１の実施例のプログラ
マブル論理ブロックの模式図である。
【図３５】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおける第１の実施例のプログラ
マブル論理ブロックの模式図である。
【図３６】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおける第１の実施例のプログラ
マブル論理ブロックの模式図である。
【図３７】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーにおける第１の実施例のプログラ
マブル論理ブロックの模式図である。
【図３８】本件発明のプログラマブル論理装置の第１の
ファミリーの論理アロケータにおける典型的なルータ素
子を示す図である。
【図３９】本件発明のプログラマブル論理装置の第１の
ファミリーにおける第１の実施例の論理アロケータのル
ータ素子を示す図である。
【図４０】本件発明のプログラマブル論理装置の第１の
ファミリーにおける第１の実施例の論理アロケータのル
ータ素子を示す図である。
【図４１】本件発明のプログラマブル論理装置の第１の
ファミリーにおける第１の実施例の論理アロケータのル
ータ素子を示す図である。
【図４２】本件発明の論理アロケータ４１１Ａ１の積項
ステアリングを示す図である。
【図４３】本件発明の論理アロケータ４１１Ａ２の積項
ステアリングを示す図である。
【図４４】本件発明の論理アロケータ４１１Ａ３の積項
ステアリングを示す図である。
【図４５】本件発明のプログラマブル論理装置の第２の
ファミリーの論理アロケータにおける典型的なルータ素
子を示す図である。
【図４６】本件発明のプログラマブル論理装置の第２の
ファミリーにおける第１の実施例の論理アロケータにお
けるルータ素子を示す図である。
【図４７】本件発明のプログラマブル論理装置の第２の
ファミリーにおける第１の実施例の論理アロケータにお
けるルータ素子を示す図である。
【図４８】本件発明のプログラマブル論理装置の第２の
ファミリーにおける第１の実施例の論理アロケータにお
けるルータ素子を示す図である。
【図４９】本件発明のプログラマブル論理装置の第２の
ファミリーにおける第１の実施例の論理アロケータにお
けるルータ素子を示す図である。
【図５０】本件発明の論理アロケータ４１１Ｂ１の積項
ステアリングを示す図である。
【図５１】本件発明の論理アロケータ４１１Ｂ２の積項
ステアリングを示す図である。
【図５２】本件発明の論理アロケータ４１１Ｂ３の積項
ステアリングを示す図である。
【図５３】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーの第１の実施例におけるプログラ
マブル論理マクロセルの模式図である。
【図５４】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーの第１の実施例におけるプログラ
マブル論理マクロセルの代替的実施例の模式図である。
【図５５】本件発明の原則に従うプログラマブル論理装
置の第１のファミリーの第２および第３の実施例におけ
るプログラマブル論理マクロセルの模式図である。
【図５６】図５３，５４，５５におけるプログラマブル
論理マクロセルの可能な構成を示す図である。
【図５７】図５３，５４，５５におけるプログラマブル
論理マクロセルの可能な構成を示す図である。
【図５８】図５３，５４，５５におけるプログラマブル
論理マクロセルの可能な構成を示す図である。
【図５９】図５３，５４，５５におけるプログラマブル
論理マクロセルの可能な構成を示す図である。
【図６０】図５３，５４，５５におけるプログラマブル
論理マクロセルの可能な構成を示す図である。
【図６１】図５３におけるプログラマブル論理マクロセ
ルの可能な構成を示す図である。
【図６２】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーの第１の実施例におけるプログラ
マブル埋込論理マクロセルの模式図である。
【図６３】本件発明の原則に従うプログラマブル論理装
置の第２のファミリーの第２および第３の実施例におけ
るプログラマブル論理マクロセルの模式図である。
【図６４】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図６５】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図６６】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図６７】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図６８】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図６９】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図７０】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図７１】図６２，６３における埋込論理マクロセルの
ための構成を示す図である。
【図７２】本件発明の原則に従うＩ／Ｏマクロセルの模
式図である。
【図７３】スイッチマトリックス４０１Ａ１におけるプ
ログラマブルマルチプレクサの図である。
【図７４】本件発明の原則に従うスイッチマトリックス
４０１Ａ１におけるプログラマブルマルチプレクサへの
入力線および出力線の代替的図である。
【図７５】本件発明の原則に従うスイッチマトリックス
４０１Ａ１におけるプログラマブルマルチプレクサへの
入力線および出力線の代替的図である。
【図７６】本件発明のプログラマブル論理装置１２０の
ための１６の帯域における信号を示す図である。
【図７７】本件発明のスイッチマトリックス４０１Ａ２
におけるプログラマブル１６：１マルチプレクサのため
の信号を発生するために使用される帯域構造を表わすグ
ラフである。
【図７８】スイッチマトリックス４０１Ａ２における各
プログラマブル１６：１マルチプレクサのための入力線
を示す図である。
【図７９】スイッチマトリックス４０１Ａ２における各
プログラマブル１６：１マルチプレクサのための入力線
を示す図である。
【図８０】スイッチマトリックス４０１Ａ２における各
プログラマブル１６：１マルチプレクサのための入力線
を示す図である。
【図８１】スイッチマトリックス４０１Ａ２における各
プログラマブル１６：１マルチプレクサのための入力線
を示す図である。
【図８２】本件発明のプログラマブル論理装置１３０の
ための１６の帯域における信号を示す図である。
【図８３】本件発明のスイッチマトリックス４０１Ａ３
におけるプログラマブル１６：１マルチプレクサのため
の信号を発生するために使用される帯域構造を示すグラ
フである。
【図８４】スイッチマトリックス４０１Ａ３における各
プログラマブル１６：１マルチプレクサのための入力線
を示す図である。
【図８５】スイッチマトリックス４０１Ａ３における各
プログラマブル１６：１マルチプレクサのための入力線
を示す図である。
【図８６】スイッチマトリックス４０１Ａ３における各
プログラマブル１６：１マルチプレクサのための入力線
を示す図である。
【図８７】スイッチマトリックス４０１Ａ３における各
プログラマブル１６・１マルチプレクサのための入力線
を示す図である。
【図８８】本件発明のプログラマブル論理装置２１０の
ための１２の帯域における信号を示す図である。
【図８９】本件発明のスイッチマトリックス４０１Ｂ１
におけるプログラマブル１２：１マルチプレクサのため
の信号を発生するのに使用される帯域構造を表わすグラ
フである。
【図９０】スイッチマトリックス４０１Ｂ１における各
プログラマブル１２：１マルチプレクサのための入力線
を示す図である。
【図９１】スイッチマトリックス４０１Ｂ１における各
プログラマブル１２：１マルチプレクサのための入力線
を示す図である。
【図９２】スイッチマトリックス４０１Ｂ１における各
プログラマブル１２：１マルチプレクサのための入力線
を示す図である。
【図９３】本件発明のプログラマブル論理装置２２０の
ための１６の帯域における信号を示す図である。
【図９４】この発明のスイッチマトリックス４０１Ｂ２
におけるプログラマブル１６：１マルチプレクサのため
の信号を発生するのに使用される帯域構造を表わす図で
ある。
【図９５】プログラマブル論理ブロック４０２Ｂ２−１
および４０１Ｂ２−８のためのスイッチマトリックス４
０１Ｂの部分における各プログラマブル１６：１マルチ
プレクサのための入力線を示す図である。
【図９６】プログラマブル論理ブロック４０２Ｂ２−１
および４０１Ｂ２−８のためのスイッチマトリックス４
０１Ｂの部分における各プログラマブル１６：１マルチ
プレクサのための入力線を示す図である。
【図９７】プログラマブル論理ブロック４０２Ｂ２−１
および４０１Ｂ２−８のためのスイッチマトリックス４
０１Ｂの部分における各プログラマブル１６：１マルチ
プレクサのための入力線を示す図である。
【図９８】プログラマブル論理ブロック４０２Ｂ２−２
および４０２Ｂ２−７のためのスイッチマトリックス４
０１Ｂ２の部分における各プログラマブル１６：１マル
チプレクサのための入力線を示す図である。
【図９９】プログラマブル論理ブロック４０２Ｂ２−２
および４０２Ｂ２−７のためのスイッチマトリックス４
０１Ｂ２の部分における各プログラマブル１６：１マル
チプレクサのための入力線を示す図である。
【図１００】プログラマブル論理ブロック４０２Ｂ２−
２および４０２Ｂ２−７のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１０１】プログラマブル論理ブロック４０２Ｂ２−
２および４０２Ｂ２−７のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１０２】プログラマブル論理ブロック４０２Ｂ２−
３および４０２Ｂ２−６のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１の
ための入力線を示す図である。
【図１０３】プログラマブル論理ブロック４０２Ｂ２−
３および４０２Ｂ２−６のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１の
ための入力線を示す図である。
【図１０４】プログラマブル論理ブロック４０２Ｂ２−
３および４０２Ｂ２−６のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１の
ための入力線を示す図である。
【図１０５】プログラマブル論理ブロック４０２Ｂ２−
３および４０２Ｂ２−６のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１の
ための入力線を示す図である。
【図１０６】プログラマブル論理ブロック４０２Ｂ２−
４および４０２Ｂ２−５のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１０７】プログラマブル論理ブロック４０２Ｂ２−
４および４０２Ｂ２−５のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１０８】プログラマブル論理ブロック４０２Ｂ２−
４および４０２Ｂ２−５のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１０９】プログラマブル論理ブロック４０２Ｂ２−
４および４０２Ｂ２−５のためのスイッチマトリックス
４０１Ｂ２の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１１０】本件発明のプログラマブル論理装置２３０
におけるプログラマブル論理ブロックの各対のための１
６の帯域における信号を示す図である。
【図１１１】本件発明のプログラマブル論理装置２３０
におけるプログラマブル論理ブロックの各対のための１
６の帯域における信号を示す図である。
【図１１２】本件発明のプログラマブル論理装置２３０
におけるプログラマブル論理ブロックの各対のための１
６の帯域における信号を示す図である。
【図１１３】本件発明のプログラマブル論理装置２３０
におけるプログラマブル論理ブロックの各対のための１
６の帯域における信号を示す図である。
【図１１４】ＡおよびＢは本件発明のスイッチマトリッ
クス４０１Ｂ３におけるプログラマブル１６：１マルチ
プレクサのための信号を発生するのに使用される帯域構
造のグラフである。
【図１１５】ＡおよびＢは本件発明のスイッチマトリッ
クス４０１Ｂ３におけるプログラマブル１６：１マルチ
プレクサのための信号を発生するのに使用される帯域構
造のグラフである。
【図１１６】ＡおよびＢは、プログラマブル論理ブロッ
ク４０２Ｂ３−１および４０２Ｂ３−８のためのスイッ
チマトリックス４０１Ｂ３の部分における各プログラマ
ブル１６：１マルチプレクサのための入力線を示す図で
ある。
【図１１７】プログラマブル論理ブロック４０２Ｂ３−
１および４０２Ｂ３−８のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１１８】プログラマブル論理ブロック４０２Ｂ３−
１および４０２Ｂ３−８のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１１９】プログラマブル論理ブロック４０２Ｂ３−
１および４０２Ｂ３−８のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２０】プログラマブル論理ブロック４０２Ｂ３−
２および４０２Ｂ３−７のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２１】プログラマブル論理ブロック４０２Ｂ３−
２および４０２Ｂ３−７のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２２】プログラマブル論理ブロック４０２Ｂ３−
２および４０２Ｂ３−７のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２３】プログラマブル論理ブロック４０２Ｂ３−
２および４０２Ｂ３−７のためのスイッチマトリックス
４０１Ｂ３−７の部分における各プログラマブル１６：
１マルチプレクサのための入力線を示す図である。
【図１２４】プログラマブル論理ブロック４０２Ｂ３−
２および４０２Ｂ３−７のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２５】プログラマブル論理ブロック４０２Ｂ３−
３および４０２Ｂ３−６のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２６】プログラマブル論理ブロック４０２Ｂ３−
３および４０２Ｂ３−６のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２７】プログラマブル論理ブロック４０２Ｂ３−
３および４０２Ｂ３−６のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２８】プログラマブル論理ブロック４０２Ｂ３−
３および４０２Ｂ３−６のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１２９】プログラマブル論理ブロック４０２Ｂ３−
４および４０２Ｂ３−５のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１３０】プログラマブル論理ブロック４０２Ｂ３−
４および４０２Ｂ３−５のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１３１】プログラマブル論理ブロック４０２Ｂ３−
４および４０２Ｂ３−５のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１３２】プログラマブル論理ブロック４０２Ｂ３−
４および４０２Ｂ３−５のためのスイッチマトリックス
４０１Ｂ３の部分における各プログラマブル１６：１マ
ルチプレクサのための入力線を示す図である。
【図１３３】本件発明の原則に従うプログラマブル論理
装置の第２のファミリーにおける非同期プログラマブル
論理装置の第１の実施例のより詳細なブロック図であ
る。
【図１３４】本件発明の原則に従うプログラマブル論理
装置の第２のファミリーにおける非同期プログラマブル
論理装置の第１の実施例のより詳細なブロック図であ
る。
【図１３５】本件発明の非同期プログラマブル論理装置
の論理アロケータにおける典型的なルータ素子を示す図
である。
【図１３６】本件発明の非同期プログラマブル論理装置
の論理アロケータにおけるルータ素子を示す図である。
【図１３７】本件発明の非同期プログラマブル論理装置
の論理アロケータにおけるルータ素子を示す図である。
【図１３８】本件発明の非同期プログラマブル論理装置
の論理アロケータにおけるルータ素子を示す図である。
【図１３９】本件発明の論理アロケータ４１１Ｂ４の積
項ステアリングを示す図である。
【図１４０】本件発明の原則に従う非同期プログラマブ
ル論理装置におけるプログラマブル論理マクロセルの模
式図である。
【図１４１】本件発明の原則に従う非同期プログラマブ
ル論理装置における入力論理マクロセルの模式図であ
る。
【図１４２】本件発明の原則に従う非同期プログラマブ
ル論理装置における入力／出力論理マクロセルの模式図
である。
【符号の説明】
３１１…プログラマブルアレイ手段 ３１７…ＯＲアレイ ３１９…出力セル ３２２…ＡＮＤアレイ ３５４…入力ピン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/177 7827−5Ｊ

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力／出力（Ｉ／Ｏ）ピンを有す
    る集積回路であって、 各々が複数の入力線と複数の出力線とを有する複数の非
    同期プログラマブル論理ブロックと、 前記非同期プログラマブル論理ブロックの各々に動作的
    に結合され前記複数の非同期プログラマブル論理ブロッ
    クからの前記複数の出力線上の信号を受けかつ前記複数
    の非同期プログラマブル論理ブロックの前記複数の入力
    線へ入力信号を与えるためのプログラマブルスイッチ相
    互接続手段とを含み、各非同期プログラマブル論理ブロ
    ックが、 前記プログラマブルスイッチ相互接続手段に動作的に結
    合され、（ｉ）前記複数の非同期プログラマブル論理ブ
    ロック入力線からのみ複数の入力信号を受け、（ｉｉ）
    前記複数の入力信号に応答して複数の論理出力信号を発
    生し、かつ前記複数の入力信号に応答して複数の制御信
    号を発生するためのプログラマブルアレイ手段と、 各々が前記プログラマブルスイッチ相互接続手段に動作
    的に結合され、少なくとも１つの入力線と出力線と制御
    線とを有する複数のプログラマブル出力論理マクロセル
    手段を含み、前記前記制御線が前記制御信号の１つによ
    り駆動され、 前記プログラマブルアレイに動作的に結合されかつ前記
    複数のプログラマブルマクロセル手段各々に対し選択的
    かつ動作的に結合されかつその結合を解かれて、前記プ
    ログラマブルアレイ手段の前記複数の出力信号を前記複
    数のプログラマブル出力論理マクロセル手段の選択され
    た入力線にステアリングしかつ前記プログラマブルアレ
    イ手段からの前記複数のプログラマブル出力論理マクロ
    セル手段の前記非選択の入力線の結合を解くための、論
    理アロケータ手段と、 各々が前記Ｉ／Ｏピンの１つと、前記プログラマブル出
    力論理マクロセル手段の１つの出力線とに接続されて、
    前記プログラマブル出力論理マクロセル手段出力線を前
    記Ｉ／Ｏピンに対し選択的に接続しかつその接続を解く
    ための、複数のプログラマブル入力／出力（Ｉ／Ｏ）マ
    クロセル手段と、 各々が前記プログラマブルスイッチ相互接続手段とＩ／
    Ｏピンとに動作的に結合され、かつ入力線および出力線
    を有する複数のプログラマブル入力論理マクロセルとを
    含み、前記入力線が前記Ｉ／Ｏピンに接続されかつ前記
    出力線が前記スイッチマトリクス手段に接続される、回
    路。
  2. 【請求項２】 前記プログラマブル出力論理マクロセル
    手段の各々が、 入力端子と出力端子とを有する前記プログラマブル出力
    論理マクロセル手段入力線に動作的に結合されるプログ
    ラマブル記憶手段と、 前記プログラマブル出力論理マクロセル手段入力線と前
    記プログラマブル記憶手段の前記出力端子とに動作的に
    結合されかつ出力線を有し、そこを通って前記入力線上
    の信号により駆動された信号または前記プログラマブル
    記憶手段からの信号を第１のプログラマブル手段の出力
    線に結合するための第１のプログラマブル手段を含み、
    前記第１のプログラマブル手段出力線が前記プログラマ
    ブルスイッチ相互接続手段に接続されており、 前記プログラマブル記憶手段と前記プログラマブル出力
    論理マクロセル手段入力線とに動作的に結合されて、論
    理信号の極性を制御するための手段とを含み、 動作の第１のモードにおいては、前記極性制御手段が入
    力信号に応答して第１の出力信号を発生し、かつ動作の
    第２のモードにおいては、前記極性制御手段が前記入力
    信号に応答して第２の出力信号を発生しかつ前記第２の
    出力信号が前記第１の出力信号の反転したものである、
    請求項１に記載の集積回路。
  3. 【請求項３】 前記極性制御手段が、 （ｉ）前記第１のプログラマブル手段出力線に接続され
    た入力端子と、（ｉｉ）前記第１のプログラマブル手段
    出力線に接続された信号反転入力端子と、（ｉｉｉ）出
    力線とを有する第２のプログラマブル手段を含み、前記
    第２のプログラマブル手段はこれを通って前記第２のプ
    ログラマブル手段の出力線に前記第１のプログラマブル
    手段の出力線上の信号と前記第１のプログラマブル手段
    の出力線上の信号の反転したもののうち１つを結合させ
    るためのものであり、前記第２のプログラマブル手段出
    力線が前記プログラマブル出力論理マクロセルの前記出
    力線である、請求項２に記載の集積回路。
  4. 【請求項４】 各出力論理マクロセル手段が、 前記少なくとも一つの入力線を含む複数の入力線と、 前記複数の入力線に動作的に接続され、出力線が前記プ
    ログラマブル記憶手段の前記入力端子に接続されてい
    る、論理ゲート手段とをさらに含む、請求項２に記載の
    集積装置。
  5. 【請求項５】 前記プログラマブル記憶手段がＤ型フリ
    ップフロップ、Ｔ型フリップフロップ、およびラッチか
    らなるグループのいずれかとして構成可能なプログラマ
    ブル記憶素子を含む、請求項２に記載の集積回路。
  6. 【請求項６】 前記プログラマブル記憶素子が非同期リ
    セット端子を含む、請求項５に記載の集積回路。
  7. 【請求項７】 前記非同期リセット端子が前記プログラ
    マブルアレイ手段の複数の制御出力信号の１つにより駆
    動される線に接続されている、請求項６に記載の集積回
    路。
  8. 【請求項８】 前記プログラマブル記憶素子が非同期プ
    リセット端子を含む、請求項５に記載の集積回路。
  9. 【請求項９】 前記非同期リセット端子が前記プログラ
    マブルアレイ手段の複数の制御出力信号の１つにより駆
    動される線に接続される、請求項８に記載の集積回路。
  10. 【請求項１０】 前記プログラマブル記憶手段がクロッ
    ク端子を有する、請求項２に記載の集積回路。
  11. 【請求項１１】 前記プログラマブル出力論理マクロセ
    ル手段の各々が、 複数の入力端子および出力端子が前記プログラマブル記
    憶素子クロック端子に接続されたプログラマブルクロッ
    クマルチプレクサ手段を含み、前記クロックマルチプレ
    クサ手段は入力選択信号に応答して、選択された入力端
    子上の信号をそこを通して前記出力端子へ通過させる、 前記プログラマブルクロックマルチプレクサ手段に動作
    的に結合されて、前記入力選択信号を提供するための手
    段とをさらに含む、請求項１０に記載の集積回路。
  12. 【請求項１２】 複数の専用入力ピンをさらに含む、請
    求項１１に記載の集積回路。
  13. 【請求項１３】 前記複数のクロックマルチプレクサ手
    段の入力端子の第１の端子が前記専用入力ピンの１つに
    接続され、 前記複数のクロックマルチプレクサ手段の入力端子の第
    ２の端子が前記プログラマブルアレイ手段の複数の制御
    出力信号の１つにより駆動される線に接続されている、
    請求項１２に記載の集積回路。
  14. 【請求項１４】 前記複数のクロックマルチプレクサ手
    段の入力端子の第３の端子が信号反転端子であり、かつ
    前記専用入力ピンの１つに接続され、かつ前記複数のク
    ロックマルチプレクサ手段の入力端子の第４の端子が信
    号反転端子でありかつ前記プログラマブルアレイ手段の
    複数の制御出力信号の１つにより駆動された線に接続さ
    れる、請求項１３に記載の集積回路。
  15. 【請求項１５】 前記プログラマブルＩ／Ｏマクロセル
    手段が、 イネーブル信号を選択的に与えるための手段と、 プログラマブル出力論理マクロセル手段の出力線と、前
    記ピンの１つと、イネーブル信号を与える手段とに動作
    的に接続されて、前記極性制御手段からの前記信号を前
    記ピンに選択的に与えるための手段とを含み、前記信号
    を与える手段が前記イネーブル信号を受けた際にのみ前
    記極性制御手段からの前記信号を通す、請求項２に記載
    の集積回路。
  16. 【請求項１６】 前記イネーブル信号を選択的に与える
    手段が、 前記複数のプログラマブルアレイ手段の制御出力信号の
    １つにより駆動された線をさらに含む、請求項１５に記
    載の集積回路。
  17. 【請求項１７】 前記プログラマブル入力論理マクロセ
    ル手段の各々が、 Ｉ／Ｏピンに動作的に結合される、入力端子および出力
    端子を有する、プログラマブル記憶手段を含む、請求項
    １に記載の集積回路。
  18. 【請求項１８】 前記プログラマブル記憶手段がＤ型フ
    リップフロップおよびラッチからなるグループのいずれ
    か１つとして構成可能であるプログラマブル記憶素子を
    含む、請求項１７に記載の集積回路。
  19. 【請求項１９】 前記プログラマブル記憶手段がクロッ
    ク端子を有する、請求項１８に記載の集積回路。
  20. 【請求項２０】 前記プログラマブル出力論理マクロセ
    ル手段の各々が、 前記プログラマブル記憶素子クロック端子に複数の入力
    端子および出力端子が接続されたプログラマブルクロッ
    クマルチプレクサ手段を含み、前記クロックマルチプレ
    クサ手段が入力選択信号に応答して前記出力端子に対す
    る選択された入力端子上の信号を通過させ、 前記プログラマブルクロックマルチプレクサ手段に動作
    的に結合されて、前記入力選択信号を与える手段とをさ
    らに含む、請求項１９に記載の集積回路。
  21. 【請求項２１】 複数の専用入力ピンをさらに含む、請
    求項２０に記載の集積回路。
  22. 【請求項２２】 前記複数のクロックマルチプレクサ手
    段の入力端子の第１の端子が前記専用入力ピンの１つに
    接続され、 前記複数のクロックマルチプレクサ手段の入力端子の第
    ２の端子が前記専用入力ピンのもう１つのものに接続さ
    れる、請求項２１に記載の集積回路。
  23. 【請求項２３】 前記複数のクロックマルチプレクサ手
    段の入力端子の第３の端子が信号反転端子でありかつ前
    記専用入力ピンの前記１つに接続されており、かつ前記
    複数のクロックマルチプレクサ手段の入力端子の第４の
    端子が信号反転端子でありかつ前記専用入力ピンの前記
    もう１つに接続されている、請求項２２に記載の集積回
    路。
  24. 【請求項２４】 前記論理アロケータ手段が複数のルー
    タ手段を含み、前記ルータ手段の各々が複数の出力線と
    複数の入力線を含み、前記ルータ手段が前記複数の入力
    線上の信号をそこを介して前記複数の出力線内の選択さ
    れた出力線に結合するためのものであり、 各ルータ入力線が前記プログラマブル論理アレイからの
    出力線に接続され、かつ各ルータ出力線が前記プログラ
    マブル出力論理マクロセル手段の１つの入力線に接続さ
    れる、請求項１に記載の集積回路。
  25. 【請求項２５】 前記ルータ手段の各々が、 前記複数のルータ入力線に接続されかつ出力線を有する
    論理ゲート手段と、 入力端子が前記論理ゲート手段の前記出力線に接続され
    かつ複数の出力線を有するデマルチプレクシング手段と
    をさらに含み、 前記デマルチプレクシング手段が入力選択信号に応答し
    て、前記入力端子上の信号をそこを介して前記複数の出
    力線内の選択された出力線へ通過させ、かつ前記デマル
    チプレクシング手段に出力線をかけたものが前記ルータ
    手段に出力線をかけたものであり、 かつ前記デマルチプレクシング手段に動作的に結合され
    て、前記入力選択信号を与える、手段とを含む、請求項
    ２４に記載の集積回路。
  26. 【請求項２６】 前記非同期プログラマブル論理ブロッ
    クの各々が同じである、請求項１に記載の集積回路。
  27. 【請求項２７】 前記同じである非同期プログラマブル
    論理ブロックが前記スイッチマトリックス手段の回りに
    対称に配列される、請求項２６に記載の集積回路。
  28. 【請求項２８】 前記プログラマブルスイッチ相互接続
    手段が複数のマルチプレクシング手段を含み、前記マル
    チプレクシング手段の各々が複数の入力線と、出力線と
    を有し、かつ前記マルチプレクシング手段の各々が入力
    選択信号に応答して、選択された入力線上の信号を出力
    線にそこを介して通過させ、 複数のマルチプレクシング手段の各々に対して入力選択
    信号を与える手段とを含む、請求項１に記載の集積回
    路。
  29. 【請求項２９】 前記スイッチ相互接続手段が前記スイ
    ッチ相互接続手段の入力端子と出力端子との間のいかな
    る径路に関しても固定した径路独立の遅延時間を有す
    る、請求項１に記載の集積回路。
  30. 【請求項３０】 前記スイッチ相互接続手段を介して前
    記非同期プログラマブル論理ブロックの１つを前記非同
    期プログラマブル論理ブロックのもう１つに接続するた
    めの前記遅延時間が約１ないし２ナノ秒の範囲にある、
    請求項２９に記載の集積回路。
  31. 【請求項３１】 前記スイッチ相互接続手段が前記スイ
    ッチ相互接続手段を介して通過するすべての信号に関し
    て、その信号の起源にかかわりなくおよそ同じ時間遅延
    を有する、請求項１に記載の集積回路。
  32. 【請求項３２】 同期プログラマブル論理装置（ＰＬ
    Ｄ）のコアを使用して非同期ＰＬＤを形成するための方
    法であって、 前記ＰＬＤが（ｉ）複数の入力／出力ピンと、（ｉｉ）
    各々が複数の入力線と複数の出力線とを有する複数のプ
    ログラマブル論理ブロックと、（ｉｉｉ）前記プログラ
    マブル論理ブロックの各々に動作的に結合されて前記複
    数のプログラマブル論理ブロックからの前記複数の出力
    線上の信号を受けかつ前記複数のプログラマブル論理ブ
    ロックの前記複数の入力線へ入力信号を与えるためのプ
    ログラマブルスイッチ相互接続手段とを含み、 さらに各プログラマブル論理ブロックが（ａ）プログラ
    マブルスイッチ相互接続手段に動作的に結合され、複数
    の積項を有するプログラマブルアレイ手段と、（ｂ）複
    数のプログラマブル出力論理マクロセル手段と、（ｃ）
    複数のプログラマブル埋込論理マクロセル手段と、
    （ｄ）複数の入力／出力（Ｉ／Ｏ）マクロセル手段とを
    含み、前記プログラマブルアレイ手段における論理積項
    の数が予め定められた数に複数のプログラマブル出力論
    理マクロセル手段と複数のプログラマブル埋込論理マク
    ロセル手段数の和を乗算した数であり、それにより論理
    マクロセル手段の各々が論理動作に関して少なくとも予
    め定められた数の積項を利用でき、 前記方法が、 前記複数のプログラマブル埋込論理マクロセル手段を複
    数のプログラマブル入力論理マクロセル手段に変換する
    ステップと、 プログラマブル埋込論理マクロセルにとって利用可能な
    予め定められた数の論理積項の少なくとも１つを前記プ
    ログラマブル出力論理マクロセルの１つのための制御積
    項として使用するステップとを含む、方法。
  33. 【請求項３３】 前記予め定められた数の論理積項の第
    １のサブセットが前記プログラマブル出力論理マクロセ
    ルの１つの制御積項である、請求項３２に記載の方法。
  34. 【請求項３４】 前記予め定められた数の論理積項の第
    ２のサブセットが前記Ｉ／Ｏマクロセル手段の１つの制
    御積項である、請求項３３に記載の方法。
  35. 【請求項３５】 各々が複数の入力線と複数の出力線と
    を含む、複数の非同期プログラマブル回路と、 前記非同期プログラマブル回路の各々に動作的に結合さ
    れ、前記複数の非同期プログラマブル回路からの前記複
    数の出力線上の信号を受けかつ前記複数の非同期プログ
    ラマブル回路の前記複数の入力線に対し入力信号を与え
    るためのプログラマブル相互接続手段とを含み、 前記複数の非同期プログラマブル回路の各々が、すべて
    の非同期プログラマブル回路入力信号がそれらの起源に
    かかわりなく前記プログラマブル相互接続を介して非同
    期プログラマブル回路にルート決めされるように前記プ
    ログラマブル相互接続手段により駆動された複数の入力
    線の上でのみ入力信号を受ける、集積回路。
  36. 【請求項３６】 前記プログラマブル相互接続手段が、
    前記プログラマブル相互接続手段を介しての時間遅延が
    すべての信号に関してそれらの起源にかかわりなく均一
    な固定の時間遅延であるように、前記複数の入力線およ
    び前記複数の出力線に接続されたプログラマブルマルチ
    プレクサ手段を含む、請求項３５に記載の集積回路。
  37. 【請求項３７】 前記プログラマブルマルチプレクサ手
    段の大きさが前記集積回路に対して少なくとも２．５の
    ルート能力係数を与える、請求項３６に記載の集積回
    路。
JP4301806A 1991-10-18 1992-10-13 複数の入力／出力（ｉ／ｏ）ピンを有する集積回路 Withdrawn JPH05218199A (ja)

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