KR930009253A - 고속의 스위치 매트릭스에 의해 상호접속되는 다수의 다루기 쉬운 비동기 프로그래머블 로직 블록을 갖는 프로그래머블 로직 디바이스 - Google Patents

고속의 스위치 매트릭스에 의해 상호접속되는 다수의 다루기 쉬운 비동기 프로그래머블 로직 블록을 갖는 프로그래머블 로직 디바이스 Download PDF

Info

Publication number
KR930009253A
KR930009253A KR1019920016755A KR920016755A KR930009253A KR 930009253 A KR930009253 A KR 930009253A KR 1019920016755 A KR1019920016755 A KR 1019920016755A KR 920016755 A KR920016755 A KR 920016755A KR 930009253 A KR930009253 A KR 930009253A
Authority
KR
South Korea
Prior art keywords
programmable
input
output
logic
line
Prior art date
Application number
KR1019920016755A
Other languages
English (en)
Inventor
피. 아그라왈 옴
Original Assignee
토마스 더블류. 암스트롱
어드벤스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 토마스 더블류. 암스트롱, 어드벤스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 토마스 더블류. 암스트롱
Publication of KR930009253A publication Critical patent/KR930009253A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/1774—Structural details of routing resources for global signals, e.g. clock, reset
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

비동기 고밀도의 세그먼트와된 프로그래머블 어레이 디바이스는 프로그래머블 스위치 상호접속 수단을 이용하여 대칭적인 프로그래머블 로직 블록 어레이를 결합한다. 각 프로그래머블 로직 블록은 프로그래머블 출력 로직 매크로셀, 프로그래머블 입/출력 매크로셀, 프로그래머블 입력 로직 매크로셀, 로직 앨로케이터 및 프로그래머블 적항 어레이를 포함한다. 스위치 매트릭스는 고정되고 경로에 무관한 지연을 갖는 중앙 집중적인 글로벌 루팅(routing)을 제공한다. 프로그래머블 스위치 상호접속 매트릭스는 출력 로직 매크로셀을 적항 어레이로부터 분리시킨다. 로직 앨로케이터는 적항 어레이는 출력 로직 매크로셀로부터 분리시키고, I/O 매크로셀은 출력 로직 매크로셀을 패키지 I/O 핀으로부터 분리시킨다. 그러므로, 본 발명의 구조는 스피드에 대한 타협이 없이도 쉽게 고밀도의 디바이스로 갈 수 있게 해준다. 로직 앨로케이터는 적항 어레이로부터의 적항을 선택된 로직 매크로셀로 향하게 하여 논리적항이 영구적으로 특정 로직 매크로셀에 할당되지 않게 해준다. 각 출력 로직 매크로셀은 프로그래머블 적항 어레이로부터 3개의 제어적항을 제공받으며, 각 I/O 매크로셀은 일 실시예에서 프로그래머블 적항 어레이로부터 하나의 제어적항을 제공받는다. 이들 4개의 제어 적항은 비동기 응용을 수행하는데 사용된다. 본 발명의 비동기 프로그래머블 로직 디바이스는 동기 프로그래머블 로직 디바이스쪽에 있는 프로그래머블 로직 디바이스로부터 파생된다.

Description

고속의 스위치 매트릭스에 의해 상호접속되는 다수의 다루기 쉬운 비동기 프로그래머블 로직 블록을 갖는 프로그래머블 로직 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명의 일실시예에 따른 집적회로의 블록 구성도
제8도는 본 발명의 원리에 따른 프로그래머블 로직 디바이스의 또 다른 실시예의 개념적인 블록 구성도
제9도는 본 발명의 원리에 따른 완전한 대칭성을 갖는 프로그래머블 로직 디바이스의 개념적 블록 구성도
제10도는 본 발명의 프로그래머블 로직 디바이스에 대한 블록 구성도
제11도는 본 발명의 원리에 따른 프로그래머블 로직 디바이스의 제1족의 프로그래머블 로직 디바이스에 대한 일 실시예의 보다 상세한 블록 구성도

Claims (37)

  1. 각기 다수의 입력라인과 다수의 출력라인을 갖는 다수의 비동기 프로그래머블 로직 블록과; 상기 비동기 프로그래머블 로직 블록에 기능적으로 결합되어 상기 비동기 프로그래머블 로직 블록의 출력라인상의 신호를 입력받고 상기 비동기 프로그래머블 로직 블록의 입력라인에 입력신호를 인가하는 프로그래머블 스위치 상호접속 수단으로 구성된 다수의 입/출력(I/O)핀을 갖는 집적회로로서, 상기 비동기 프로그래머블 로직 블록의 각각은 상기 프로그래머블 스위치 상호접속 수단에 기능적으로 결합되어 (i) 상기 다수의 비동기 프로그래머블 로직 블록의 입력라인으로부터의 입력신호만을 인가받아 (ⅱ) 상기 다수의 입력신호에 대한 응답으로 다수의 논리 출력신호를 생성하고; 상기 다수의 입력신호에 응답하여 다수의 제어신호를 발생시키는 프로그래머블 어레이 수단과; 상기 프로그래머블 스위치 상호접속 수단에 기능적으로 결합되어 적어도 하나의 입력라인과, 하나의 출력라인 및 상기 다수의 제어신호중의 하나에 의해 구동되는 제어라인을 갖는 다수의 프로그래머블 출력 로직 매크로셀 수단과; 상기 프로그래머블 어레이 수단에 기능적으로 결합되고 상기 다수의 프로그래머블 로직 블록의 각각에 기능적, 선택적으로 결합 및 분리되어 상기 프로그래머블 어레이 수단의 출력신호가 상기 프로그래머블 출력 로직 매크로셀 수단에서 선택된 입력라인을 향하게 하고 상기 다수의 프로그래머블 출력 로직 매크로셀 수단에서 선택된 입력라인을 상기 프로그래머블 어레이 수단으로부터 분리시키는 로직 앨로케이터 수단과; 각 I/O 매크로셀이 상기 I/O 핀 및 상기 프로그래머블 출력 로직 매크로셀 수단중 하나의 출력라인에 연결되어 상기 프로그래머블 출력 로직 매크로셀 수단의 출력라인은 상기 I/O 핀에 선택적으로 연결 및 분리하는 다수의 프로그래머블 입/출력(I/O) 매크로셀 수단과; 각기 상기 프로그래머블 스위치 상호접속 수단 및 I/O 핀에 기능적으로 결합되고, 상기 I/O 핀에 연결된 입력라인과 상기 스위치 매트릭스 수단에 연결된 출력라인을 갖는 다수의 프로그래머블 입력 로직 매크로셀 수단을 포함하는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 프로그래머블 출력 로직 매크로셀 수단은 상기 프로그래머블 출력 로직 매크로셀 수단의 입력라인과 기능적으로 연결되고 입력단자와 출력단자를 갖는 프로그래머블 저장수단과; 상기 프로그래머블 출력 로직 매크로셀 수단의 입력라인과 상기 프로그래머블 저장수단의 출력단자에 기능적으로 연결되고 하나의 출력라인을 가지며, 입력라인상의 신호에 의해 구동되는 신호 또는 상기 프로그래머블 저장수단으로부터의 신호를 그 출력라인에 결합시키며 그 출력라인이 상기 프로그래머블 스위치 상호접속 수단에 연결된 제1프로그래머블 수단과; 상기 프로그래머블 저장소자 및 상기 프로그래머블 출력 로직 매크로셀 수단의 입력라인에 연결되어 로직신호의 극성을 제어하고, 그 기능의 제1모드에서 상기 극성 제어수단이 입력신호에 응답하는 첫 번째 출력 신호를 생성하고; 그 기능의 제2모드에서 상기 극성 제어 수단이 상기 입력신호에 대한 응답으로 다른 출력신호를 발생시키며 상기 다른 출력신호는 처음 출력신호에 대한 반전신호가 되는 수단을 포함하는 것을 특징으로 하는 집적회로.
  3. 제2항에 있어서, 상기 극성 제어수단은 제2프로그래머블 수단을 포함하며, 이 제2프로그래머블 수단은 (ⅰ) 상기 제1프로그래머블 수단의 출력라인에 연결된 입력단자와, (ⅱ) 상기 제1프로그래머블 수단의 출력라인에 연결된 신호 반전 입력단자와, (ⅲ) 출력라인을 가지며, 이 제2프로그래머블 수단을 통하여 상기 제1프로그래머블 수단의 출력라인상의 한 신호와 상기 제1프로그래머블 수단의 출력라인의 반전신호가 상기 제2프로그래머블 수단의 출력라인에 결합되며, 상기 제2프로그래머블 수단의 출력라인은 상기 프로그래머블 출력 로직 매크로셀의 출력라인이 되는 것을 특징으로 하는 집적회로.
  4. 제2항에 있어서, 각 출력 로직 매크로셀 수단은 적어도 하나의 입력라인을 갖는 다수의 입력라인과; 상기 다수의 입력라인에 기능적으로 결합되고, 상기 프로그래머블 저장수단의 입력단자에 연결되어 있는 출력라인을 갖는 로직 게이트 수단으로 구성된 것을 특징으로 하는 집적회로.
  5. 제2항에 있어서, 상기 프로그래머블 저장수단은 D-타입 플립-플롭, T-타입 플립-플롭 및 래치로 구성된 그룹중 어느 하나로 구성될 수 있는 프로그래머블 저장소자를 포함하는 것을 특징으로 하는 집적회로.
  6. 제5항에 있어서, 상기 프로그래머블 저장수단은 비둥기 리세트 단자를 포함하는 것을 특징으로 하는 집적회로.
  7. 제6항에 있어서, 상기 비둥기 리세트 단자는 상기 프로그래머블 어레이 수단의 제어 출력신호중의 하나에 의해 구동되는 라인에 연결된 것을 특징으로 하는 집적회로.
  8. 제5항에 있어서, 상기 프로그래머블 저장수단은 비둥기 프리세트 단자를 포함하는 것을 특징으로 하는 집적회로.
  9. 제8항에 있어서, 상기 비동기 리세트 단자는 상기 프로그래머블 어레이 수단의 제어 출력신호중의 하나에 의해 구동되는 라인에 연결된 것을 특징으로 하는 집적회로.
  10. 제2항에 있어서, 상기 프로그래머블 저장소자는 클럭 단자를 갖는 것을 특징으로 하는 집적회로.
  11. 제10항에 있어서, 상기 프로그래머블 출력 로직 매크로셀 수단의 각각은 상기 프로그래머블 저장소자의 클럭 단자에 연결된 다수의 입력단자 및 출력단자를 가지며, 입력선택신호에 응답하여 선택된 입력단자의 신호를 출력단자로 보내는 프로그래머블 멀티플렉서 수단과, 상기 프로그래머블 클럭 멀티플렉서 수단에 기능적으로 결합되어 상기 입력선택신호를 제공하는 수단을 포함하는 것을 특징으로 하는 집적회로.
  12. 제11항의 집적회로는, 다수의 입력핀을 포함하는 것을 특징으로 하는 집적회로.
  13. 제12항에 있어서, 상기 다수의 클럭 멀티플렉서 수단의 일측 입력단자는 상기 입력핀중의 하나에 연결되고, 상기 다수의 클럭 멀티플렉서 수단의 타측 입력단자는 상기 프로그래머블 어레이 수단의 제어 출력신호중의 하나에 의해 구동되는 라인에 연결된 것을 특징으로 하는 집적회로.
  14. 제13항에 있어서, 상기 다수의 클럭 멀티플렉서 수단의 제3측 입력단자는 신호 반전 입력단자로서 상기 입력핀중의 하나에 연결되고, 상기 다수의 클럭 멀티플렉서 수단의 제4측 입력단자는 신호반전단자로서 상기 프로그래머블 어레이 수단의 제어 출력신호중의 하나에 의해 구동되는 라인에 연결된 것을 특징으로 하는 집적회로.
  15. 제2항에 있어서, 상기 프로그래머블 I/O 매크로셀 수단은 인에이블 신호를 선택적으로 인가하는 수단과; 상기 프로그래머블 출력 로직 매크로셀 수단의 출력라인, 상기 핀들중의 하나 및 인에이블 신호 공급 수단에 연결되어 상기 극성 제어수단으로부터의 신호를 상기 핀에 선택적으로 공급하는 수단을 포함하며, 상기 공급수단은 상기 인에이블 신호를 받음과 동시에 상기 극성 제어수단으로부터의 신호를 통과시키는 것을 특징으로 하는 집적회로.
  16. 제15항에 있어서, 상기 인에이블 신호를 선택적으로 제공하는 수단은 상기 다수의 프로그래머블 어레이 수단의 제어 출력신호중의 하나에 의해 구동되는 라인을 포함하는 것을 특징으로 하는 집적회로.
  17. 제1항에 있어서, 상기 프로그래머블 입력 로직 매크로셀 수단의 각각은 I/O 핀에 기능적으로 결합되고 입력단자와 출력단자를 갖는 프로그래머블 저장소자를 포함하는 것을 특징으로 하는 집적회로.
  18. 제17항에 있어서, 상기 프로그래머블 저장소자는 D-타입 플립-플롭과 래치로 구성되는 그룹중의 어느 하나로 구성이 가능한 프로그래머블 저장소자를 포함하는 것을 특징으로 하는 집적회로.
  19. 제18항에 있어서, 상기 프로그래머블 저장소자는 클럭 단자를 갖는 것을 특징으로 하는 집적회로.
  20. 제19항에 있어서, 상기 프로그래머블 출력 로직 매크로셀은 상기 프로그래머블 저장소자의 클럭 단자에 연결된 다수의 입력단자 및 출력단자를 가지며, 입력선택신호에 따라서 선택된 입력단자의 신호를 출력단자로 출력하는 프로그래머블 멀티플렉서 수단을 포함하는 것을 특징으로 하는 집적회로.
  21. 제20항의 집적회로는, 다수의 입력핀을 포함하는 것을 특징으로 하는 집적회로.
  22. 제21항에 있어서, 상기 다수의 클럭 멀티플렉서 수단의 일측 입력단자는 상기 입력핀중의 하나에 연결되고, 상기 다수의 클럭 멀티플렉서 수단의 타측 입력단자는 상기 입력핀의 다른 단자에 연결되는 것을 특징으로 하는 집적회로.
  23. 제22항에 있어서, 상기 다수의 클럭 멀티플렉서 수단의 제3측 입력단자는 신호 반전 입력단자로서 상기 입력핀중의 하나에 연결되고, 상기 다수의 클럭 멀티플렉서 수단의 제4측 입력단자는 신호반전단자로서 상기 입력핀의 다른 단자에 연결되는 것을 특징으로 하는 집적회로.
  24. 제1항에 있어서, 상기 로직 앨로케이터 수단은 다수의 출력라인과 입력라인을 가지며 입력라인상의 다수의 신호를 선택된 출력라인으로 보내는 다수의 루터 수단을 포함하며, 여기에서 각 루터소자의 입력라인은 상기 프로그래머블 로직 어레이의 출력라인에 연결되고; 각 루터소자의 출력라인은 상기 프로그래머블 출력 로직 매크로셀 수단중의 하나의 입력라인에 연결되는 것을 특징으로 하는 집적회로.
  25. 제24항에 있어서, 상기 루터 수단의 각각은 상기 다수의 루터 입력라인에 연결되고 출력라인은 갖는 로직 게이트 수단과; 상기 로직 게이트 수단의 출력라인에 연결된 입력단자와 다수의 출력단자를 가지고 입력선택신호에 응답하여 상기 입력단자의 신호를 상기 선택된 출력라인으로 전송하며, 그 출력라인이 상기 루터 수단의 출력라인이 되는 디멀티플렉서 수단과, 상기 디멀티플렉서 수단에 기능적으로 결합되어 상기의 입력 선택신호를 제공하는 수단을 포함하는 것을 특징으로 하는 집적회로.
  26. 제1항에 있어서, 상기 비동기 프로그래머블 로직 블록의 각각은 동일한 것을 특징으로 하는 집적회로.
  27. 제26항에 있어서, 상기 동일한 프로그래머블 로직 블록은 상기 스위치 매트릭스 수단의 주위에 대칭적으로 배열되는 것을 특징으로 하는 집적회로.
  28. 제1항에 있어서, 상기 프로그래머블 스위치 상호접속 수단은 다수의 입력라인과 출력라인을 가지며 그 각각이 입력 선택 신호에 응답하여 선택된 입력라인상의 신호를 출력라인으로 전송하는 다수의 멀티플렉싱 수단과; 입력선택신호를 다수의 멀티플렉싱 수단의 각각에 제공하는 수단을 포함하는 것을 특징으로 하는 집적회로.
  29. 제1항에 있어서, 상기 스위치 상호접속 수단은 그 입력단자와 그 출력단자 사이의 그 어떤 경로에 대하여도 고정되고 경로에 무관한 지연시간을 갖는 것을 특징으로 하는 집적회로.
  30. 제29항에 있어서, 상기 비동기 프로그래머블 로직 블록의 하나를 다른 비동기 프로그래머블 로직 블록에 연결하는데 있어서 상기 스위치 상호접속 수단을 통한 지연시간은 약 1ns 내지 2ns인 것을 특징으로 하는 집적회로.
  31. 제1항에 있어서, 상기 스위치 상호접속 수단은 신호의 근원에 관계없이 통과하는 모든 신호에 대하여 거의 같은 지연시간을 갖는 것을 특징으로 하는 집적회로.
  32. 비동기 PLD의 구성시 동기 프로그래머블 로직 디바이스(PLD)의 핵심부분을 사용하는 방법으로서, 상기 동기 PLD는 (ⅰ) 다수의 입/출력핀과; (ⅱ) 각기 다수의 입력 라인과 다수의 출력라인을 갖는 다수의 프로그래머블 로직 블록과; (ⅲ) 상기 프로그래머블 로직 블록의 각각에 기능적으로 연결되어 상기 프로그래머블 로직 블록의 출력라인 신호를 입력받고 상기 프로그래머블 로직 블록의 입력라인에 입력신호를 제공하는 프로그래머블 스위치 상호접속 수단을 포함하며, 상기의 각 프로그래머블 로직 블록인 (a) 다수의 적항을 갖는 프로그래머블 스위치 상호접속 수단에 기능적으로 접속된 프로그래머블 어레이 수단과; (b) 다수의 프로그래머블 출력 로직 매크로셀 수단과; (c) 다수의 프로그래머블 베리드 로직 매크로셀 수단과; (d) 다수의 입/출력(I/O) 매크로셀 수단을 포함하며, 상기 프로그래머블 어레이 수단에서 논리 적항의 수는 각 로직 매크로세 수단이 논리 기능을 수행하는데 최소한으로 이용할 수 있는 기지정된 수의 적항을 갖도록 하기 위하여 다수의 프로그래머블 출력 로직 매크로셀 수단과 다수의 프로그래머블 베리드 로직 매크로셀 수단의 합을 승산한 기지정된 수이며, 상기 방법은 상기 다수의 프로그래머블 베리드 로직 매크로셀 수단을 다수의 프로그래머블 입력 로직 매크로셀 수단으로 변환하는 단계와; 상기 프로그래머블 출력 로직 매크로셀 수단에 대하여 프로그래머블 베리드 로직 매크로셀에서 이용가능한 기지정된 수의 로직 적항중 적어도 하나를 제어적항으로 사용하는 단게를 포함하는 것을 특징으로 하는 비동기 PLD의 구성시 동기 프로그래머블 로직 디바이스(PLD)의 핵심부분을 사용하는 방법.
  33. 제32항에 있어서, 상기 기지정된 수의 논리 적항의 일부분집합은 상기 프로그래머블 출력 로직 매크로셀중의 하나의 제어적항인 것을 특징으로 하는 비동기 PLD의 구성시 동기 프로그래머블 로직 디바이스(PLD)의 핵심부분을 사용하는 방법.
  34. 제33항에 있어서, 상기 기지정된 수의 논리 적항의 다른 부분집합은 상기 I/O 매크로셀 수단중 하나의 제어적항인 것을 특징으로 하는 비동기 PLD의 구성시 동기 프로그래머블 로직 디바이스(PLD)의 핵심부분을 사용하는 방법.
  35. 다수의 입력라인과 다수의 출력라인을 갖는 비동기 프로그래머블 회로와; 상기 비동기 프로그래머블 회로의 각각에 기능적으로 결합되어 상기 다수의 비동기 프로그래머블 회로의 출력라인의 신호를 인가받고 상기 다수의 비동기 프로그래머블 회로의 입력라인에 입력신호를 제공하는 프로그래머블 상호접속 수단을 포함하는 집적회로로서, 상기 다수의 비동기 프로그래머블 회로는 상기 프로그래머블 상호접속 수단에 의해 구동되는 입력라인상의 신호만을 입력하여 모든 비동기 프로그래머블 회로의 입력신호가 그 기원에 관계없이 상기 프로그래머블 상호접속을 통하여 비동기 프로그래머블 회로로 향하게 하는 것을 특징으로 하는 집적회로.
  36. 제35항에 있어서, 상기 프로그래머블 상호접속 수단은 상기 다수의 입력라인과 상기 다수의 출력라인에 연결되어 상기 프로그래머블 상호접속 수단을 통과하는 모든 신호에 대하여 그 기원에 관계없이 균등하고 고정된 시간지연을 갖게 하는 프로그래머블 멀티플렉서 수단을 포함하는 것을 특징으로 하는 집적회로.
  37. 제36항에 있어서, 상기 프로그래머블 멀티플렉서 수단의 사이즈는 상기 집적회로가 적어도 2.5의 행로 인수를 갖게 하는 것을 특징으로 하는 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920016755A 1991-10-18 1992-09-15 고속의 스위치 매트릭스에 의해 상호접속되는 다수의 다루기 쉬운 비동기 프로그래머블 로직 블록을 갖는 프로그래머블 로직 디바이스 KR930009253A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/779,547 1991-10-18
US07/779,547 US5151623A (en) 1985-03-29 1991-10-18 Programmable logic device with multiple, flexible asynchronous programmable logic blocks interconnected by a high speed switch matrix

Publications (1)

Publication Number Publication Date
KR930009253A true KR930009253A (ko) 1993-05-22

Family

ID=25116801

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920016755A KR930009253A (ko) 1991-10-18 1992-09-15 고속의 스위치 매트릭스에 의해 상호접속되는 다수의 다루기 쉬운 비동기 프로그래머블 로직 블록을 갖는 프로그래머블 로직 디바이스

Country Status (6)

Country Link
US (1) US5151623A (ko)
EP (1) EP0537885B1 (ko)
JP (1) JPH05218199A (ko)
KR (1) KR930009253A (ko)
AT (1) ATE172336T1 (ko)
DE (1) DE69227294D1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451887A (en) * 1986-09-19 1995-09-19 Actel Corporation Programmable logic module and architecture for field programmable gate array device
US5477165A (en) * 1986-09-19 1995-12-19 Actel Corporation Programmable logic module and architecture for field programmable gate array device
US5457409A (en) * 1992-08-03 1995-10-10 Advanced Micro Devices, Inc. Architecture of a multiple array high density programmable logic device with a plurality of programmable switch matrices
US5489857A (en) * 1992-08-03 1996-02-06 Advanced Micro Devices, Inc. Flexible synchronous/asynchronous cell structure for a high density programmable logic device
US5198705A (en) 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5978831A (en) * 1991-03-07 1999-11-02 Lucent Technologies Inc. Synchronous multiprocessor using tasks directly proportional in size to the individual processors rates
US5231312A (en) * 1992-03-12 1993-07-27 Atmel Corporation Integrated logic circuit with functionally flexible input/output macrocells
US5254886A (en) * 1992-06-19 1993-10-19 Actel Corporation Clock distribution scheme for user-programmable logic array architecture
US5463328A (en) * 1993-03-08 1995-10-31 Altera Corporation Expanded programmable logic architecture
US5625301A (en) * 1995-05-18 1997-04-29 Actel Corporation Flexible FPGA input/output architecture
US6531890B1 (en) 1995-06-02 2003-03-11 Lattice Semiconductor Corporation Programmable optimized-distribution logic allocator for a high-density complex PLD
US5781030A (en) * 1995-06-02 1998-07-14 Advanced Micro Devices, Inc. Programmable uniform symmetrical distribution logic allocator for a high-density complex PLD
US5521529A (en) * 1995-06-02 1996-05-28 Advanced Micro Devices, Inc. Very high-density complex programmable logic devices with a multi-tiered hierarchical switch matrix and optimized flexible logic allocation
US5589782A (en) * 1995-06-02 1996-12-31 Advanced Micro Devices, Inc. Macrocell and clock signal allocation circuit for a programmable logic device (PLD) enabling PLD resources to provide multiple functions
US5818254A (en) * 1995-06-02 1998-10-06 Advanced Micro Devices, Inc. Multi-tiered hierarchical high speed switch matrix structure for very high-density complex programmable logic devices
US6028446A (en) * 1995-06-06 2000-02-22 Advanced Micro Devices, Inc. Flexible synchronous and asynchronous circuits for a very high density programmable logic device
US5744980A (en) * 1996-02-16 1998-04-28 Actel Corporation Flexible, high-performance static RAM architecture for field-programmable gate arrays
US5959466A (en) * 1997-01-31 1999-09-28 Actel Corporation Field programmable gate array with mask programmed input and output buffers
US5936426A (en) 1997-02-03 1999-08-10 Actel Corporation Logic function module for field programmable array
US6150837A (en) * 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
US6317804B1 (en) 1998-11-30 2001-11-13 Philips Semiconductors Inc. Concurrent serial interconnect for integrating functional blocks in an integrated circuit device
US6166564A (en) * 1999-07-09 2000-12-26 Intel Corporation Control circuit for clock enable staging
JP2002368727A (ja) * 2001-06-04 2002-12-20 Nec Corp 半導体集積回路
US6874136B2 (en) * 2002-01-10 2005-03-29 M2000 Crossbar device with reduced parasitic capacitive loading and usage of crossbar devices in reconfigurable circuits
US7111273B1 (en) * 2003-07-03 2006-09-19 Xilinx, Inc. Softpal implementation and mapping technology for FPGAs with dedicated resources
US8014480B1 (en) 2007-03-09 2011-09-06 Altera Corporation Zero-delay serial communications circuitry for serial interconnects
US9231865B2 (en) * 2012-08-10 2016-01-05 Wisconsin Alumni Research Foundation Lookup engine with reconfigurable low latency computational tiles
JP6225674B2 (ja) 2013-12-02 2017-11-08 株式会社ソシオネクスト 半導体装置および通信インタフェース回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5027315A (en) * 1984-09-28 1991-06-25 Advanced Micro Devices, Inc. Programmable logic array using internally generated dynamic logic signals as selection signals for controlling its functions
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US5015884A (en) * 1985-03-29 1991-05-14 Advanced Micro Devices, Inc. Multiple array high performance programmable logic device family
US4758746A (en) * 1985-08-12 1988-07-19 Monolithic Memories, Inc. Programmable logic array with added array of gates and added output routing flexibility
US4772811A (en) * 1986-07-04 1988-09-20 Ricoh Company, Ltd. Programmable logic device
US5046035A (en) * 1987-08-26 1991-09-03 Ict International Cmos Tech., Inc. High-performance user programmable logic device (PLD)
US4878200A (en) * 1987-12-30 1989-10-31 Intel Corporation Product term sharing/allocation in an EPROM array
US4871930A (en) * 1988-05-05 1989-10-03 Altera Corporation Programmable logic device with array blocks connected via programmable interconnect
US4912342A (en) * 1988-05-05 1990-03-27 Altera Corporation Programmable logic device with array blocks with programmable clocking
US4879481A (en) * 1988-09-02 1989-11-07 Cypress Semiconductor Corporation Dual I/O macrocell for high speed synchronous state machine
US4894563A (en) * 1988-10-11 1990-01-16 Atmel Corporation Output macrocell for programmable logic device
US5079451A (en) * 1990-12-13 1992-01-07 Atmel Corporation Programmable logic device with global and local product terms

Also Published As

Publication number Publication date
DE69227294D1 (de) 1998-11-19
US5151623A (en) 1992-09-29
EP0537885A1 (en) 1993-04-21
ATE172336T1 (de) 1998-10-15
EP0537885B1 (en) 1998-10-14
JPH05218199A (ja) 1993-08-27

Similar Documents

Publication Publication Date Title
KR930009253A (ko) 고속의 스위치 매트릭스에 의해 상호접속되는 다수의 다루기 쉬운 비동기 프로그래머블 로직 블록을 갖는 프로그래머블 로직 디바이스
KR920022673A (ko) 스위치 매트릭스에 의해 상호 연결되는 프로그래머블 로직블록
KR930004033B1 (ko) 프로그래머블 로직소자의 입력/출력 마크로셀
US5789939A (en) Method for providing a plurality of hierarchical signal paths in a very high-density programmable logic device
US5594367A (en) Output multiplexer within input/output circuit for time multiplexing and high speed logic
US6954917B2 (en) Function block architecture for gate array and method for forming an asic
US6392438B1 (en) Programmable logic array integrated circuit devices
ATE141034T1 (de) Integrierter schaltkreis
US5600264A (en) Programmable single buffered six pass transistor configuration
KR940004817A (ko) 고밀도의 프로그램 가능 논리기기용 호환성 동기/비동기 셀구조
US6466049B1 (en) Clock enable control circuit for flip flops
KR890009092A (ko) 프로그램 가능 논리소자
US5719516A (en) Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal
WO1996020534B1 (en) Programmable logic module and architecture for field programmable gate array device
GB2220272A (en) Testing digital circuits
EP0110060A1 (en) FET voltage level shift circuitry
US5453706A (en) Field programmable gate array providing contention free configuration and reconfiguration
US5717340A (en) Circuit for testing pumped voltage gates in a programmable gate array
KR0140481B1 (ko) 동기식 메모리장치의 데이타신호 분배회로
US5093565A (en) Apparatus for sequential optical systems where an independently controllable transmission gate is interposed between successive optoelectronic gates
KR960042088A (ko) 스캔 테스트 회로 및 이를 구비한 반도체 집적 회로 장치
Maezawa et al. Rapid single-flux-quantum dual-rail logic for asynchronous circuits
DE3583493D1 (de) Integrierter halbleiterspeicher.
DE3650401T2 (de) Programmierbare logische Schaltung mit konfigurierbarer Freigabe des Ausgangs.
JPS5769585A (en) Non-volatile semiconductor memory

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee