KR940004817A - 고밀도의 프로그램 가능 논리기기용 호환성 동기/비동기 셀구조 - Google Patents

고밀도의 프로그램 가능 논리기기용 호환성 동기/비동기 셀구조 Download PDF

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KR940004817A
KR940004817A KR1019930015071A KR930015071A KR940004817A KR 940004817 A KR940004817 A KR 940004817A KR 1019930015071 A KR1019930015071 A KR 1019930015071A KR 930015071 A KR930015071 A KR 930015071A KR 940004817 A KR940004817 A KR 940004817A
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미키오 이시마루
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Abstract

본 발명은 고밀도의 고속수행 프로그램 가능 논리기기(PLD)를 제조하는데 사용되는 프로그램 가능 논리기기(PLD)에 관한 것이다. PLD셀은 두개의 프로그램 가능 논리블록셀을 포함한다. PLD 셀은 또한 I/0 셀과 입력 매크로셀을 포함한다. 게다가, PLD 셀은 프로그램 가능 출력 스위치 매트릭스 뱅크의 서브-뱅크와 프로그램 가능 입력 스위치 매트릭스 뱅크의 서브-뱅크를 포함한다. 각각의 프로그램 가능 논리블록셀은 다수의 곱셈항을 포함한다. 클러스터안에 있는 적어도 하나의 곱셈항은 프로그램 가능하게 클러스터에 이용가능하다. 곱셈항이 클러스터로 부터 분리될 때, 곱셈항은 다수의 논리 매크로셀 출력신호 또는 비동기 기능의 제어에 사용된다. 따라서, 프로그램 가능하게 연결하는 곱셈항은 동기이거나 혹은 비동기 동작에 사용할 수 있다. 프로그램 가능하게 연결하고 분리하는 곱셈항이 곱셈항 클러스터에 연결된다면, 프로그램 가능 논리 블록 셀은 동기 동작용으로 사용된다. 그러나, 각 곱셈항 클러스터가 논리 매크로셀과 연결되어 있기 때문에 논리 매크로셀은 곱셈항 클러스터로 부터 적당한 곱셈항을 간단히 분리시키고, 소정의 비동기기능을 위하여 곱셈항을 사용함으로서 비동기 동작용으로 개별적으로 구성될 수 있다. 따라서, 프로그램 가능 논리블록셀을 사용하여 제조된 단일 PLD는 동기 및 비동기 동작을 동시에 지원한다.

Description

고밀도의 프로그램 가능 논리기기용 호환성 동기/비동기 셀구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 프로그램 가능 논리블록, 프로그램 가능 입력 스위치 매트릭스 뱅크 프로그램 가능 출력스위치 매트릭스 뱅크, I/0셀 입력 매크로 셀 및 I/0핀을 포함하는 본 발명의 기본구조를 더욱 상세히 도시한 블록선도,
제3도는 본 발명에 따른 논리할당기의 일실시예내 범용 디멀티플렉서를 도시한 도면,
제4도, 제5도, 제6도 및 제7도는 본 발명에 따른 논리할당기의 일실시예내 디멀티플렉서를 도시한 도면.

Claims (65)

  1. 다수의 프로그램 가능 논리블록셀로 구성되는 프로그램 가능 논리기 셀 구조인 집적회로로서, 각각의 프로그램 가능 블록셀은 동기셀 및 비동기 셀중 하나로 프로그램 가능하게 구성됨을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 각각의 프로그램 가능 논리블록셀은 출력선을 구비하며, 상기 프로그랙 가능 논리기기 셀 구조는, 상기 프로그램 가능 논리블록셀의 상기 출력선에 연걸된 입력선 및 출력선을 구비하는 프로그램 가능 출력 스위치 매트릭스의 서브-뱅크로 또한 구성됨을 특징으로 하는 집적회로.
  3. 제2항에 있어서, 상기 프로그램 가능 논리기기 셀 구조는, 상기 출력 스위치 매트릭스의 출력선에 연결된 입력선을 구비하는 입력/출력 매크로셀로 또한 구성됨을 특징으로 하는 집적회로.
  4. 제2항에 있어서, 상기 프로그램 가능 논리기기 셀 구조는, 상기 프로그램 가능 논리블록 셀의 상기 출력선에 연결된 제1입력선을 구비하는 프로그램 가능 입력 스위치 매트릭스의 서브-뱅크로 또한 구성됨을 특징으로 하는 집적회로.
  5. 다수의 셀을 포함하는 프로그램 가능 논리블록 수단으로 구성된 집적회로로서, 각각의 셀은 동기셀과 비동기셀중 하나로 프로그램 가능하게 구성됨을 특징으로 하는 집적회로.
  6. 제5항에 있어서, 각각의 프로그램 가능 논리블록 셀은 다수의 곱셈항과, 다수의 입력선과 한 출력선을 구비한 논리게이트 수단으로 또한 구성되고, 상기 다수의 곱셈항중에서 하나의 곱셈항은 프로그랙 가능하게 하나의 논리게이트 입력선에 연결되고 논리게이트 입력선으로 부터 분리되며, 상기 다수의 곱셈항중에서 나머지 곱셈항은 상기 논리게이트 수단의 입력선에 고정하여 연결됨을 특징으로 하는 집적회로.
  7. 제6항에 있어서, 상기 프로그램 가능 논리블록 셀은 적어도 하나의 입력선과 출력선을 갖춘 프로그램 가능 논리 매크로셀 수단과, 상기 논리게이트 수단의 출력선에 연결된 입력선과 다수의 출력선을 갖추며, 상기 프로그램 가능 논리 매크로셀 수단의 적어도 하나의 입력선에 선택적이면서 동작적으로 연결되며 분리되고, 상기 입력선을 상기 다수의 출력선중에서 한 출력선에 프로그램 가능하게 연결하고, 상기 입력선을 상기 다수의 출력선중에서 나머지 출력선에 프로그램 가능하게 분리하는 논리할당기 수단등으로 또한 구성됨을 특징으로 하는 집적회로.
  8. 제7항에 있어서, 상기 프로그램 가능 논리 매크로셀은 상기 프로그램 가능 논리 매크로셀 수단의 입력선에 동작적으로 연결되며, 출력단자와 입력단자를 구비한 프로그램 가능 논리수단과, 논픽신호의 극성을 제어하기 위하여 상기 프로그램 가능 논리수단에 동작적으로 연결된 극성제어 수단으로 또한 구성되고, 제1모드 동작에서 상기 극성제어수단은 입력신호에 웅답하여 제1출력신호를 발생하며, 제2모드 동작에서, 상기 극성제어수단은 상기 입력신호에 응답하여 상기 제1출력신호의 역인 제2출력신호를 발생함을 특징으로 하는 집적회로.
  9. 제8항에 있어서, 상기 극성제어수단은, 1)상기 프로그램 가능 논리 매크로셀 입력선에 연결된 제1입력단자, 2)제1신호 및 제2신호를 수행하는 선에 연결된 제2입력단자와, 3)상기 논리 게이트 출력신호용이며, 상기 프로그램 가능 논리수단의 상기 입력단자에 연결된 출력선을 갖춘 논리게이트로 또한 구성됨을 특징으로 하는 집적회로.
  10. 제9항에 있어서, 상기 제1 및 제2신호를 수행하는 상기 선은 상기 클러스터로 부터 상기 하나의 프로그램 가능하게 연결하고 분리하는 곱셈항에 연결됨을 특징으로 하는 집적회로.
  11. 제9항에 있어서, 상기 논리게이트 수단의 한 입력선으로부터 상기 하나의 프로그램 가능하게 연결하고 분리하는 곱셈항은 상기 논리게이트 수단의 상기 한 입력선으로 부터 분리될 때까지 상기 첫번째 언급된 논리게이트와 상이한 제2논리게이트의 제1입력단자에 연결됨을 특징으로 하는 집적회로.
  12. 제11항에 있어서, 상기 극성제어수단은 제1전압레벨에 연결된 제1입력단자와, 제2전압레벨에 연결된 제2입력단자와 상기 제2논리게이트의 제2입력단자에 연결된 출력 단자를 갖춘 프로그램 가능 멀티플렉서로 또한 구성되며, 입력신호 선택신호에 응답하여, 상기 프로그램 가능 멀티플렉서는 상기 하나의 입력단자위의 신호를 상기 출력단가지 통과시킴을 특징으로 하는 집적회로.
  13. 제12항에 있어서, 상기 제2논리게이트의 출력단자는 상기 제1 및 제2신호를 수행하는 상기 선에 연결됨을 특징으로 하는 집적회로.
  14. 제13항에 있어서, 상기 제1 및 제2논리게이트는 배타적 OR논리 게이트로 구성됨을 특징으로 하는 집적회로.
  15. 제8항에 있어서, 상기 프로그램 가능 논리수단은 D-타입 플립플롭, T-타입 플립플롭, 래치 및 구성선택 신호에 응답하는 조합신호선로로 이루어진 그룹중 어느 하나로 구성됨을 특징으로 하는 집적회로.
  16. 제15항에 있어서, 상기 프로그램 가능 논리수단은 상기 구성선택신호를 제공하기 위한 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  17. 제8항에 있어서, 상기 프로그램 가능 논리수단은 클럭/래치 인에이블 단자를 구비함을 특징으로 하는 집적회로.
  18. 제17항에 있어서, 상기 프로그램 가능 논리 매크로셀 수단은 상기 프로그램 가능 논리수단의 클럭/래치 인에이블 단자에 연결된 출력단자와 다수의 입력단자를 구비하며, 상기 입력선택신호에 대응하여 선택된 입력단자위의 신호를 상기 출력단자까지 통과시키는 프로그랙 가능 클럭멀티플렉서 수단과, 상기 프로그램 가능 클럭 멀티플렉서 수단에 동작적으로 연결되어 상기 입력 선택신호를 제공하기 위한 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  19. 제8항에 있어서, 상기 프로그램 가능 논리수단은 비동기 프리세트 단자와 비동기 리세트단자로 또한 구성됨을 특징으로 하는 집적회로.
  20. 제19항에 있어서, 상기 프로그램 가능 어레이 수단은 다수의 제어 곱셈항을 포함함을 특징으로 하는 집적회로.
  21. 제20항에 있어서, 상기 프로그램 가능 논리수단은 제1 및 제2입력단자, 비동기 프리세트 출력단자 및, 비동기 리세트 출력단자를 구비한 프로그램 가능 신호코넥터 수단으로 또한 구성되고, 상기 프로그램 가능 신호코넥터 수단의 비동기 프리세트 단자는 상기 프로그램 가능 논리수단의 비동기 프리세트 단자에 연결되며 상기 프로그램 가능 신호코넥터 수단의 비동기 리세트 단자는 상기 프로그램 가능 논리수단의 비동기 리세트 단자에 연결되며, 입력선택신호의 제1레벨에 응답하여, 상기 프로그램 가능 신호코넥터 수단은 상기 제1입력단자를 상기 비동기 리세트단자에 연결하며, 상기 제2입력단자를 상기 비동기 프리세트 단자에 연결하고, 상기 입력선택신호의 제2레벨에 응답하여, 상기 프로그램 가능 신호코넥터 수단은 상기 제2입력단자를 상기 비동기 리세트단자에 연결하며, 상기 제1입력단자를 상기 비동기 프리세트 단자에 연결함을 특징으로 하는 집적회로.
  22. 제21항에 있어서, 상기 다수의 제어곱셈항내에 제1곱셈항은 상기 프로그램 가능 신호코넥터의 제1입력단자에 연결되고, 상기 다수의 제어곱셈항내에 제2곱셈항은 상기 프로그램 가능 신호코넥터의 제2입력 단자에 연결됨을 특징으로 하는 집적회로.
  23. 프로그램 가능 논리블록셀인 집적회로로서, 다수의 곱셈항을 포함하는 프로그램 가능 어레이 수단과, 다수의 입력선과 하나의 출력선을 구비하는 논리게 이트 수단으로 구성되고, 상기 다수의 곱셈항내에 다수의 곱셈항은 다수의 논리게이트 입력선에 연결되며 논리게이트 입력선으로 부터 분리되고, 상기 다수의 곱셈 항내에 나머지 곱셈항은 상기 논리게이트 수단의 입력선에 고정하여 연결됨을 특징으로 하는 집적회로.
  24. 제23항에 있어서, 상기 프로그램 가능 논리블록 셀은 적어도 하나의 입력선과 출력선을 갖춘 프로그램 가능 논리 매크로셀 수단과, 상기 논리게이트 수단의 출력선에 연결된 입력선과 다수의 출력선을 갖추며, 상기 프로그램 기능 논리 매크로셀 수단의 적어도 하나의 입력선에 선택적이면서 동작적으로 연결되며 분리되고, 상기 입력선을 상기 다수의 출력선중에서 한 출력선에 프로그램 가능하게 연결하고, 상기 입력선을 상기 다수의 출력선중에서 나머지 출력선에 프로그램 가능하게 분리하는 논리할당기 수단등으로 또한 구성됨을 특징으로 하는 집적회로.
  25. 제24항에 있어 서, 상기 프로그램 가능 논리 매크로셀은 상기 프로그램 가능 논리 매크로셀 수단의 입력선에 동작으로 연결되며, 출력단자와 입력단자를 구비한 프로그램 가능 논리수단과, 는리 신호의 극성을 제어하기 위하여 상기 프로그램 가능 논리수단에 동작적으로 연결된 극성제어 수단으로 또한 구성되고, 제1모드 동작에서, 상기 극성 제어수단은 입력신호에 응답하여 제1출력 신호를 발생하며, 제2모드 동작에서, 상기 극성제어수단은 상기 입력신호에 웅답하여 상기 제1출력신호의 역인 제2출력신호를 발생함을 특징으로 하는 집적회로.
  26. 제25항에 있어서, 상기 극성제어수단은, 1)상기 프로그램 가능 논리 매크로셀 입력선에 연결된 제1입력단자, 2)제1신호 및 제2신호를 수행하는 선에 연결된 제2입력단자와, 3)상기 논리 게이트 출력신호용이며, 상기 프로그램 가능 논리수단의 상기 입력단자에 연결된 출력선을 갖춘 논리게이트로 또한 구성됨을 특징으로 하는 집적회로.
  27. 제26항에 있어서, 상기 제1 및 제2신호를 수행하는 상기 선은 상기 다수의 곱셈항내에 상기 하나의 프로그램 가능하게 연결하고 분리하는 곱셈항에 연결됨을 특징으로 하는 집적회로.
  28. 제26항에 있어서, 상기 다수의 곱셈항안에 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 하나의 곱셈항은 상기 논리게이트 수단의 한 입력선으로 부터 분리될 때까지 상기 첫번째 언급된 논리게이트와 상이한 제2논리게이트의 제1입력단자에 연결됨을 특징으로 하는 집적회로.
  29. 제28항에 있어서, 상기 극성제어수단은 제1전압레벨에 연결된 제1입력단자, 제2전압레벨에 연결된 제2입력단자와 상기 제2논리게이트의 제2입력단자에 연결된 출력단자를 갖춘 프로그램 가능 멀티플렉서로 또한 구성되며, 입력신호 선택신호에 응답하여, 상기 프로그램 가능 멀티플렉서는 상기 하나의 입력단자위의 신호를 상기 출력단자까지 통과시킴을 특징으로 하는 집적회로.
  30. 제29항에 있어서, 상기 제2논리게이트외 출력단자는 상기 제1 및 제2신호를 수행하는 상기 선에 연결됨을 특징으로 하는 집적회로.
  31. 제30항에 있어서, 상기 제1 및 제2논리게이트는 배타적 OR논리 게이트로 구성됨을 특징으로 하는 집적회로.
  32. 제25항에 있어서, 상기 프로그램 가능논리수단은 D-타입 플립플롭, T-타입 플립플롭, 래치 및 구성선택 신호에 웅답하는 조합신호선로로 이루어진 그룹중 어느 하나로 구성됨을 특징으로 하는 집적회로.
  33. 제32항에 있어서, 상기 프로그램 가능 논리수단은 상기 구성선택신호를 제공하기 위한 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  34. 제25항에 있어서, 상기 프로그램 가능 논리수단은 클럭/래치 인에이블 단자를 구비함을 특징으로 하는 집적회로.
  35. 제34항에 있어서, 상기 프로그램 가능 논리 매크로셀 수단은 상기 프로그램 가능 논리수단의 클럭/래치 인에이블 단자에 연결된 출력단자와 다수의 입력단자를 구비하며, 상기 입력선택신호에 대웅하여 선택된 입력단자위의 신호를 상기 출력 단자까지 통과시키는 프로그램 가능 클럭멀티플렉서 수단과, 상기 프로그램 가능 플럭멀티플렉서 수단에 동작적으로 연결되어 상기 입력선택신호를 제공하기 위한 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  36. 제35항에 있어서, 상기 하나의 곱셈항이 상기 곱셈항 클러스터로 부터 분리되고 나서 개별적인 클럭신호를 상기 프로그램 가능 클럭멀티플렉서에 제공할 때, 상기 다수의 곱셈항내에 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 하나의 곱셈항은 상기 프로그램 가능 클럭 멀티플렉서 수단의 한 입력단자에 연결됨을 특징으로 하는 집적회로.
  37. 제25항에 있어서, 상기 프로그램 가능논리수단은 비동기 프리세트 단자와 비동기 리세트단자로 또한 구성됨을 특징으로 하는 집적회로.
  38. 제37항에 있어서, 상기 프로그램 가능 논리수단은 제1 및 제2입력단자, 비동기 프리세트 출력단자 및, 비동기 리세트 출력단자를 구비한 프로그램 가능 신호코넥터 수단으로 또한 구성되고, 상기 프로그램 가능 신호코넥터 수단의 비동기 프리세트 단자는 상기 프로그램 가능 논리수단의 비동기 프리세트 단자에 단자에 연결되며, 상기 프로그램 가능 신호코넥터 수단의 비동기 리세트 단자는 상기 프로그램 가능논리수단의 비동기 리세트 단자에 연결되고, 입력선택신호의 제1레벨에 응답하여, 상기 프로그램 가능 신호코넥터 수단은 상기 제1입력단자를 상기 비동기 리세트단자에 연결하며, 상기 제2입력단자를 상기 비동기 프리세트 연결하며, 상기 입력선택 신호의 제2레벨에 응답하여, 상기 프로그램 가능 신호코넥터 수단은 상기 제2입력단자를 상기 비동기 리세트단자에 연결하며, 상기 제1입력단자를 상기 비동기 프리세트 단자에 연결함을 특징으로 하는 집적회로.
  39. 제38항에 있어서, 상기 하나의 곱셈항이 상기 논리게이트 수단의 입력선중 하나로 부터 분릭되고 나서 개별적인 비동기 제어곱셈항을 상기 프로그램 가능 논리수단으로 이용가능하게 만들 때, 상기 다수의 곱셈항내에 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 하나의 곱셈항은 상기 프로그램 가능 신호코넥터 수단의 한 입력단자에 연결됨을 특징으로 하는 집적회로.
  40. 제39항에 있어서, 상기 프로그램 가능 논리수단은 제1입력단자와 제1출력단자를 구비한 프로그램 가능 비동기 신호 소스선택기 수단으로 또한 구성되고, 상기 출력단자는 상기 프로그램 가능 신호코넥터 수단의 한 입력단자에 연결되며, 상기 프로그램 가능 비동기 신호소스선택기의 제1입력단자는 입력 선택신호에 응답하여 상기 제1출력단자에 연결되고, 상기 프로그램 가능 비동기 신호소스선택기에 동작적으로 연결되어 상기 입력선택 신호를 제공하는 수단임을 특징으로 하는 집적회로.
  41. 제40항에 있어서, 상기 다수의 곱셈항내에 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 상기 하나의 곱셍항은 상기 프로그램 가능 비동기 신호소스선택기 수단의 상기 제1입력단자에 연결됨을 특징으로 하는 집적회로.
  42. 프로그램 가능 논리기기셀인 집적회로로서, 다수의 입력선과 한 출력선을 구비한 제1논리게이트 수단, 곱셈항으로 이루어진 제1클러스터, 다수의 입력선과 한 출력선을 구비한 제2논리게이트 수단 및, 곱셈항으로 이루어진 제2클러스터로 구성되고, 상기 제1클러스터안에 다수의 제1곱셈항은 상기 다수의 입력선내 상기 제1논리게이트 수단의 다수의 제1입력선에 고정하여 연결되며, 상기 제1클러스터안에 다수의 제2곱셈항은 상기 다수의 입력선내 상기 제1논리게이트 수단의 다수의 제2입력선에 프로그램 가능하게 연결되고, 제2입력선으로부터 프로그램 가능하게 분리되며, 상기 제2클러스터안에 다수의 제1곱셈항은 상기 다수의 입력선내에 상기 제2논리게이트 수단의 다수의 제1입력선에 고정하여 연결되며, 상기 제2클러스터안에 다수의 제2곱셈항은 상기 다수의 입력선내에 상기 제2논리게이트 수단의 다수의 제2입력선에 프로그램 가능하게 연결되고, 제2입력선으로부터 프로그램 가능하게 분리됨을 특징으로 하는 집적회로.
  43. 제42항에 있어서, 상기 프로그램 가능 논리기기셀은, 입력선과 출력선을 구비한 제1프로그램 가능 논리 매크로셀 수단과, 입력선과 출력선을 구비한 제2프로그램 가능 논리 매크로셀 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  44. 제43항에 있어서, 상기 프로그램 가능 논리기기 셀은 상기 제1논리게이트 수단의 출력선에 연결선을 구비한 제1루터소자 수단과, 상기 제2논리게이트 수단의 출력선에 연결선을 구비한 제2루터소자 수단으로 구성되고, 상기 제1루터소자수단은 상기 제1논리게이트 수단에서 상기 제1프로그램 가능 논리 매크로셀 수단을 포함하는 다수의 프로그램 가능 논리 매크로셀 수단의 한 세트 입력선내에 있는 한 입력선까지 신호를 조종하며, 상기 곱셈항 클러스터로 부터 상기 다수의 프로그램 가능 논리 매크로셀 수단의 상기 입력선 세트안에 있는 나머지 입력선을 분리시키고 상기 제2루터소자 수단은 상기 제2논리게이트 수단에서 상기 제2프로그램 가능 논리 매크로셀수단을 포함하는 다수의 프로그램 가능 논리 매크로셀 수단의 한 세트 입력선내에 있는 한 입력선까지 신호를 조종하며, 상기 곱셈항 클러스터로 부터 상기 다수의 프로그램 가능 논리 매크로셀 수단의 상기 입력선 세트안에 있는 나머지 입력선을 분리시킴을 특징으로 하는 집적회로.
  45. 제44항에 있어서, 상기 프로그램 가능 논리기기 셀은 다수의 입력선과 한 출력선을 구비한 출력 스위치 매트릭스 서브-뱅크 수단으로 구성되며, 상기 제1논리 매크로셀 수단의 출력선은 상기 다수의 입력선안에 있는 한 입력선에 연결되며, 상기 제2논리 매크로셀 수단의 출력선은 상기 다수의 입력선안에 있는 다른 입력선에 연결되며, 상기 출력 스위치 매트릭스 서브-뱅크수단은 상기 출력선까지 상기 다수의 입력선을 각각 프로그램 가능하게 연결하고 분리함을 특징으로 하는 집적회로.
  46. 제45항에 있어서, 상기 프로그램 가능 논리기기 셀은 상기 출력 스위치 매트릭스 서브-뱅크의 상기 출력선에 연결된 입력선과 출력선을 구비한 입력/출력 (I/0)셀수단으로 또한 구성됨을 특징으로 하는 집적회로.
  47. 제46항에 있어서, 상기 프로그램 가능 논리기기 셀은 다수의 입력선과 한 출력선을 구비한 입력 스위치 매트릭 서브-뱅크 수단으로 또한 구성되며, 상기 제1논리 매크로셀 수단의 출력선은 상기 다수의 입력선안에 있는 한 입력선에 연결되며, 상기 제2논리 매크로셀 수단의 출력선은 상기 다수의 입력선안에 있는 다른 입력선에 연결되며, 상기 I/0셀 수단의 출력선은 상기 다수의 입력선안에 있는 나머지 다른 입력선에 연결되며, 상기 입력 스위치 매트릭스 서브-뱅크수단은 상기 다수의 입력선을 상기 다수의 출력선에 프로그램 가능하게 연결하고 분리함을 특징으로 하는 집적회로.
  48. 제47항에 있어서, 상기 프로그램 가능 논리기기 셀은 상기 I/0셀 수단의 출력선에 연결된 입력선과 상기 입력 스위치 매트릭스 서브-뱅크의 상기 다수의 입력선안에 있는 한 입력선에 연결된 출력선을 구비한 입력 매크로셀 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  49. 제43항에 있어서, 상기 제1프로그램 가능 논리 매크로셀 수단은 상기 제1프로그램 가능 논리 매크로셀 수단의 입력선에 동작적으로 연결되며, 출력 단자와 입력단자를 구비한 프로그램 가능 논리수단과, 논리신호외 극성을 제어하기 위하여 상기 프로그램 가능 논리수단에 동작적으로 연결된 극성제어 수단으로 또한 구성되고, 제1모드 동작에서, 상기 극성제어수단은 입력신호에 응답하여 제1출력신호를 발생하며, 제2모드 동작에서, 상기 극성제어수단은 상기 입력신호에 응답하여 상기 제1출력 신호의 역인 제2출력 신호를 발생함을 특징으로 하는 집적회로.
  50. 제49항에 있어서, 상기 극성제어수단은, 1)상기 제1프로그램 가능 논리 매크로셀 입력선에 연결된 제1입력단자, 2)제1신호 및 제2신호를 수행하는 선에 연결된 제2입력단자와, 3)상기 프로그램 가능 논리수단의 상기 입력단자에 연결된 출력선을 갖춘 제3논리게이트 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  51. 제50항에 있어서, 상기 제1 및 제2신호를 수행하는 상기 선은 상기 제1클러스터 내에 상기 다수의 제2곱셈항내에 있는 상기 하나의 프로그탬 가능하게 연결하고 분리하는 곱셈항에 연결됨을 특징으로 하는 집적회로.
  52. 제50항에 있어서, 상기 제1클러스터내에 상기 다수의 제2곱셈항안에 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 하나의 곱셈항은 상기 제1논리게 이트 수단의 한 입력선으로 부터 분리될 때까지 상기 제3논리게이트 수단과 상이한 제4논리게이트 수단의 제1입력단자에 연결됨을 특징으로 하는 집적회로.
  53. 제52항에 있어서, 상기 극성제어수단은 제1전압레벨에 연결된 제1입력단자, 제2전압레벨에 연결된 제2입력단자와 상기 제2논리게이트의 제2입력단자에 연결된 출력 단자를 갖춘 프로그램 가능 멀티플렉서 수단으로 또한 구성되며, 입력신호 선택신호에 응답하여, 상기 프로그램 가능 멀티플렉서는 상기 하나의 입력단자위의 신호를 상기 출력단자까지 통과시킴을 특징으로 하는 집적회로.
  54. 제53항에 있어서, 상기 제4논리게이트 수단의 출력단자는 상기 제1및 제2신호를 수행하는 상기 선에 연결됨을 특징으로 하는 집적회로.
  55. 제54항에 있어서, 상기 제3 및 제4논리게이트는 배타적 OR 논리 게이트로 구성됨을 특징으로 하는 집적회로.
  56. 제49항에 있어서, 상기 프로그램 가능논리수단은 D-타입 플립플롭, T-타입 플립플롭, 래치 및 구성선택 신호에 응답하는 조합신호선로로 이루어진 그룹중 어느 하나로 구성됨을 특징으로 하는 집적회로.
  57. 제56항에 있어서, 상기 프로그램 가능 논리수단은 상기 구성선택신호를 제공하기 위한 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  58. 제49항에 있어서, 상기 프로그램 가능 논리수단은 클럭/래치 인에이블 단자를 구비함을 특징으로 하는 집적회로.
  59. 제58항에 있어서, 상기 프로그램 가능 논리 매크로셀 수단은 상기 프로그램 가능 논리수단의 클럭/래치 인에이블 단자에 연결된 출력단자와 다수의 입력단자를 구비하며, 상기 입력선택신호에 대응하여 선택된 입력단자위의 신호를 상기 출력단자까지 통과시키는 프로그램 가능 클럭멀티플렉서 수단과, 상기 프로그램 가능 클럭멀티플렉서 수단에 동작적으로 연결되어 상기 입력선택신호를 제공하기 위한 수단으로 또한 구성됨을 특징으로 하는 집적회로.
  60. 제59항에 있어서, 상기 하나의 곱셈항이 상기 제1클러스터로 부터 분리되고 나서 개별적인 클럭신호를 상기 프로그램 가능 클럭멀티플렉서에 제공할 때, 상기 제1클러스터내에 상기 다수의 제2곱셈항내에 있는 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 하나의 곱셈항은 상기 프로그램 가능 클럭멀티플렉서 수단의 한 입력단자에 연결됨을 특징으로 하는 집적회로.
  61. 제49항에 있어서, 상기 프로그램 가능 논리수단은 비동기 프리세트 단자와 비동기 리세트단자로 또한 구성됨을 특징으로 하는 집적회로.
  62. 제61항에 있어서, 상기 프로그램 가능 논리수단은 제1 및 제2입력단자, 비동기 프리세트 출력단자 및, 비동기 리세트 출력단자를 구비한 프로그램 가능 신호코넥터 수단으로 또한 구성되고, 상기 프로그램 가능 신호코넥터 수단의 비동기 프리세트 단자는 상기 프로그램 가능 논리수단의 비동기 프리세트 단자에 연결되며, 상기 프로그램 가능 신호코넥터 수단의 비동기 리세트 단자는 상기 프로그램 가능논리수단의 비동기 리세트 단자에 연결되고, 입력선택신호의 제1레벨에 응답하여, 상기 프로그램 가능 신호코넥터 수단은 상기 제1입력단자를 상기 비동기 리세트단자에 연결하고, 상기 제2입력단자를 상기 비동기 프리세트 연결하며, 상기 입력선택신호의 제2레벨에 웅답하여, 상기 프로그램 가능 신호코넥터 수단은 상기 제2입력단자를 상기 비동기 리세트단자에 연결하며, 상기 제1입력단자를 상기 비동기 프리세트 단자에 연결함을 특징으로 하는 집적회로.
  63. 제62항에 있어서, 상기 하나의 곱셈항이 상기 제1클러스터의 입력선중 하나로 부터 분리되고 나서 개별적인 비동기 제어곱셈항을 상기 프로그램 가능 논리수단으로 이용가능하게 만들 때, 상기 제1클러스터 내에 상기 다수의 제2곱셉항내에 있는 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 하나의 곱셈항은 상기 프로그램 가능 신호코넥터 수단의 한 입력단자에 연결됨을 특징으로 하는 집적회로.
  64. 제63항에 있어서, 상기 프로그램 가능 논리수단은 제1입력단자와 제1출력단자를 구비한 프로그램 가능 비동기 신호 소스선택기 수단으로 또한 구성되고, 상기 출력단자는 상기 프로그램 가능 신호코넥터 수단의 한 입력단자에 연결되며, 상기 프로그램 가능 비동기 신호소스선택기의 제1입력단자는 입력 선택신호에 응답하여 상기 제1출력단자에 연결되고, 상기 프로그램 가능 비동기 신호소스선택기에 동작적으로 연결되어 상기 입력선택신호를 제공하는 수단임을 특징으로 하는 집적회로.
  65. 제40항에 있어서, 상기 제1클러스터내에 상기 다수의 제2곱셈 항내에 있는 상기 프로그램 가능하게 연결하고 분리하는 곱셈항중 상기 하나의 곱셈항은 상기 프로그램 가능 비동기 신호소스선택기 수단의 상기 제1입력단자에 연결됨을 특징으로 하는 집적회로.
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