JPH07170541A - マルチステージ通信用スイッチング手段 - Google Patents

マルチステージ通信用スイッチング手段

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JPH07170541A JP22401094A JP22401094A JPH07170541A JP H07170541 A JPH07170541 A JP H07170541A JP 22401094 A JP22401094 A JP 22401094A JP 22401094 A JP22401094 A JP 22401094A JP H07170541 A JPH07170541 A JP H07170541A
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Abstract

(57)【要約】 【目的】ゼロ遅延のマルチステージ通信用スイッチング
手段を提供すること。 【構成】マルチステージ通信用スイッチング手段、例え
ばローテータは、２N個の入力端および２N個の出力ポー
ト（ここでｎは２以上の整数）を有し、ｎ個のステージ
内に配列されたｎ×ｙ(N-1)個のｙ×ｙのスイッチング
素子（ここでｙは２以上の整数）を含み、ステージｘ
（ここでｘは１〜ｎの間の整数）内の各スイッチング素
子は、空間領域のみにおいてスイッチングを行うよう
に、ｙ(X-1)個のタイムスロットおきにステートを変え
るようになっている。このスイッチング素子は電気的ま
たは光デバイスのいずれでもよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特願平５−５０３４１
４、特願平５−５０３４１５、特願平５−５０３４１
６、特願平５−５０３４１７に記載されたローテータと
称される通信用スイッチング素子に関する。
【０００２】本発明によれば、２N個の入力端および２N
個の出力ポート（ここでｎは２以上の整数）を有するマ
ルチステージ通信用スイッチング手段であって、ｎ個の
ステージ内に配列されたｎ×ｙ(N-1)個のｙ×ｙのスイ
ッチング素子（ここでｙは２以上の整数）を含み、ステ
ージｘ（ここでｘは１〜ｎの間の整数）内の各スイッチ
ング素子は、空間領域のみにおいてスイッチングを行う
ように、ｙ(X-1)個のタイムスロットおきにステートを
変えるようになっているマルチステージ通信用スイッチ
ング手段が提供される。
【０００３】更に、２ 個の入力端および２ 個の出力
端を有する上記のスイッチング手段であって、ｙは２に
等しく、よってｎ個のステージ内にｎ×２(N-1)個のス
イッチング素子が配列されており、ステージｘ（ｘは１
〜ｎの間の整数）内における各スイッチング素子は、２
(X-1)個のタイムスロットおきにステートを変えるマル
チステージ通信用スイッチング手段が提供される。
【０００４】以下、添付図面を参照して、例により本発
明について説明する。
【０００５】
【実施例】ローテータは、ＡＴＭまたはＳＴＭファブリ
ックの一部であり、入力端と出力端の間での混合および
空間ルーチング機能を実行するものである。一例として
述べたローテータは、１６の入力端と１６の出力端を有
する。ローテータへの入力端の各々は原理フレーム内に
１６のスロットを有し、ローテータのスペースは各入力
端がフレームごとの各出力端に対し一つのスロットを有
し、従って各出力端が各入力端からの一つのスロットを
有するようにスロットをスイッチングする。
【０００６】ローテータは、付加的な遅延を生じないこ
とが重要であり、よって、タイムスイッチング機能は可
能ではない。本発明は、ゼロ遅延条件を満足するローテ
ータ機能を実行するものである。
【０００７】本発明は更に、制御またはタイミング関係
を変更することなく、電気技術から光技術への移行を可
能にするものである。ローテータの機能は、図１および
図２にそれぞれ示される入力チャンネルマップおよび出
力チャンネルマップにより示すことができる。
【０００８】図１における入力チャンネルマップは、番
号１〜１６が付いた垂直方向のローテータへの１６の入
力端およびＡ〜Ｐが付いた水平方向の１サイクルあたり
１６のタイムスロットを示している。番号５の入力端か
らの１回の内部サイクルを、説明のため点線で囲んでい
る。番号５の入力端は１６個のタイムスロット、すなわ
ちＡ５〜Ｐ５まで分割されていることが判る。ローテー
タは１６個のタイムスロットを取り、各中心ステージに
対し１つのタイムスロットを送信する。
【０００９】出力チャンネルマップである図２では、中
心ステージスイッチ７に対する１サイクルが点線で囲ま
れており、番号５のついた入力端からのサンプルＣが、
中心スイッチ７まで送信されることが判る。それぞれの
コラム内にはすべてのサンプルが留まっていること、す
なわちこれらサンプルは時間領域を示す水平平面に移動
せず、空間領域を示す垂直へ移民に移動するだけである
ことに留意されたい。従って時間スイッチングは行われ
ないので、ローテータ内では付加的遅延は生じない。
【００１０】図６に示すようなローテータは、図３のマ
ルチ相互接続された２×２のスイッチング素子（合計３
２）によって構成され、このスイッチング素子は光学的
または電気的に構成できる。これら２×２の素子は、図
４および５にそれぞれ示すようなクロスステートとバー
ステートの２つのステートを有する。簡単な制御インタ
ーフェースがこの素子を２つのステート間で切り替え
る。図６に示すように、３２個の素子を相互接続しなけ
ればならない。
【００１１】フレームのスタートに対する制御信号すな
わちクロス信号およびバー信号のタイミングは、下記に
示すようであり、ここでＢはバー信号を示し、Ｃはクロ
ス信号を示す。
【００１２】
【表１】
【００１３】
【表２】
【００１４】
【表３】
【００１５】
【表４】
【００１６】上記構成は、遅延がゼロ（伝搬遅延は除
く）のローテータの必要な機能を実行し、同じ制御およ
びタイミング情報を用いる電子技術または光学的技術に
より実行できる。ローテータの機能を光学的に実行する
ために適した材料としては、ニオブ酸リチウムおよびリ
ン化インジウムの双方がある。Ｒ２＝［Ｒ１］となるよ
う、すなわちＲ２は各ローテータに対し入力端を変えな
いままＲ１に対する逆関数を実行するように、本例にお
ける４×４のユニットとして、図７に示すような相互接
続されたＲ１、Ｒ２の一対を用いる。
【００１７】Ａｄ、Ｂｄ、Ｃｄ、Ｄｄは入力端Ａ、Ｂ、
Ｃ、Ｄからのデータをそれぞれ示し、Ａｈ、Ｂｈ、Ｃ
ｈ、Ｄｈは入力端Ａ、Ｂ、Ｃ、Ｄからのヘッダー情報を
示す。このヘッダー情報はＲ１によりヘッダープロセッ
シングにスイッチングされ、ここでＳＯＨハンドリン
グ、ＡＴＭセルヘッダートランスレーション／ポリシン
グおよびその他機能を実行し、変更されたヘッダーＡ
ｈ’、Ｂｈ’、Ｃｈ’、Ｄｈ’を発生することができ
る。次に、データユニットによりデータに等価的遅延を
適用する。これらデータストリームは次にローテータＲ
２により再構成される。
【図面の簡単な説明】
【図１】ローテータの入力チャンネルマップを示す。
【図２】ローテータの出力チャンネルマップを示す。
【図３】基本２×２のスイッチングデバイスを示す。
【図４】クロスステートにおける図６のデバイスを示
す。
【図５】バーステートにおける図６のデバイスを示す。
【図６】図３のデバイスの相互接続されたアレイを示
す。
【図７】逆変換をするよう相互接続された２つの４×４
のローテータを示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/28

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】２N個の入力端および２N個の出力ポート
    （ここでｎは２以上の整数）を有するマルチステージ通
    信用スイッチング手段であって、ｎ個のステージ内に配
    列されたｎ×ｙ(N-1)個のｙ×ｙのスイッチング素子
    （ここでｙは２以上の整数）を含み、ステージｘ（ここ
    でｘは１〜ｎの間の整数）内の各スイッチング素子は、
    空間領域のみにおいてスイッチングを行うように、ｙ
    (X-1)個のタイムスロットおきにステートを変えるよう
    になっているマルチステージ通信用スイッチング手段。
  2. 【請求項２】２N個の入力端および２N個の出力端を有す
    る請求項１に記載のスイッチング手段において、ｙは２
    に等しく、よってｎ個のステージ内にｎ×２(N-1)個の
    スイッチング素子が配列されており、ステージｘ（ｘは
    １〜ｎの間の整数）内における各スイッチング素子は、
    ２(X-1)個のタイムスロットおきにステートを変えるス
    イッチング手段。
  3. 【請求項３】各スイッチング素子は２つのステート、す
    なわち各入力ポートが対応する出力ポートに接続される
    第１ステートと、各入力ポートが逆の出力ポートにクロ
    ス接続される第２ステートとを有する、請求項１または
    ２記載のスイッチング手段。
  4. 【請求項４】スイッチング素子は光学的デバイスである
    請求項１〜３のいずれかに記載のスイッチング手段。
  5. 【請求項５】請求項１〜４のいずれかに記載の第１およ
    び第２スイッチング手段を含む処理手段であって、第２
    スイッチング手段は第１スイッチング手段により実行さ
    れる関数の逆関数を実行し、第１スイッチング手段の出
    力端と第２スイッチング手段の対応する入力端との間に
    接続されたヘッダー処理ユニットを更に含む処理手段。
  6. 【請求項６】第１スイッチング手段の残りの対応する出
    力端と、第２スイッチング手段の入力端との間に設けら
    れた遅延手段を更に含む、請求項５記載の処理手段。
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