KR0130760B1 - 반도체 집적회로 - Google Patents

반도체 집적회로

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KR0130760B1
KR0130760B1 KR1019890018129A KR890018129A KR0130760B1 KR 0130760 B1 KR0130760 B1 KR 0130760B1 KR 1019890018129 A KR1019890018129 A KR 1019890018129A KR 890018129 A KR890018129 A KR 890018129A KR 0130760 B1 KR0130760 B1 KR 0130760B1
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Abstract

내용없음.

Description

반도체 집적회로
도면의 본 발명에 부합되는 추가 논리회로와 각각 협동으로 되는 상호 접속된 두 논리회로 또는 셀의 개략도.
* 도면의 주요부분에 대한 부호의 설명
BS : 비트 저장부 MUX1, MUX1 : 멀티플렉서
C : 논리회로 MC : 주셀
GCS : 제어수단 SC : 종속셀
본 발명은 구성형 논리회로 배열을 구비하는 전자 집적회로에 관한 것이다.
본 발명은 특히, 영국 특허 제 B-2180382호(본명세서에서 참조 함)에 기술되어 있는 타입의 구성형 논리회로 배열에서 특이한 용도를 발견하는 것이며, 여기서, 논리회로 배열은 이산된 위치(sites)또는 셀(cell)의 매트릭스(matrix)를 구비하며, 단순한 논리기능을 수행하는데 적합한 논리회로가 각각 존재한다.
통상적으로 단순한 논리기능은 두-입력 낸드 게이트(NAND gate) 수단에 의해 이행된다.
상기 타입의 배열은 다수의 낸드 게이트를 요구되는 바와 같이 구성시킬수 있도록 프로그램 되어 다수의 다른 논리기능을 수행한다.
상기 기능중의 하나는 래칭(latching)기능으로 공지되어 있으며, 영국 특허 제 B-2180382호에 기술된 논리 배열에 있어서, 래칭 기능은 4개의 낸드 게이트를 사용하여 이행될 수 있다.
그러나 상기 타입의 배열은 어떤 논리 어레이에 요구되는 래칭 기능의 수가 많을수록 다른 요구되는 기능에 대해서는 더 적은 낸드 게이트가 잔존해야 하는 단점을 가진다.
따라서, 본 발명의 목적은 각각의 이산된 위치에서 ,각각의 논리회로가 더 많은 프로그래머블(programmable)장치를 가져서 배열의 전체 이용도를 증가시키도록 추가 논리회로를 제공하여 상기 단점을 제거하는 것이다.
본 발명에 따르면, 각각의 논리회로가 제한된 단순한 논리기능을 가지며, 단순히 논리기능을 이용할수만 있는 이산된 위치에서의 복수의 논리회로와, 도전상태를 선택하는 각각의 직접 통로를 제공하며, 상기 통로는 각각의 상기 논리회로에 대해 논리회로의 출력으로부터 상기 논리회로 와는 다른 제 1세트의 다수의 논리회로의 입력으로 연장되어 있으며, 상기 논리회로의 입력으로부터 상기 논리회로의 입력으로부터 상기 논리회로와는 다른 제 2세트의 다수의 논리회로의 출력으로 연장되어 있으며, 모든 세트(모든 논리회로에 대해) 각각은 특이한, 논리회로의 입력과 출력사이의 제한된 신호 전송 시스템으로 형성된 영역을 구비하는 영국 특허 제 B-2180382호의 청구범위 1 항에 청구된 구성형 반도체 집적회로가 제공되어, 직접회로가 각각의 이산된 위치 또는 셀에 대해 추가 논리회로를 더 구비하며, 상기 추가 논리회로는 제어수단에 의해 선택적으로 제어 되도록 이산위치 또는 셀에서의 논리회로 내에 배치되어 논리회로 및 추가 논리회로가 제 1또는 제2의 다른 단순한 논리기능중의 하나로 동작되도록 셀을 구비하는 것을 특징으로 한다.
추가 논리회로는 인버터를 구비하며, 상기 인버터는 셀 내의 논리회로에서의 인버터와 병렬로 역 방향으로 배치되어 래칭 매카니즘 제 1 스위칭 수단 및 제 2 스위칭 수단을 포함한다.
적절하게, 제 1 스위칭 수단은 제 1 트랜지스터 및 제 2 트랜지스터를 구비하는 전송 게이트이며, 전송 게이트는 상기 논리회로에서 전송 게이트로 향하는 입력신호에 의해 폐쇄 및 개방 동작 상태로 제어될 수 있다. 제 2 스위칭 수단은 도전 상태가 상기 수단에 의해 제어되는 단일 트랜지스터를 구비한다.
편리하게, 제어수단은 게이트 제어 신호에 의해 구성되며, 상기 신호가 존재할때는 단일 트랜지스터는 도전 상태로 되며, 전송 게이트를 단락회로가 되게하여 동작되지 않게하여 셀은 낸드 게이트 기능만으로만 배타적으로 동작되게 한다.
게이트 제어 신호가 존재하지 않을 때, 단일 트랜지스터는 비도전 상태로 되며, 전송 게이트를 개방 및 폐쇄 동작 상태가 되게 제어하여 셀이 래치 회로기능으로 배타적으로 동작되게 한다.
논리회로는 논리게이트 회로를 포함하며, 상기 논리회로는 입력신호가 전송 게이트를 통과하는 순간 시간이 동일신호가 논리게이트 회로를 통과하는 순간 시간보다 더 짧게 배치되어 폐쇄 상태가 개방 상태사이의 전송 게이트의 효과적인 신속한 스위칭이 되게 한다.
본 발명의 또 다른 개념은 래치 회로기능을 하기 위해 구성된 복수의 각셀이 직렬로 연결되어 시프트 레지스터를 형성하는 것이다.
이하 첨부된 도면으로 본 발명을 더욱 상세하게 설명하고저 한다.
도면에 있어서, 편리하도록 각각의 셀의 동일소자는 동일하게 표시한다.
도시된 두셀은 주셀 MC 및 종속셀 SC 래치 셀을 나타낸다.
각각의 셀은 인버터 형태인 출력버퍼 I1과 또 다른 인버터 I2와 함께 기본적인 두-입력 낸드 게이트 G1을 구비한다. 주셀인 MC에 있어서, 게이트 G1의 한 입력 CK는 멀티플렉서 수단 MUX1으로 부터의 클럭신호를 셀로 이동시키며, 반면에 나머지 입력D는 또 다른 멀티플렉서 수단 MUX2로 부터의 데이타신호를 셀로 이동시킨다.
추가 논리회로 C는 낸드 게이트 G1과 출력버퍼 I1사이에 접속된다. 멀티플렉서 수단 MUX1 및 MUX2에 대해 제어 신호를 제공하는 비트 저장부 BS로 부터의 제어 신호를 역시 이용함으로, 추가 논리회로는 셀의 낸드 기능을 래치 회로기능으로 변경시킨다.
추가 인버터 I3을 구비한 추가 논리회로는 논리회로 내의 인버터 I2와 병렬로 역 방향으로 접속되며, 래칭 매카니즘을 수행하도록 배치된다. 또 다른 인버터 I4는 주셀 MC의 입력 CK로부터 종속셀 SC의 트랜지스터 T2로의 클럭신호를 반전시키기 위해 포함되어 있다.
두 스위칭 수단이 제공되는데, 제 1수단은 대향 극성 타입이며, 병렬로 연결되어 전송 게이트를 형성하는 두 트랜지스터 T1 및 T2 를 구비하며, 제 2수단은 단순 스위치로 사용되는 단일 트랜지스터 T3을 구비한다.
동작에 있어서, 낸드 게이트기능 또는 래칭 기능중의 어느한 기능을 동작시키기 위한 셀( 추가 논리회로와 함께 논리회로 구비)의 선택은 비트 저장부 BS로부터 나오는 게이트 제어 신호 GCS에 의해 제어된다. 신호 GCS가 존재할 때는 트랜지스터 T3는 도전되며, 전송 게이트를 형성하는 스위치 단락회로 트랜지스터 T1 및 T2 는 동작되지 않는다.
이 경우, 셀은 배타적으로 낸드 게이트 기능으로 동작된다.
반면에, 신호 GCS가 존재하지 않을 때는 트랜지스터 T3는 도전되지 않으며, 트랜지스터 T1 및 T2는 낸드 게이트 G1의 입력 CK로 부터의 클럭신호에 의해 제어되며, 상기 신호는 한편으로는 트랜지스터 T1에 직접 인가되며, 다른 한편으로는 인버터 I4를 거쳐 트랜지스터 T2에 인가되며, 전송 게이트에 비해 효과적인 게이트 G1의 출력 OP를 가진다.
출력 OP로 부터 전송 게이트 (T1+T2)에 의해 통과된 신호는 인버터 I2 및 I3를 구비하는 래칭 매카니즘에 의해 효고적으로 래치된다.
이 경우, 셀은 배타적으로 래치 회로기능으로 동작된다.
래칭 기능의 동작 및 전송 게이트의 제어는 다음의 표 1에 요약되어 있다.
Figure kpo00002
입력신호 CK가 이진수 1의 상태이며, 전송 게이트가 폐쇄될 때, 래치 (I2 및 I3)는 입력 D상의 데이타 신호를 따른다. 그러나 전송 게이트가 개방 되려고 할 때, 래치에 저장된 신호가 유실되는 것을 방지하기 위해 전송 게이트는 게이트 G1의 입력에서의 신호가 래치( I2 + I3)에 영향을 가하기 전에 충분히 빠르게 스위치의 상태를 효과적으로 변경 시켜야 한다. 따라서, 낸드 게이트 G1 자체를 통과하는 신호의 순간 시간보다 전송 게이트를 통과하는 신호의 순간 시간을 더 짧게 함으로 래치 (I2 + I3)의 신속한 스위칭을 얻을 수 있다. 상술한 바와 같은 래치 모드로 동작하며, 시프트 레지스터 (도시한 주셀 MC와 종속셀 SC 같은 두단들)의 형태로 더 상호 접속되어 있는 셀을 포함하는 본 발명의 이용에 있어서, 뒤따르는 셀에 대해 반전된 클럭 입력으로 사용되며, 앞선 셀로 부터 인버터 I4를 경유하는 반전된 출력을 편리하게 사용한다.
상기 배열에 있어서, 직렬로 된 다수의 래치를 사용하는 본 발명의 분야에 숙련된 사람은 동작속도를 증가시킬 뿐 아니라 배열 자체도 더욱 효과적으로 할 수 있는 적절한 시프트 레지스터를 형성시킬 수 있다.

Claims (9)

  1. 복수개의 이산된 위치와, 상기 각각의 위치에 개별적으로 한정되어 단지 제1단순로직기능을 수행하는 복수개의 제1로직회로(G1,I2)와, 상기 제1로직회로(G1,I2)는 각각의 세트로 분리되어 있으며, 상기 각 세트중 하나의 입력과 출력 사이에 뻗어 있는 도전 통로와 상기 각 세트중 다른 하나의 입력과 출력 사이에 뻗어 있는 도전 통로를 가지고 있으며, 상기 제1로직회로(G1,I2)는 제한된 신호전송 시스템을 구성하여 도통상태를 각각 선택가능 하도록 로직 어레이(ARRAY)를 포함하는 반도체 집적회로에 있어서, 상기 로직 어레이는 각각 이산된 위치에서 추가적인 논리회로(C)를 더 구성하고 있으며, 상기 추가적인 논리회로(C)는 각 이산된 위치에 구비된 선택수단(BS)의 제어에 따라 상기 제1로직회로(G1,I2)와 상호 연결되며, 상기 제1로직회로(G1,I2) 자체가 제1단순로직기능을 구현하거나 또는 추가적인 로직회로(C)와 결합되어 상기 제1로직회로(G1,I2)가 제2단순로직기능을 수행할 수 있는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 각 위치에 있는 상기 제1로직회로(G1,I2)는 로직게이트(G1)와 상기 로직게이트(G1)의 출력에 결합되어 있는 인버터(I3)로 구성되어 있으며, 상기 추가적인 로직회로(C)는 다른 출력에 연결된 하나의 인버터(I2)의 입력과 상기 제1로직회로(G1,I2)에 있는 상기 인버터(I2)에 연결되어 있어서, 래칭 기능과 제 1 스위칭 수단(T1,T2)과 제 2 스위칭 수단(T3)으로 동작하는 인버터(I3)를 더 포함하고 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 제 1 스위칭 수단(T1,R2)은 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)로 이루어진 전송 게이트이며, 상기 제 1 스위칭 수단(T1,T2)은 상기 논리게이트(G1)에서 상기 제 1 스위칭 수단(T1,T2)으로 향하는 입력신호에 의해 폐쇄 및 개방 동작 상태 사이로 제어될 수 있는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항 또는 제3항에 있어서, 상기 제 2 스위칭 수단(T3)은 상기 선택수단(BS)에 의해 제어되는 하나의 트랜지스터(T3)로 이루어져 있는 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 선택수단(BS)은 게이트 제어 신호(GCS)를 발생시키며, 상기 신호가 존재할 때는 트랜지스터(T3)가 도통상태 및 단락회로로 되는 것을 특징으로 하는 반도체 집적회로.
  6. 제4항에 있어서, 상기 선택수단(BS)은 게이트 제어 신호(GCS)를 발생시키며, 상기 신호가 존재하지 않을 때 트랜지스터(T3)가 비도통상태가 됨으로써 제 1 스위칭 수단(T1,T2)을 개방 및 폐쇄동작 상태로 제어하는 것을 특징으로 하는 반도체 집적회로.
  7. 제1항에 있어서, 입력신호가 상기 트랜지스터(T1,T2)를 통과하는데 걸리는 전송 시간은 로직게이트(G1)를 통과하는데 걸리는 시간보다 짧게 배치하여, 폐쇄상태 및 개방상태 사이를 스위칭하는 것을 특징으로 하는 반도체 집적회로.
  8. 제 1항에 있어서, 상기 제 1로직기능은 낸드(NAND)게이트 기능이고 제 2로직 기능은 래칭 기능을 하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 1항에 있어서, 상기 래칭 기능을 하는 각 셀은 시프트 레지스터를 형성하도록 연결되어 있는 것을 특징으로 하는 반도체 집적회로.
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