JP3138962B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3138962B2 JP01317909A JP31790989A JP3138962B2 JP 3138962 B2 JP3138962 B2 JP 3138962B2 JP 01317909 A JP01317909 A JP 01317909A JP 31790989 A JP31790989 A JP 31790989A JP 3138962 B2 JP3138962 B2 JP 3138962B2
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、配列可能な論理回路アレー型の電子集積回
路に関する。
〈従来の技術及び解決しようとする課題〉 本発明は、英国特許第2180382号明細書に開示される
ような型の配列可能な論理回路アレーに独自の利点を見
出すものである。この英国特許では、論理回路アレー
は、個別の場所またはセルのマトリックスからなり、各
場所或いはセルには、単一の論理機能を実行するために
適合した論理回路がある。単一の論理機能は、２−入力
ナンドゲートによって与えられるのが代表的である。
この型のアレーは、必要な種々の異なる論理機能を実
行するために、種々のナンドゲート配列方法でプログラ
ムすることができる。このような機能の一つは、ラッチ
機能として知られており、英国特許第2180382号の明細
書に開示されている論理アレーでは、ラッチ機能は、４
個のナンドゲートを使用することにより与えられる。
しかし、このものでは、論理アレーが必要とするラッ
チ機能が増えると、他の必要な機能に残されるナンドゲ
ートが少なくなるという不利益があり、このため、アレ
ーの全体的効率を減じる結果となる。
本発明の目的は、付加論理回路を各個別の場所の各論
理回路内に提供して、各場所に、より大きなプログラム
能力を持たせることによって不利益を解消し、これによ
りアレー全体の活用性を高めることにある。
〈発明の概要〉 本発明によれば、英国特許第2180382号明細書のクレ
ーム１に記載されているような配列可能な半導体集積回
路が提供されており、この回路は、集積回路の区域に形
成された配列可能な論理アレーを含み、前記論理アレー
は、複数の個別の場所（MC,SC）を有し、前記各個別の
場所（MC,SC）は、各々が第一の単一の論理機能だけを
実行できる第一論理回路（G1,I2）と、選択手段（BS）
の制御下で、前記第一論理回路（G1,I2）がそれ自体で
機能して前記第一の単一の論理機構を実行できるように
するか、前記第一論理回路（G1,I2）と共同して当該第
一論理回路（G1,I2）が第二の単一の論理機能を実行で
きるようにする付加論理回路（Ｃ）とを含み、前記第一
論理回路は、論理ゲート（G1）と、該論理ゲート（G1）
の出力に接続されたインバータ（I2）とを含み、前記付
加論理回路（Ｃ）は、一方のインバータの入力が他方の
インバータの出力に接続してラッチとて機能するよう前
記第一論理回路のインバータ（I2）と接続するインバー
タ（I3）と、前記論理ゲート（G1）とインバータ（I2）
の間に並列に介装される第一スイッチ手段（T1,T2）及
び第二スイッチ手段（T3）とを含み、前記選択手段（B
S）により前記第二スイッチ手段（T3）を導通させた時
に第一論理回路（G1,I2）がそれ自体で機能して前記第
一の単一の論理機能である論理ゲート機能を実行し、前
記選択手段（BS）により前記第二スイッチ手段（T3）を
非導通とし前記第一スイッチ手段（T1,T2）を開閉作動
させた時に前記第一論理回路（G1,I2）と付加論理回路
（Ｃ）が共同して前記第二の単一の論理機能である前記
ラッチ機能を実行できるようにし、前記複数の個別の場
所（MC,SC）を縦続接続可能として制限された信号転送
系を構成するようにした。
第一スイッチ手段は、第一及び第二トランジスタから
なる送信ゲートであり、送信ゲートは、前記論理ゲート
から送信ゲートへの信号入力によって開閉作動状態に制
御可能であることが好ましい。第二スイッチ手段は、前
記選択手段により導通状態が制御される単一トランジス
タからなる。
選択手段は、ゲート制御信号を生成するのが便利であ
る。ゲート制御信号がある時は、単一トランジスタが導
通状態になり、送信ゲートが短絡して作動しないため、
個別の場所は、第一論理機能としてのみ作動する。
ゲート制御信号がない時は、単一トランジスタが、送
信ゲートを開閉作動状態に制御できる非導通状態になる
ため、個別の場所は、第二論理機能としてのみ作動す
る。
論理ゲートは、送信ゲートの開閉状態間の迅速な切換
をさせるために送信ゲートに送る入力信号の信号過渡時
間は、同入力信号による論理ゲートからの出力の過渡時
間より短くなるようにしている。
本発明では、第一論理機能がナンドゲート機能であ
り、第二論理機能がラッチ機能である。
また、シフトレジスタを形成するようにラッチ機能の
ために配列される個々の場所の複数縦続が考えられる。
〈実施例〉 本発明は、以下に述べる実施例及び添付図面により容
易に理解できる。
添付図面では、各セルの構成が便宜的に等しく示され
ている。二個のセルは、主セル及び従属セルである。
各セルは、インバータ形式の出力バッファI1更にイン
バータI2とともに基本の２−入力ナンドゲートG1を有す
る。主セルMCに関しては、ナンドゲートG1の入力のうち
の一方の入力CKが、クロック信号を第一マルチプレクサ
MUX1からセルに送るのに対して、他方の入力Ｄは、デー
タ信号を第二マルチプレクサMUX2からセルに送る。
付加論理回路Ｃが、ナンドゲートG1と出力バッファI1
の間に接続される。ビットストアBSからの制御信号を利
用して、付加論理回路は、セルのナンド機能をラッチ回
路機能に変えるように配置される。ビットストアBSはま
た、制御信号を、第一マルチプレクサMUX1及び第二マル
チプレクサMUX2へも供給する。
付加論理回路は、回路内で、インバータI2と並列に且
つ背中合わせに接続するインバータI3を有し、ラッチ機
構を実行するように配置される。更に、インバータI4
は、クロック信号を、主セルMCの入力CKから従属セルSC
のトランジスタT2に反転させて送るために設けられる。
また、付加論理回路には、二個のスイッチ手段が設け
られており、第一の手段は、送信ゲートを形成するよう
に並列接続された極性の異なる二個のトランジスタT1及
びT2で構成され、第二の手段は、単スイッチとして機能
する単一トランジスタT3で構成される。
作動に際して、付加論理回路とともに論理回路を有す
るセルのナンドゲート機能として或いはラッチ機能とし
て作動するかの選択は、ビットストアBSから発するゲー
ト制御信号GCSにより制御される。ゲート制御信号GCSが
ある時は、トランジスタT3が導通し、送信ゲートを構成
するトランジスタT1及びT2のスイッチは短絡して、送信
ゲートは作動しない。この状態では、セルはナンドゲー
ト機能としてのみ作動する。
他方では、ゲート制御信号GCSがない時は、トランジ
スタT3は導通せず、トランジスタT1及びT2は、ナンドゲ
ートG1の入力CKからのクロック信号により制御される。
クロック信号は、一方では、トランジスタT1に直接に送
られ、他方では、インバータI4を介してトランジスタT2
に送られる。ナンドゲートG1の有効な出力OPは、送信ゲ
ートに送られる。出力OPから出て送信ゲート（T1＋T2）
を通る信号は、インバータI2及びI3で構成されるラッチ
機構により効果的にラッチされる。この状況では、セル
は、ラッチ回路機能としてのみ作動する。
ラッチ機能及び送信ゲート制御の作動を下記表に述べ
る。
入力信号CKが、二進数の１の状態で、送信ゲートが閉
の時は、ラッチ（I2及びI3）は入力Ｄのデータ信号に従
う。しかしながら、送信ゲートが開こうとする際に、ラ
ッチに蓄えられた信号が失われるのを防ぐためには、送
信ゲートへの信号は、ナンドゲートG1の入力時点の信号
が、ラッチ（I2＋I3）で有効となる前に、スイッチ変換
をさせるのに十分な速さでなければならない。このよう
に、ラッチ（I2＋I3）の迅速な切換は、送信ゲートに送
る信号の過渡時間をナンドゲートを介するより短くする
ことによって達成できる。ここに記載されているような
ラッチモードで作動し且つシフトレジスタ（主セル及び
従属セルとして示される二段階の）様式で接続されるセ
ルを有する本発明を利用すると、インバータI4を介して
反転出力を第１のセルから第２のセルに反転クロック入
力として送るために使用するのに便利である。
このような配置で、多くのラッチの縦続使用が、動作
速度を増大するだけでなく、アレーのより効果的な利用
にも役立つ適宜なシフトレジスタを形成することは、当
技術分野の通常の知識を有する者には明らかである。
【図面の簡単な説明】
図面は、本発明による各々論理回路を有する二個のセル
の概要図である。 MC……主セル、SC……従属セル、Ｃ……付加論理回路、
G1……ナンドゲート、I1〜I4……インバータ、T1〜T3…
…トランジスタ、BS……ビットストア
フロントページの続き (72)発明者 ケネス オースチン イギリス国、チェシャー、ノースウィッ チ、ハートフォード、チェスター ロー ド 226ビー (56)参考文献 特開 昭56−153838（ＪＰ，Ａ) 特開 昭60−38926（ＪＰ，Ａ) 特公 昭61−52493（ＪＰ，Ｂ２) 英国公開2202356（ＧＢ，Ａ) 英国特許2171546（ＧＢ，Ｂ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路の区域に形成された配列可能な論
    理アレーを含み、 前記論理アレーは、複数の個別の場所（MC,SC）を有
    し、 前記各個別の場所（MC,SC）は、 各々が第一の単一の論理機能だけを実行できる第一論理
    回路（G1,I2）と、 選択手段（BS）の制御下で、前記第一論理回路（G1,I
    2）がそれ自体で機能して前記第一の単一の論理機構を
    実行できるようにするか、前記第一論理回路（G1,I2）
    と共同して当該第一論理回路（G1,I2）が第二の単一の
    論理機能を実行できるようにする付加論理回路（Ｃ）
    と、 を含み、 前記第一論理回路は、論理ゲート（G1）と、該論理ゲー
    ト（G1）の出力に接続されたインバータ（I2）とを含
    み、 前記付加論理回路（Ｃ）は、一方のインバータの入力が
    他方のインバータの出力に接続してラッチとて機能する
    よう前記第一論理回路のインバータ（I2）と接続するイ
    ンバータ（I3）と、前記論理ゲート（G1）とインバータ
    （I2）の間に並列に介装される第一スイッチ手段（T1,T
    2）及び第二スイッチ手段（T3）とを含み、 前記選択手段（BS）により前記第二スイッチ手段（T3）
    を導通させた時に第一論理回路（G1,I2）がそれ自体で
    機能して前記第一の単一の論理機能である論理ゲート機
    能を実行し、前記選択手段（BS）により前記第二スイッ
    チ手段（T3）を非導通とし前記第一スイッチ手段（T1,T
    2）を開閉作動させた時に前記第一論理回路（G1,I2）と
    付加論理回路（Ｃ）が共同して前記第二の単一の論理機
    能である前記ラッチ機能を実行できるようにし、 前記複数の個別の場所（MC,SC）を縦続接続可能として
    制限された信号転送系を構成するようにしたことを特徴
    とする半導体集積回路。
  2. 【請求項２】第一スイッチ手段が、第一及び第二トラン
    ジスタ（T1,T2）からなる送信ゲートであり、送信ゲー
    トは前記論理ゲート（G1）から送信ゲートへの信号入力
    によって開閉作動状態に制御可能であることを特徴とす
    る請求項１記載の半導体集積回路。
  3. 【請求項３】第二スイッチ手段が、前記選択手段（BS）
    により導通状態が制御される単一トランジスタ（T3）か
    らなることを特徴とする請求項１又は２記載の半導体集
    積回路。
  4. 【請求項４】選択手段（BS）が、ゲート制御信号（GC
    S）を生成し、ゲート制御信号（GCS）がある時は、単一
    トランジスタ（T3）が導通状態になり、送信ゲート（T
    1,T2）が短絡して、第一論理機能が実行されることを特
    徴とする請求項３記載の半導体集積回路。
  5. 【請求項５】選択手段（BS）が、ゲート制御信号（GC
    S）を生成し、ゲート制御信号（GCS）がない時は、単一
    トランジスタ（T3）が送信ゲート（T1,T2）を開閉作動
    状態に制御できる非導通状態になり、第二論理機能が実
    行されることを特徴とする請求項３記載の半導体集積回
    路。
  6. 【請求項６】各第一論理回路の論理ゲート（G1）が、送
    信ゲート（T1,T2）の開閉状態間の迅速な切換をさせる
    ために送信ゲート（T1,T2）に送る入力信号の過渡時間
    が、同入力信号による論理ゲート（G1）からの出力の過
    渡時間より短いように配置されたことを特徴とする請求
    項１〜５のいずれか１つに記載の半導体集積回路。
  7. 【請求項７】第一論理機能がナンドゲート機能であり、
    第二論理機能がラッチ機能であることを特徴とする請求
    項１〜６のいずれか１つに記載の半導体集積回路。
  8. 【請求項８】ラッチ回路機能のために配列された複数の
    個別の場所（MC,SC）がシフトレジスタを形成するよう
    に縦続されたことを特徴とする請求項１〜７のいずれか
    １つに記載の半導体集積回路。
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DE (1) DE68918413T2 (ja)
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