JPH053421A

JPH053421A - フリツプフロツプ回路

Info

Publication number: JPH053421A
Application number: JP3312227A
Authority: JP
Inventors: Hiroki Yamashita; 寛樹山下; Hiroyuki Itou; 博之以頭; Hironori Tanaka; 広紀田中; Atsumi Kawada; 篤美川田; Kenji Nagai; 謙治永井; Kazuhiro Yoshihara; 和弘吉原; Ichiro Imaizumi; 市郎今泉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-28
Filing date: 1991-11-27
Publication date: 1993-01-08

Abstract

(57)【要約】【構成】フリップフロップ回路は、互いに相補な一組の
データ信号ＤＴ、ＤＢを入力とし、それぞれの入力信号
に対応した互いに相補な信号ＱＢ、ＱＴを出力する。一
組のデータ信号は、駆動ゲート部１０５に入力され、入
力された一組のデータ信号のうち少なくとも一方のデー
タ信号に対応した信号を出力し、駆動ゲート部１０５
は、クロック信号で制御される少なくとも１つのトライ
ステートゲート１０１、１０２で構成され、駆動ゲート
部１０５の出力は記憶部１０６により保持されるととも
に、互いに相補な出力信号として出力される。【効果】クロック信号の切り替わりから出力信号の切り
替わりまでの遅延時間を短縮し、高速に動作するフリッ
プフロップ回路を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶回路に関し、
特に、ＧａＡｓなどの化合物半導体素子により構成さ
れ、高速動作を行なう論理回路に好適なフリップフロッ
プ回路に関する。

【０００２】

【従来の技術】高速なＧａＡｓ半導体素子を用いた従来
のフリップフロップ回路としては、例えば、アイ・イー
・イー・イーガリウムヒソアイシーシンポジュー
ム（１９８８年）第２７頁から第３０頁に論じられてい
るものがある。図２０は上記論文で示されているＧａＡ
ｓ半導体素子によるフリップフロップ回路の構成を示し
ている。ここで、用語の簡略化のために電界効果トラン
ジスタのことを、以下では「ＦＥＴ」と略す。

【０００３】図２０に示すフリップフロップ回路は、ク
ロック信号ＣＫＴにより制御されるトランスファーＦＥ
Ｔ２００１、２００２と、データを保持するためのイン
バータ２００３、２００４、さらにバッファ用のインバ
ータ２００５、２００６から構成されている。図２０に
示す回路は、クロック信号ＣＫＴがローレベルの時、デ
ータ信号ＤＴ、ＤＢのレベルにかかわらずトランスファ
ＦＥＴ２００１、２００２がカットオフとなる。このた
め、端子２００７と２００８の電位はインバータ２００
３と２００４によって保持されることになり変化しな
い。つまり、クロック信号ＣＫＴがローレベルの時には
このフリップフロップ回路は情報を保持することにな
る。また、クロック信号ＣＫＴがハイレベルになると、
トランスファＦＥＴ２００１と２００２がオンし、デー
タ信号ＤＴ、ＤＢのレベルによってインバータの出力端
子２００７、２００８の電位が決定され、このフリップ
フロップ回路の情報が書き換えられる。たとえば、デー
タ信号ＤＴがローレベル、ＤＢがハイレベルの時、端子
２００７の電位はインバータ２００３、２００４の論理
しきい値電圧まではＦＥＴ２００１によって引き下げら
れる。端子２００７の電位がインバータ２００３、２０
０４の論理しきい値電圧を切ると、端子２００７の電位
はインバータ２００４によってさらに引き下げられロー
レベルになる。端子２００８の電位も同様にインバータ
２００３、２００４の論理しきい値電圧まではトランス
ファＦＥＴ２００２に、その論理しきい値電圧を切ると
インバータ２００３によって引き上げられハイレベルに
なる。この時出力信号ＱＴ、ＱＢには、インバータ２０
０５、２００６によって端子２００７、２００８の論理
レベルが反転されて出力される。

【０００４】一方、反転クロック信号ＣＫＢの立ち下が
りエッジにおいて、入力データＤＴを取り込み、後段の
回路に信号を伝達するエッジトリガ型フリップフロップ
回路として、図２１に示すような回路が知られている。
このような、エッジトリガ型フリップフロップ回路につ
いては、例えば「ＭＯＳ／ＬＳＩ設計と応用（エレクト
ロニクスダイジェスト社発行、Nov．２０、１９７
７）」の第１２２頁から１２６頁に記載されている。

【０００５】

【発明が解決しようとする課題】図２０に示す回路で
は、クロック信号が切り替わってから出力信号ＱＴ、Ｑ
Ｂが切り替わるまでの遅延時間は、インバータ２００
３、２００４の出力が反転するのに要する時間とバッフ
ァ用インバータ２００５、２００６での遅延時間の和に
なる。前者は、トランスファＦＥＴ２００１、２００２
とインバータ２００３、２００４を流れる負荷駆動電流
と端子２００７、２００８につく負荷容量によって決定
される。また、後者はインバータ２００３、２００４を
流れる負荷駆動電流と出力につく負荷容量によって決定
される。図２０に示した形式の回路では、負荷容量に占
める配線容量をいくら小さくしてもインバータを構成す
るＦＥＴの容量によるインバータ自身の遅延時間によっ
て、クロック信号の切り替わりから出力信号の切り替わ
りまでの遅延時間をインバータ２段分の遅延時間以下に
短縮することができない。またＦＥＴサイズを小さくす
ることによって、負荷容量となるＦＥＴの容量を小さく
した場合は、同時にＦＥＴの負荷駆動電流も小さくな
り、前述の遅延時間を短縮することはできない。

【０００６】また、図２１に示したエッジトリガ型フリ
ップフロップ回路においても、反転クロック信号ＣＫＢ
の立ち下がりエッジから出力信号ＱＴおよびＱＢの論理
レベルが確立するまでには、図からも明らかなとおり、
３段のＮＯＲゲート２１０３、２１０６及び２１０５、
あるいは、２１０２、２１０５及び２１０６を信号が通
過する必要があり、ＮＯＲゲート３段分の遅延が生じる
ことになる。また、入力データＤＴのレベル変化を反転
クロック信号ＣＫＢの立ち下がりエッジに合わせるに
は、最大２段のＮＯＲゲート２１０４及び２１０３での
遅延時間を考慮しなければならず、エッジトリガ型フリ
ップフロップ回路のセットアップ時間が長くなる。従っ
て、これらＮＯＲゲートにおける遅延時間によりエッジ
型フリップフロップ回路の高速動作が制約を受け、高速
論理集積回路装置のサイクルタイムが制限される。

【０００７】従って、本発明の目的は、クロック信号の
切り替わりから出力信号が切り替わるまでの遅延時間を
さらに短縮し、高速に動作するフリップフロップ回路を
提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明のフリップフロップ回路は、クロック信号で制
御されるトライステートゲートを含んでなる駆動ゲート
部と、この駆動ゲート部の出力電位を保持するための記
憶部とを含んで構成される。また記憶部の出力インピー
ダンスは、クロック信号が加えられた時の駆動ゲート部
の出力インピーダンスに比べて十分に小さく設定され
る。

【０００９】

【作用】駆動ゲート部は、クロック信号を印加すると、
記憶部の保持電位に関係なく、強制的にデータ信号の論
理レベルに対応した出力電位を出力する。一方、クロッ
ク信号が印加されない時には、データ信号に関係なくこ
の駆動ゲート部の出力インピーダンスがハイインピーダ
ンスとなる。この時、出力側の電位は記憶部によってク
ロック信号が印加されていた時の電位が保持される。し
たがって、駆動ゲート部は、出力の負荷を駆動すると同
時に記憶部の情報を書き換える働きをする。記憶部はク
ロック信号が加わっていない時に出力電位、つまり情報
を保持する働きをする。本発明の構成を採ることによっ
て、クロック信号の切り替わりから出力信号が切り替わ
るまでの遅延時間は、上記トライステートゲート１段分
の遅延時間となり高速な動作が可能となる。

【００１０】また、このようなフリップフロップ回路を
２つ用いて従属接続してエッジトリガ型フリップフロッ
プ回路を構成することにより、伝達遅延時間及びセット
アップ時間をそれぞれトライステートゲート１段分の遅
延時間に短縮し、高速な論理動作を行なうことが可能と
なる。

【００１１】

【実施例】図１は本発明の一実施例であるフリップフロ
ップ回路を示す概念図である。本実施例のフリップフロ
ップ回路を構成する各素子は、特に制限されないが、ガ
リウム・砒素（ＧａＡｓ）化合物半導体などの半導体基
板上に形成される。

【００１２】図１（ａ）に示すように、本発明のフリッ
プフロップ回路は、クロック信号ＣＫＢがローレベルの
時に入力データ信号ＤＴ、ＤＢに対応した出力信号Ｑ
Ｂ、ＱＴを出力する駆動ゲート部１０５と、出力ＱＴ、
ＱＢの論理レベルを保持する記憶部１０６から構成され
ている。駆動ゲート部１０５は、クロック信号ＣＫＢに
よって制御される２個のトライステートゲート１０１、
１０２から構成される。記憶部１０６は、２個のインバ
ータ１０３、１０４から構成され、記憶部１０６を構成
するインバータ１０３、１０４の出力インピーダンスは
トライステートゲート１０１、１０２の出力インピーダ
ンスに比べて十分小さく設定されている。トライステー
トゲート１０１、１０２は、図１（ｂ）に示すようにク
ロック信号ＣＫがローレベルの時、インバータ１０３、
１０４の出力レベルに関係なく、インバータとして動作
し、それぞれに入力されたデータ信号ＤＴ、ＤＢに対し
てその反転信号ＱＢ、ＱＴを出力する。一方、クロック
信号ＣＫＢがハイレベルになると、トライステートゲー
ト１０１、１０２の出力は、データ信号ＤＴ、ＤＢのレ
ベルとは無関係にハイインピーダンスとなって、出力は
オープン状態になる。この時、出力信号ＱＴ、ＱＢは、
記憶部１０６のインバータ１０３と１０４によってクロ
ック信号ＣＫＢが切り替わる前の状態、即ちクロック信
号ＣＫＢが切り替わる前におけるトライステートゲート
１０１、１０２それぞれの出力レベルに保持される。

【００１３】以上のように、クロック信号ＣＫＢがロー
レベルになると、トライステートゲート１０１、１０２
が記憶部１０６の情報を書き換え（すなわちデータを取
り込み）、これと同時に、データ信号ＤＴ、ＤＢの反転
信号ＱＢ、ＱＴを出力する。さらにこの状態からクロッ
ク信号ＣＫＢがハイレベルになると、出力信号ＱＢ、Ｑ
Ｔの論理レベルは、記憶部１０６によってそのまま保持
される。したがってクロック信号ＣＫＢから出力信号Ｑ
Ｔ、ＱＢが切り替わるまでの時間は、トライステートゲ
ート１０１、１０２における遅延時間によって決まり、
フリップフロップ回路としての遅延時間もこのバッファ
１段分の遅延時間となる。

【００１４】図２には、図１のフリップフロップ回路の
駆動ゲート部１０５をＮＯＲゲートとノーマリーオフ型
ＦＥＴで構成したフリップフロップ回路を示す。

【００１５】図２において、トライステートゲート１０
１は、ＮＯＲゲート２０１、２０２及びノーマリーオフ
型ＦＥＴ２０３、２０４で、また、トライステートゲー
ト１０２は、ＮＯＲゲート２０５、２０６及びノーマリ
ーオフ型ＦＥＴ２０７、２１２で構成されている。ＶＣ
Ｃは正側電源端子、ＶＳＳは負側電源端子であり、たと
えば、正側電源端子ＶＣＣには１Ｖの正電圧が供給さ
れ、負側電源端子ＶＳＳには接地電位のような０Ｖの電
圧が供給される。また、トライステートゲート１０１、
１０２には、それぞれデータ信号ＤＴ及びＤＢが入力さ
れる。

【００１６】トライステートゲート１０１と１０２は回
路構成、基本動作とも同一であるので、ここではトライ
ステートゲート１０１の動作について説明する。

【００１７】まずクロック信号ＣＫＢがローレベルであ
る場合について説明する。データ信号ＤＴがハイレベ
ル、データ信号ＤＢがローレベルの時、ＮＯＲゲート２
０１の出力端子２１３には、データ信号ＤＴの反転信号
であるローレベル（〜０Ｖ）の信号が現れる。また、Ｎ
ＯＲゲート２０２の出力端子２１４は、データ信号ＤＢ
の反転信号であるハイレベル（〜１Ｖ）の信号が現れ
る。この結果、ノーマリーオフ型ＦＥＴ２０３がオフ、
ノーマリーオフ型ＦＥＴ２０４がオンとなり、出力ＱＢ
は負側電源電圧まで引き下げられローレベル（〜０Ｖ）
となる。一方データ信号ＤＴがローレベル、データ信号
ＤＢがハイレベルの時には、ＮＯＲゲート２０１の出力
端子２１３は、ハイレベル（〜１Ｖ）、ＮＯＲゲート２
０２の出力端子２１４はローレベル（〜０Ｖ）になる。
この時、ノーマリーオフ型ＦＥＴ２０４がオフ、ノーマ
リーオフ型ＦＥＴ２０３がオンとなり、出力ＱＢは正側
電源電圧近くまで引き下げられハイレベル（〜１Ｖ）と
なる。

【００１８】次に、クロック信号ＣＫＢがハイレベルの
場合には、ＮＯＲゲート２０１、２０２の出力端子２１
３、２１４の論理レベルはともに、データ信号ＤＴ、Ｄ
Ｂの状態とは無関係にローレベルとなって、ノーマリー
オフ型ＦＥＴ２０３、２０４はともにオフする。したが
って、このトライステートゲート１０１は、出力がオー
プン状態、つまり出力インピーダンスがハイインピーダ
ンスとなる。このように、ＮＯＲゲートとノーマリーオ
フ型ＦＥＴでトライステートゲートを構成することがで
き、図２に示した回路構成で図１（ａ）に示すフリップ
フロップ回路の機能を実現することができる。

【００１９】尚、本実施例及び以降の実施例では、一例
としてＦＥＴを用いたフリップフロップ回路について説
明しているが、ＦＥＴの他にバイポーラトランジスタな
ど各種素子を用いて構成することも可能である。

【００２０】図３には、図１（ａ）の記憶部１０６の構
成を示す。

【００２１】図３において、記憶部１０６のインバータ
１０３、１０４は、ノーマリーオン型ＦＥＴ３０１、ノ
ーマリーオフ型ＦＥＴ３０２から成るインバータとノー
マリーオン型ＦＥＴ３０３、ノーマリーオン型ＦＥＴ３
０４から成るインバータによって構成されている。ここ
で、ＶＣＣは正側電源端子、ＶＳＳは負側電源端子であ
り、たとえば、ＶＣＣには１Ｖの電圧が供給され、ＶＳ
Ｓには０Ｖの電圧が供給される。また、ノーマリーオフ
型ＦＥＴ３０２、３０４のしきい値電圧０.１Ｖである
とする。

【００２２】ノーマリーオン型ＦＥＴ３０１、３０３の
ゲートはそれぞれソースと共通に接続されている。ノー
マリーオフ型ＦＥＴ３０２、３０４のゲートはそれぞれ
インバータ１０３、１０４の入力として他のインバータ
の出力、即ち出力端子ＱＢ、またはＱＴに接続されてい
る。

【００２３】インバータ１０３の出力端子ＱＴがハイレ
ベル（〜１Ｖ）の時、ノーマリーオフ型ＦＥＴ３０４の
ゲートにはハイレベル（〜１Ｖ）の電圧が加わる。この
ため、ＦＥＴ３０４はオンし、インバータ１０４の出力
端子Ｑの電圧は、ほぼ負側電源端子ＶＳＳの電圧まで下
降してローレベル（〜１Ｖ）となる。さらにこの出力端
子ＱＢの電圧（ローレベル）がノーマリーオフ型ＦＥＴ
３０２のゲートに加わるために、このＦＥＴ３０２はオ
フする。この結果、インバータ１０３の出力端子Ｑの電
位は、ノーマリーオン型ＦＥＴ３０１によって正側電源
端子ＶＣＣの電位近くまで引き上げられてハイレベルに
なる。従って、この状態ではインバータ１０３の出力端
子ＱＴの電位はハイレベルに、インバータ１０４の出力
端子ＱＢの電位はローレベルに保持される。

【００２４】出力端子ＱＴ、ＱＢの電位を強制的にハイ
レベルあるいはローレベルに設定することによって、出
力端子ＱＴ、ＱＢの電位はそれぞれのレベルに変換さ
れ、インバータ１０３、１０４によって保持される情報
を書き換えることができる。この時、出力端子ＱＴ、Ｑ
Ｂのハイレベルの電位は、正側電源端子４０５の電位近
くまで上昇するが、この電位はノーマリーオフ型ＦＥＴ
３０２、３０４のゲートソース間ショットキーダイオー
ドの順方向電圧電流特性によって決まり、約０.７Ｖ〜
１Ｖ程度にクランプされる。

【００２５】図４には、図２のトライステートゲート１
０１のＮＯＲゲート２０１、２０２をＦＥＴを用いて構
成したトライステートゲートの一実施例を示す。

【００２６】ＮＯＲゲート２０１は、並列接続された負
荷駆動用のノーマリーオン型ＦＥＴ４０２、４０３と、
ゲートとソースを共通に接続し負荷手段として動作する
ノーマリーオン型ＦＥＴ４０１とで構成される。同様に
ＮＯＲゲート２０２は、負荷手段としてゲートとソース
を共通に接続したノーマリーオン型ＦＥＴ４０４と、並
列接続された負荷駆動用のノーマリーオン型ＦＥＴ４０
５、４０６で構成される。ＶＣＣは正側電源端子、ＶＳ
Ｓは負側電源端子で、たとえば、正側電源電圧を１Ｖ、
負側電源電圧を０Ｖとする。ここで、ノーマリーオフ型
ＦＥＴ４０２、４０３、４０５、及び４０６のしきい電
圧は０.１Ｖであるとする。

【００２７】クロック信号ＣＫＢがハイレベル（〜１
Ｖ）の時、入力データ信号ＤＴ、ＤＢの論理レベルとは
無関係に、ＮＯＲゲート２０１のノーマリーオフ型ＦＥ
Ｔ４０３とＮＯＲゲート２０２のノーマリーオフ型ＦＥ
Ｔ４０６はともにオンする。このため、ＮＯＲゲート２
０１、２０２の出力端子２１３、２１４の電位はともに
負側電源端子ＶＳＳの電位近くまで引き下げられ、ロー
レベル（〜０Ｖ）になる。この結果、ノーマリーオフ型
ＦＥＴ２０３、２０４はともにオフし、出力端子ＱＢは
オープン状態、つまりハイインピーダンスとなる。一
方、クロック信号ＣＫＢがローレベル（〜０Ｖ）の時に
は、ノーマリーオフ型ＦＥＴ４０３、４０６がオフする
ために、ＮＯＲゲート２０１、２０２の出力端子２１
３、２１４の出力レベルは、データ信号ＤＴ、ＤＢの論
理レベルによって決定される。たとえば、データ信号Ｄ
Ｂがハイレベル（〜１Ｖ）、ＤＴがローレベル（〜０
Ｖ）の時、ノーマリーオフ型ＦＥＴ４０２がオフするた
め、ＮＯＲゲート２０１の出力端子２１３の電位は、ノ
ーマリーオン型ＦＥＴ４０１によって正側電源端子ＶＣ
Ｃの電位近くまで引き上げられてハイレベル（〜１Ｖ）
となる。さらにＮＯＲゲート２０２の出力端子２１４の
電位は、ノーマリーオフ型ＦＥＴ４０２がオンするた
め、負側電源端子４１０の電位近くまで下降してローレ
ベル（〜０Ｖ）となる。この結果、ノーマリーオフ型Ｆ
ＥＴ２０３がオン、ノーマリーオフ型ＦＥＴ２０４がオ
フとなり、出力端子ＱＢの電位は、ノーマリーオフ型Ｆ
ＥＴによって正側電源端子ＶＣＣの電位近くまで引き上
げられてハイレベル（〜１Ｖ）となる。以上のように、
図４の構成を採ることによって、図２のトライステート
ゲート１０２の機能が実現できる。また、トライステー
トゲート１０２についても同様の回路構成により実現で
きる。

【００２８】図５には、トライステートゲート１０１の
他の回路構成を示す。

【００２９】図５において、ＮＯＲゲート２０１′は、
図４のＮＯＲゲート２０１のノーマリーオン型ＦＥＴ４
０１に代えて、ゲートにある固定の電位Ｖｇが与えられ
たノーマリーオン型ＦＥＴ５０２を有し、出力端子２１
３と負側電源端子ＶＳＳとの間にクランプ手段５０１が
設けられている。ノーマリーオン型ＦＥＴ５０２のゲー
ト電圧Ｖｇを調整することにより、ノーマリーオフ型Ｆ
ＥＴ４０１、４０２がオンのときに流れる電流を制御す
ることができる。ノーマリーオン型ＦＥＴ５０２は、図
４のノーマリーオン型ＦＥＴ４０１と同様に、ノーマリ
ーオフ型ＦＥＴ４０２、４０３の負荷手段として働く。
このトライステートゲートでは、クロック信号ＣＫＢが
ハイレベルの時、ノーマリーオフ型ＦＥＴ４０３及び４
０６がオンとなって、ＮＯＲゲート２０１′及び２０２
の出力がローレベルとなる。従って、ノーマリーオフ型
ＦＥＴ２０３及び２０４はともにオフとなり、ＦＥＴ２
０３、２０４のどちらにも電流は流れない。

【００３０】クロック信号ＣＫＢがローレベルの場合、
データ信号ＤＴがハイレベル、ＤＢがローレベルのとき
は、ＮＯＲゲート２０１′の出力端子２１３の電位がロ
ーレベル、ＮＯＲゲート２０２の出力端子２１４の電位
がハイレベルとなる。この結果、ノーマリーオフ型ＦＥ
Ｔ２０３はオフ、ノーマリーオフ型ＦＥＴ２０４はオン
となり、ノーマリーオフ型ＦＥＴ２０４にはトライステ
ートゲート１０１の出力ＱＢに接続された記憶部１０６
から電流が流れ込む。この電流の大きさは、記憶部１０
６のノーマリーオン型ＦＥＴ３０３によって決まり、電
源端子ＶＣＣ、ＶＳＳの電位の変動には影響されない。
一方、データ信号ＤＴがローレベル、ＤＢがハイレベル
のときは、ＮＯＲゲート２０１′の出力端子２１３の電
位がハイレベル、ＮＯＲゲート２０２の出力端子２１３
の電位がローレベルとなって、ノーマリーオフ型ＦＥＴ
２０４がオフ、ノーマリーオフ型ＦＥＴ２０３がオン
し、ノーマリーオフ型ＦＥＴ２０３から出力ＱＢに接続
された記憶部１０６に出力電流が流れ込む。この出力電
流の大きさは、ノーマリーオフ型ＦＥＴ２０３のゲート
ソース間電圧によって決まるために、ＮＯＲゲート２０
１の出力端子２１３の電位が変動すると変化してしま
う。しかし、本実施例ではクランプ手段５０１が設けら
れているため、電源端子ＶＣＣの電位が変動してもＮＯ
Ｒゲート２０１の出力端子２１３のハイレベルはあるレ
ベルにクランプされ変化することがなく、ノーマリーオ
フ型ＦＥＴ２０３の出力電流の変動を抑えることができ
る。したがって、本実施例によれば、記憶部１０６に供
給される出力電流の変動を抑えたトライステートゲート
を実現することができる。

【００３１】図６は、図５におけるクランプ手段の各種
構成を示す図である。

【００３２】図６（ａ）は、ソースとドレインを共通に
接続したノーマリーオフ型ＦＥＴ６０１、６０２を直列
に接続してクランプ手段５０１を構成したものである。
図６（ｂ）、（ｃ）は、ソースとドレインを共通に接続
したノーマリーオフ型ＦＥＴ６０１と、ゲートとドレイ
ンを共通に接続したノーマリーオフ型ＦＥＴ６０３を直
列接続してクランプ手段５０１を構成したものである。
また、図６（ｄ）は、ゲートとソースを共通に接続した
ノーマリーオン型ＦＥＴ６０４でクランプ手段５０１を
構成することもできる。

【００３３】図７は図５のクランプ手段５０１をさらに
他の構成により実現したものである。図７では、ドレイ
ンがＮＯＲゲート２０１′の出力端子２１３に、ソース
が負側電源端子ＶＳＳに、ゲートが出力ＱＢにそれぞれ
接続されたノーマリーオフ型ＦＥＴ７０１でクランプ手
段を構成している。ノーマリーオフ型ＦＥＴ７０１は出
力ＱＢがハイレベルの時オンし、ＮＯＲゲート２０１の
出力端子２１３の電位、つまりハイレベルの出力をクラ
ンプする。このため、本実施例においても図５の実施例
と同様な効果を得ることができる。尚、以上説明してき
たトライステートゲートは、フリップフロップ回の一要
素としてのみならず、バスドライバ等としても広く適用
することが可能である。

【００３４】図８には、この発明に係るフリップフロッ
プ回路の他の実施例の基本的な論理回路図が示されてい
る。図８のフリップフロップ回路は、特に制限されない
が、ノーマリオフ型／ノーマリオン型ＦＥＴ論理ゲート
回路を基本構成とする高速論理集積回路に含まれる。同
図の各回路を構成する素子は高速論理集積回路の図示さ
れない他の回路素子とともに、特に制限されないが、ガ
リウム・砒素（ＧａＡｓ）化合物半導体のような１個の
半導体基板上に形成される。

【００３５】図８（ａ）のフリップフロップ回路は、非
反転クロック信号ＣＫがローレベルのときに、相補なデ
ータ入力信号ＤＴ、ＤＢに対し入力信号ＤＢと同相の出
力信号ＱＢを出力する駆動ゲート部としてのトライステ
ートゲート８０１、および反転クロック信号ＣＫＢがロ
ーレベルのときに、出力ＱＢの電位を保持する記憶部と
してのトライステートゲート８０２、さらにトライステ
ートゲートＴＧ２の一方の入力信号を出力ＱＢから作る
ためのインバータ８０３から構成される。

【００３６】図８（ｂ）には、トライステートゲート８
０１の真理値表が示されている。即ち、トライステート
ゲート８０１の出力ＱＢは、非反転クロック信号ＣＫが
ローレベルのとき、入力信号ＤＢと同相の出力になり、
非反転クロック信号ＣＫがハイレベルのときは、出力は
ハイインピーダンスとなってオープン状態となる。ま
た、トライステートゲート８０２の真理値も同様であ
る。トライステートゲート８０２の出力ＱＢは、反転ク
ロック信号ＣＫＢがローレベルのとき、入力信号ＱＢと
同相の出力になって、出力ＱＢの電位を保持する。ま
た、反転クロック信号ＣＫＢがハイレベルのときは、出
力はハイインピーダンスとなってオープン状態となる。

【００３７】この結果、非反転クロック信号ＣＫと反転
クロック信号ＣＫＢとは相補な関係にあるから、非反転
クロック信号ＣＫがローレベルのとき、トライステート
ゲート８０２の出力はハイインピーダンスとなってオー
プン状態であり、トライステートゲート８０１が出力負
荷を駆動して出力電位、即ち情報を切り替える。非反転
クロック信号ＣＫが切り替わってハイレベルになり反転
クロック信号ＣＫＢがローレベルになると、トライステ
ートゲート８０２の出力は、非反転クロック信号ＣＫが
切り替わる前のトライステートゲート８０１の出力電位
を保持し、トライステートゲート８０１の出力はハイイ
ンピーダンスとなってオープン状態となる。このため、
フリップフロップ回路の出力ＱＢの出力電位は入力に関
係なくなる。このようにして、図８（ａ）の回路は、フ
リップフロップ回路として働く。したがって、非反転ク
ロック信号ＣＫの切り替わりからデータを出力するまで
の遅延時間は、トライステートゲート８０１の遅延時間
によって決まり、このゲート１段分の信号伝幡に要する
時間となる。この結果、図１（ａ）のフリップフロップ
回路と比べ高速動作性は保たれたまま、インバータ１個
を削減できる。また、トライステートゲート８０２は出
力電位を保持するだけで良いため、出力インピーダンス
が大きくても良く、トランジスタサイズを小さくでき、
これに対応して消費電力も小さくできる。

【００３８】図９（ａ）には、図８（ａ）に示したデー
タラッチ回路におけるトライステートゲート８０１、８
０２の具体的一実施例の回路図が示されている。上記フ
リップフロップ回路に用いられるトライステートゲート
８０１はＮＯＲゲート９０１、９０２とノーマリオフ型
ＦＥＴ９０３、９０４により構成され、トライステート
ゲート８０２はＮＯＲゲート９０５、９０６とノーマリ
オフ型ＦＥＴ９０７、９０８で構成される。ここで、Ｖ
ＣＣは正電源端子で、例えば回路の接地電位のような０
Ｖが供給され、ＶＳＳは負電源端子で、例えば−１Ｖの
ような負電圧が供給される。

【００３９】図９（ｂ）には、図９（ａ）のフリップフ
ロップ回路の動作の一例を説明するためのタイミング図
が示されている。

【００４０】トライステートゲート８０１の動作は、次
の通りである。非反転クロック信号ＣＫがローレベル
で、データ信号ＤＴがハイレベル、相補なデータ信号Ｄ
Ｂがローレベルの時、ＮＯＲゲート９０１の出力端子９
１１には、データ信号ＤＴの反転信号であるローレベル
が現われ、ＮＯＲゲート９０２の出力端子９１２には、
データ信号ＤＢの反転信号であるハイレベルが現われ
る。この結果、ノーマリオフ型ＦＥＴ９０３がオフし、
ノーマリオフ型ＦＥＴ９０４がオンするために、出力Ｑ
Ｂは負側電源電圧ＶＳＳまで引き下げられローレベルと
なる。

【００４１】一方、非反転クロック信号ＣＫがローレベ
ル、データ信号ＤＴがローレベル、データ信号ＤＢがハ
イレベルの時には、ＮＯＲゲート９０１の出力端子９１
１がハイレベル、ＮＯＲゲート９０２の出力端子９１２
がローレベルになり、ノーマリオフ型ＦＥＴ９０３がオ
ンし、ノーマリオフ型ＦＥＴ９０４がオフするために、
出力ＱＢは正側電源電圧ＶＣＣ近くまで引き上げられハ
イレベルとなる。

【００４２】非反転クロック信号ＣＫがハイレベルのと
きには、ＮＯＲゲート９０１、９０２の出力端子９１
１、９１２の電位は共にローレベルとなるために、ノー
マリオフ型ＦＥＴ９０３、９０４は共にオフする。従っ
て、このトライステートゲート８０１は出力がオープン
状態、つまり出力インピーダンスがハイインピーダンス
となる。

【００４３】トライステートゲート８０２の動作は、次
の通りである。非反転クロック信号ＣＫがローレベル、
即ち反転クロック信号ＣＫＢがハイレベルときには、Ｎ
ＯＲゲート９０５、９０６の出力端子９１３、９１４の
電位は共にローレベルとなるために、ノーマリオフ型Ｆ
ＥＴ９０７、９０８は共にオフする。従って、このトラ
イステートゲート８０２は出力がオープン状態、つまり
出力インピーダンスがハイインピーダンスとなる。

【００４４】反転クロック信号ＣＫＢがローレベルで入
力信号ＱＢがハイレベルの時、インバータ８０３の出力
ＱＴはローレベルとなるから、ＮＯＲゲート９０５の出
力端子９１３には、インバータ８０３の出力ＱＴの反転
信号であるハイレベルが現われ、ＮＯＲゲート９０６の
出力端子９１４には、入力信号ＱＢの反転信号であるロ
ーレベルが現われる。この結果、ノーマリオフ型ＦＥＴ
９０７がオフし、ノーマリオフ型ＦＥＴ９０８がオフす
るために、出力ＱＢはハイレベルに保持される。

【００４５】一方、反転クロック信号ＣＫＢがローレベ
ルで、入力信号ＱＢがローレベルの時には、インバータ
８０３の出力ＱＴはハイレベルとなるから、ＮＯＲゲー
ト９０５の出力端子９１３がローレベル、ＮＯＲゲート
９０６の出力端子９１４がハイレベルになり、ノーマリ
オフ型ＦＥＴ９０７がオフし、ノーマリオフ型ＦＥＴ９
０８がオンするために、出力ＱＢはローレベルに保持さ
れる。

【００４６】以上述べたように、図８（ａ）のフリップ
フロップ回路を図９（ａ）の構成で実現できる。図９
（ｂ）のタイミング図において、非反転クロック信号Ｃ
Ｋと反転クロック信号ＣＫＢとの位相関係が逆になり、
トライステートゲート８０１のデータ取り込み時に、ト
ライステートゲート８０２の出力がハイインピーダンス
になっていなかった場合、トライステートゲート８０２
は出力電位を保持するだけで良いため、トライステート
ゲート８０２の出力インピーダンスを大きく設定すれ
ば、トライステートゲート８０１が負荷を駆動し、出力
ＱＢの情報を書き替えることができる。この結果、同様
な動作を実現できる。

【００４７】図１０には、図８（ａ）のフリップフロッ
プ回路に用いられるインバータ８０３の一実施例の回路
図が示されている。この実施例では、インバータ８０３
は、ゲートとソースを共通に接続したノーマリオン型Ｆ
ＥＴＱ６とゲートにトライステートゲート８０１の出力
ＱＢが接続されるノーマリオフ型ＦＥＴ１００２で構成
される。前述したように、ＶＣＣは正電源端子であり、
ＶＳＳは負電源端子である。例えば、インバータ８０３
の入力端子ＱＢがハイレベルのとき、ノーマリオフ型Ｆ
ＥＴ１００２はオンし、インバータ８０３の出力端子Ｑ
Ｔの電位は、ほぼ負側電源電圧ＶＳＳまで引き下げられ
ローレベルとなる。また、インバータ８０３の入力端子
ＱＢがローレベルのときは、ノーマリオフ型ＦＥＴ１０
０２はオフし、インバータ８０３の出力端子ＱＴの電位
は、ノーマリオン型ＦＥＴ１００１によって、正側電源
電圧ＶＣＣ近くまで引き上げられハイレベルにされる。
このように、図１０の構成によりインバータ８０３を実
現できる。

【００４８】図１１には、図１（ａ）に示したフリップ
フロップ回路２個を縦属接続して構成したエッジトリガ
型フリップフロップ回路を示す。

【００４９】図１１（ａ）において、この実施例のエッ
ジトリガ型フリップフロップ回路は、非反転クロック信
号ＣＫに従って相補入力データすなわち非反転入力デー
タＤＴ及び反転入力データＤＢを選択的に取り込み・保
持するマスターラッチ１１１０と、上記非反転クロック
信号ＣＫの反転信号すなわち反転クロック信号ＣＫＢに
従って上記マスターラッチ１１１０の相補出力信号すな
わち反転出力信号ＭＢ及び非反転出力信号ＭＴを選択的
に取り込み・伝達するスレーブラッチ１１１１とを含
む。スレーブラッチ１１１１の非反転及び反転出力信号
は、エッジトリガ型フリップフロップ回路の非反転出力
信号ＱＴ及び反転出力信号ＱＢとして、図示されない後
段回路に伝達される。なお、非反転クロック信号ＣＫ
は、図１１（ｂ）に示されるように、所定の周期をもっ
て周期的にハイレベル又はロウレベルとされるディジタ
ル信号とされ、反転クロック信号ＣＫＢは、この非反転
クロック信号の相補信号とされる。また、非反転入力デ
ータＤＴ及び反転入力データＤＢは、その論理レベルが
非反転クロック信号ＣＫつまりは反転クロック信号ＣＫ
Ｂのレベル変化に先立って選択的に切り換えられる所定
のディジタル信号とされる。

【００５０】この実施例において、マスターラッチ１１
１０は、その入力端子に非反転入力データＤＴ又は反転
入力データＤＢをそれぞれ受けその制御端子に非反転ク
ロック信号ＣＫを共通に受ける一対のトライステートゲ
ート１１０１及び１１０２からなるデータ伝達部ＤＴ１
（第１のデータ伝達部）と、その入力端子及び出力端子
が交差結合される一対のインバータ１１０３及び１１０
４からなるデータ保持部ＤＨ１（第１のデータ保持部）
とを含む。一方、スレーブラッチＳＬは、その入力端子
にマスターラッチ１１１０の反転出力信号ＭＢ又は非反
転出力信号ＭＴをそれぞれ受けその制御端子に反転クロ
ック信号ＣＫＢを共通に受ける一対のトライステートゲ
ート１１０５及び１１０６からなるデータ伝達部ＤＴ２
（第２のデータ伝達部）と、その入力端子及び出力端子
が交差結合される一対のインバータ１１０７及び１１０
８からなるデータ保持部ＤＨ２（第２のデータ保持部）
とを含む。

【００５１】マスターラッチ１１１０及びスレーブラッ
チ１１１１のデータ伝達部ＤＴ１及びＤＴ２は、先に述
べたように、図２を用いて説明した構成で実現すること
ができる。また、データ保持部ＤＨ１及びＤＨ２には具
体的には図３により説明した構成で実現することができ
る。

【００５２】この実施例において、先に述べたように、
データ保持部ＤＨ１及びＤＨ２のインバータ１１０３、
１１０４、１１０７及び１１０８を構成するノーマリオ
ン型ＦＥＴ３０１及び３０３ならびにノーマリオフ型Ｆ
ＥＴ３０２及び３０６（図３）は、データ伝達部ＤＴ１
〜ＤＴ２のトライステートゲート１１０１、１１０２、
１１０５及び１１０６を構成するノーマリオフ型ＦＥＴ
２０３、２０４、２０７、及び２０８（図２）に比較し
て充分に小さなサイズで形成される。このため、インバ
ータ１１０３、１１０４、１１０７及び１１０８は、ト
ライステートゲート１１０１、１１０２、１１０５及び
１１０６に比較して充分に小さな駆動能力を持つものと
される。したがって、データ保持部ＤＨ１〜ＤＨ２の保
持データは、対応するデータ伝達部ＤＴ１〜ＤＴ２の出
力信号によって強制的に書き換えられるものとなる。

【００５３】以上の結果、この実施例のエッジトリガ型
フリップフロップ回路では、図１１（ｂ）に例示される
ように、非反転クロック信号ＣＫの立ち下がりエッジす
なわち反転クロック信号ＣＫＢの立ち上がりエッジにお
いて、マスターラッチ１１１０の非反転出力信号ＭＴ及
び反転出力信号ＭＢが非反転入力データＤＴ及び反転入
力データＤＢの論理レベルを受けて変化される。このマ
スターラッチ１１１０の非反転出力信号ＭＴ及び反転出
力信号ＭＢの論理レベルは、非反転クロック信号ＣＫの
立ち上がりエッジすなわち反転クロック信号ＣＫＢの立
ち下がりエッジにおいて、スレーブラッチ１１１１に取
り込まれ、エッジトリガ型フリップフロップ回路の非反
転出力信号ＱＴ及び反転出力信号ＱＢとなる。つまり、
このエッジトリガ型フリップフロップ回路において、非
反転入力データＤＴ及び反転入力データＤＢは、非反転
クロック信号ＣＫの立ち下がりエッジすなわち反転クロ
ック信号ＣＫＢの立ち上がりエッジにおいてマスターラ
ッチ１１１０に取り込まれた後、非反転クロック信号Ｃ
Ｋの立ち上がりエッジすなわち反転クロック信号ＣＫＢ
の立ち下がりエッジにおいてスレーブラッチ１１１１に
取り込まれ、エッジトリガ型フリップフロップ回路の非
反転出力信号ＱＴ及び反転出力信号ＱＢとなる。

【００５４】このとき、非反転クロック信号ＣＫの立ち
上がりエッジすなわち反転クロック信号ＣＫＢの立ち下
がりエッジからエッジトリガ型フリップフロップ回路の
非反転出力信号ＱＴ及び反転出力信号ＱＢの論理レベル
が変化されるまでの時間は、スレーブラッチ１１１１を
構成する１段のトライステートゲート１１０５又は１１
０６の伝達遅延時間によってのみ決定され、これによっ
てエッジトリガ型フリップフロップ回路の伝達遅延時間
が極めて小さなものとされる。また、非反転入力データ
ＤＴ及び反転入力データＤＢをエッジトリガ型フリップ
フロップ回路すなわちそのマスターラッチ１１１０に取
り込むために要する時間は、マスターラッチ１１１０を
構成する１段のトライステートゲート１１０１及び１１
０２の伝達遅延時間によってのみ決定され、これによっ
てエッジトリガ型フリップフロップ回路のセットアップ
時間が極めて小さなものとされる。これらの結果、この
実施例のエッジトリガ型フリップフロップ回路は、その
動作が相応して高速化されるものとなり、このような複
数のエッジトリガ型フリップフロップ回路を含む高速論
理集積回路装置のサイクルタイムが相応して短縮化され
るものとなる。

【００５５】図１２には、図１１（ａ）のエッジトリガ
型フリップフロップ回路のマスターラッチ１１１０に含
まれるデータ伝達部ＤＴ１の第２の実施例が示されてい
る。なお、この実施例のデータ伝達部は、図１１（ａ）
のスレーブラッチ１１１１に含まれるデータ伝達部ＤＴ
２としても用いることができる。図１２のノアゲート１
２０３及び１２０４ならびにノーマリオフ型ＦＥＴ２０
３、２０４、２０７及び２０８は、図２のノアゲート２
０１及び２０２ならびにノーマリオフ型ＦＥＴ２０３、
２０４、２０７及び２０８にそれぞれそのまま対応す
る。以下、データ伝達部ＤＴ１を例に、説明を進める。

【００５６】図１２において、データ伝達部ＤＴ１は、
図２のデータ伝達部のトライステートゲート１０２をト
ライステートゲート１２０２に置き換えた構成とされ
る。このトライステートゲート１２０２は、図２のノア
ゲート２０５及び２０６に相当するノアゲートを含ま
ず、電源電圧ＶＣＣ及びＶＳＳ間にトーテムポール形態
に設けられる一対のノーマリオフ型ＦＥＴ２０７及び２
０８のみを含む。このうち、ノーマリオフ型ＦＥＴ２０
７のゲートは、ノアゲート１２０４の出力端子Ｓ２に結
合され、ノーマリオフ型ＦＥＴ２０８のゲートは、ノア
ゲート１２０３の出力端子Ｓ１に結合される。前記図２
の説明から明らかなように、ノアゲート２０７及び２０
８の論理条件は、ノアゲート２０４及び２０３の論理条
件とそれぞれ合致する。このため、図１２のトライステ
ートゲート１２０２は、図２のトライステートゲート１
０２と同一の機能を果たすものとなり、これによってデ
ータ伝達部ＤＴ１としての回路構成を簡素化することが
できるものである。

【００５７】図１３（ａ）には、図１１（ａ）のエッジ
トリガ型フリップフロップ回路のマスターラッチＭＬに
設けられる伝達部ＤＴ１の第３の実施例の回路図が示さ
れ、図１３（ｂ）には、その信号波形図が示されてい
る。なお、図１３（ａ）のノーマリオフ型ＦＥＴ２０
３、２０４、２０７及び２０８は、図２及び図１２のノ
ーマリオフ型ＦＥＴ２０３、２０４、２０７及び２０８
にそれぞれそのまま対応する。

【００５８】図１３（ａ）において、この実施例のデー
タ伝達部ＤＴ１は、その制御端子に非反転クロック信号
ＣＫを共通に受ける一対のトライステートゲート１３０
１及び１３０２を含む。これらのトライステートゲート
は、電源電圧ＶＣＣ及びＶＳＳ間にトーテムポール形態
に設けられる一対のノーマリオフ型ＦＥＴ２０３及び２
０４ならびに２０７及び２０８をそれぞれ含む。このう
ち、トライステートゲート１３０１を構成するノーマリ
オフ型ＦＥＴ２０３ならびにトライステートゲート１３
０２を構成するノーマリオフ型ＦＥＴ２０８のゲート
は、ノアゲート１３０３の出力端子Ｓ５に結合される。
また、トライステートゲート１３０１を構成するノーマ
リオフ型ＦＥＴ２０４のゲートは、ノアゲート１３０４
の出力端子Ｓ６に結合され、トライステートゲート１３
０２を構成するノーマリオフ型ＦＥＴ２０７のゲート
は、ノアゲート１３０５の出力端子Ｓ７に結合される。
ノアゲート１３０４及び１３０５の一方の入力端子に
は、ノアゲート１３０３の出力信号Ｓ５が共通に供給さ
れ、ノアゲート１３０４及び１３０５の他方の入力端子
には、非反転クロック信号ＣＫが共通に供給される。そ
して、ノアゲート１３０３の一方の入力端子には、非反
転入力データＤＴが供給され、その他方の入力端子に
は、非反転クロック信号ＣＫが供給される。

【００５９】非反転クロック信号ＣＫがハイレベルであ
るとき、ノアゲート１３０３〜１３０５の出力信号Ｓ５
〜Ｓ７は、図１３（ｂ）に例示されるように、ともにロ
ウレベルとなる。このため、トライステートゲート１３
０１及び１３０２のノーマリオフ型ＦＥＴ２０３、２０
４、２０７及び２０８は一斉にオフ状態となり、トライ
ステートゲート１３０１及び１３０２の出力はハイイン
ピーダンス状態となる。しかし、データ伝達部ＤＴ１の
非反転出力信号ＭＴ及び反転出力信号ＭＢは、後段のデ
ータ保持部ＤＨ１のデータ保持機能によって、非反転入
力データＤＴの直前のサイクルにおける論理レベルを保
持する形でハイレベル又はロウレベルとなる。

【００６０】次に、非反転クロック信号ＣＫがロウレベ
ルであるときは、ノアゲート１３０３の出力信号Ｓ５が
非反転入力データＤＴの論理レベルに従って選択的にハ
イレベル又はロウレベルとなる。その結果を受けてノア
ゲート１３０４及び１３０５の出力信号Ｓ６及びＳ７は
選択的にハイレベル又はロウレベルとなる。すなわち、
非反転入力データＤＴがロウレベルであると、ノアゲー
ト１３０３の出力信号Ｓ５は、図１３（ｂ）に示される
ように、ハイレベルとなって、ノアゲート１３０４及び
１３０５の出力信号はともにロウレベルとなる。このた
め、トライステートゲート１３０１及び１３０２では、
ノーマリオフ型ＦＥＴ２０３及び２０８がオン状態とな
り、ノーマリオフ型ＦＥＴ２０４及び２０７がオフ状態
となる。その結果、データ伝達部ＤＴ１の非反転出力信
号ＭＴはロウレベルとなり、反転出力信号ＭＢがハイレ
ベルとなる。一方、非反転クロック信号ＣＫがロウレベ
ルであるとき非反転入力データＤＴがハイレベルである
と、ノアゲート１３０３の出力信号Ｓ５はロウレベルと
なって、ノアゲート１３０４及び１３０５の出力信号Ｓ
６及びＳ７はともにハイレベルとなる。このため、トラ
ステートゲート１３０１及び１３０２では、ノーマリオ
フ型ＦＥＴ２０３及び２０８はオフ状態となり、ノーマ
リオフ型ＦＥＴ２０４及び２０７はオン状態となる。そ
の結果、データ伝達ＤＴ１の非反転出力信号ＭＴがハイ
レベルとなり、反転出力信号ＭＢがロウレベルとなる。

【００６１】つまり、この実施例のデータ伝達部ＤＴ１
は、入力データとして非反転入力データＤＴのみが入力
されるにもかかわらず、前記図３のデータ伝達部ＤＴ１
と同様な機能を果たすものとされ、これによって多入力
のデータ入力端子を有するデータ伝達部を容易に実現す
ることができる。なお、この実施例のデータ伝達部ＤＴ
１では、図１３（ｂ）に示されるように、非反転入力デ
ータＤＴがロウレベルであるとき、非反転クロック信号
ＣＫがロウレベルとなってからノアゲート１３０３の出
力信号Ｓ５が立ち上がるまでの間に、ノアゲート１３０
４及び１３０５の出力信号Ｓ６及びＳ７が一時的にハイ
レベルとなり、ハザードが発生する。しかし、本実施例
のエジトリガフリップフロップ回路は、後段のスレーブ
ラッチ１１１１が非反転クロック信号ＣＫの反転信号す
なわち反転クロック信号ＣＫＢに従って相補的に動作す
るため、実質的な問題は生じない。

【００６２】図１４には、図１１（ａ）のエッジトリガ
型フリップフロップ回路のマスターラッチ１１１０に設
けられるデータ伝達部ＤＴ１の第４の実施例が示されて
いる。なお、この実施例のデータ伝達部ＤＴ１は、前記
図１３（ａ）のデータ伝達部ＤＴ１を基本的に踏襲す
る。図１４のノアゲート１３０３及び１３０６ならびに
ノーマリオフ型ＦＥＴ２０３、２０４、２０７、及び２
０８は、図１１（ａ）のノアゲート１３０３及び１３０
４ならびにノーマリオフ型ＦＥＴ２０３、２０４、２０
７及び２０８にそれぞれそのまま対応する。

【００６３】図１４において、データ伝達部ＤＴ１は、
図１３（ａ）のデータ伝達部ＤＴ１のトライステートゲ
ート１３０２を前記図１２のトライステートゲートに等
価なトライステートゲート１４０１と置き換えた構成と
される。このトライステートゲート１４０１は、図１３
（ａ）のノアゲート１３０５に相当するノアゲートを含
まず、電源電圧ＶＣＣ及びＶＳＳ間にトーテムポール形
態に設けられる一対のノーマリオフ型ＦＥＴ２０７及び
２０８のみを含む。このうち、ノーマリオフ型ＦＥＴ２
０７のゲートは、ノアゲート１３０４の出力端子Ｓ６に
結合され、ノーマリオフ型ＦＥＴ２０８のゲートは、ノ
アゲート１３０３の出力端子Ｓ５に結合される。前記図
１３の説明から明らかなように、ノアゲート１３０４の
出力信号Ｓ６の論理レベルは、ノアゲート１３０５の出
力信号Ｓ７と同一の論理条件で決定される。このため、
図１４のトライステートゲート１４０１は、図１３
（ａ）のトライステートゲート１３０２と同一の機能を
果たすものとなり、これによってデータ伝達部ＤＴ１と
しての回路構成を簡素化できる。

【００６４】図１５には、図１１（ａ）のエッジトリガ
型フリップフロップ回路のマスターラッチ１１１０に設
けられるデータ伝達部ＤＴ１の第５の実施例が示されて
いる。なお、この実施例のデータ伝達部ＤＴ１は、前記
図１３のデータ伝達部ＤＴ１を基本的に踏襲する。図１
５（ａ）のノアゲート１５０３及び１５０６ならびにノ
ーマリオフ型ＦＥＴ２０３、２０４、２０７及び２０８
は、図１３（ａ）のノアゲート１３０３及び１３０５な
らびにノーマリオフ型ＦＥＴ２０３、２０４、２０７、
及び２０８にそれぞれそのまま対応する。

【００６５】図１５（ａ）において、データ伝達部ＤＴ
１は、図１３（ａ）のデータ伝達部ＤＴ１のトライステ
ートゲート１３０１をトライステートゲート１３０２と
同一構造のトライステートゲート１５０１に置き換えた
構成となっている。すなわち、トライステートゲート１
５０１は、その出力端子Ｓ８がノーマリオフ型ＦＥＴ２
０３のゲートに結合されるノアゲート１５０５を含む。
このノアゲート１５０５の一方の入力端子には、ノアゲ
ート１５０４の出力信号Ｓ９が供給され、その他方の入
力端子には、非反転クロック信号ＣＫが供給される。ノ
アゲート１５０４の一方の入力端子には、ノアゲート１
５０３の出力信号が供給され、その他方の入力端子に
は、非反転クロック信号ＣＫが供給される。

【００６６】これにより、ノアゲート１５０４の出力信
号Ｓ９は、図１５（ｂ）に示されるように、非反転クロ
ック信号ＣＫがロウレベルであってかつノアゲート１５
０３の出力信号Ｓ５がロウレベルとなるとき、言い換え
るならば非反転クロック信号ＣＫがロウレベルであって
非反転入力データＤＴがハイレベルであるとき選択的に
ハイレベルとなる。また、ノアゲート１５０５の出力信
号Ｓ８は、非反転クロック信号ＣＫがロウレベルであっ
てかつノアゲート１５０４の出力信号Ｓ９がロウレベル
となるとき、言い換えるならば非反転クロック信号がロ
ウレベルであって非反転入力データＤＴがロウレベルで
あるとき選択的にハイレベルとなる。これらの結果、こ
の実施例のデータ伝達部ＤＴ１は、図１３（ａ）のデー
タ伝達部ＤＴ１と同様な機能を果たすものとなり、これ
によってやはり多入力型のエッジトリガ型フリップフロ
ップ回路を実現できる。なお、この実施例では、トライ
ステートゲート１５０１及び１５０２を構成するノーマ
リオフ型ＦＥＴ２０３、２０４、２０７及び２０８のゲ
ートが異なるノアゲート１５０５、１５０４、１５０６
ならびに１５０３の出力端子に結合されるため、これら
のノーマリオフ型ＦＥＴ２０３、２０４、２０７及び２
０８に与えられる入力レベルを個別に設定し、最適化を
図ることができる。また、この実施例においても、非反
転クロック信号ＣＫの立ち下がりエッジにおいてノアゲ
ート１５０４〜１５０６の出力信号Ｓ７〜Ｓ９にハザー
ドが発生するが、実害は生じない。

【００６７】図１６には、この発明が適用されたエッジ
トリガ型フリップフロップ回路の他の実施例が示されて
いる。なお、この実施例のエッジトリガ型フリップフロ
ップ回路は、図１１（ａ）のエッジトリガ型フリップフ
ロップ回路を基本的に踏襲する。図１６（ａ）のデータ
伝達部ＤＴ１及びＤＴ２ならびにデータ保持部ＤＨ１及
びＤＨ１は、図１１（ａ）のデータ伝達部ＤＴ１及びＤ
Ｔ２ならびにデータ保持部ＤＨ１及びＤＨ１にそれぞれ
そのまま対応する。

【００６８】図１６（ａ）において、この実施例のエッ
ジトリガ型フリップフロップ回路のスレーブラッチ１５
１１には、図１１（ａ）の場合と同様に、反転クロック
信号ＣＫＢが供給され、マスターラッチ１５１０には、
反転クロック信号ＣＫＢのインバータ１５０９による反
転信号すなわち非反転クロック信号ＣＫＩが供給され
る。この非反転クロック信号ＣＫＩは、図１６（ｂ）に
示されるように、反転クロック信号ＣＫＢよりインバー
タ１５０９の伝達遅延時間だけ遅れた信号であり、実質
的に図１１の非反転クロック信号ＣＫに相当する。この
ため、この実施例のエッジトリガ型フリップフロップ回
路では、入力クロック信号が反転クロック信号ＣＫＢの
みとされるにもかかわらず、図１１のエッジトリガ型フ
リップフロップ回路と同様な機能及び効果を持つものと
なる。この実施例において、反転クロック信号ＣＫＢの
立ち下がりエッジからエッジトリガ型フリップフロップ
回路の非反転出力信号ＱＴ及び反転出力信号ＱＢの論理
レベルが確定するまでの時間すなわちエッジトリガ型フ
リップフロップ回路としての伝達遅延時間は、図１１の
エッジリトリガ型フリップフロップ回路と同様に、１段
のトライステートゲート１５０５及び１５０６の伝達遅
延時間によってのみ決まる。しかし、非反転入力データ
ＤＴをエッジトリガ型フリップフロップ回路に取り込む
ために要する時間すなわちエッジトリガ型フリップフロ
ップ回路としてのセットアップ時間は、実質的にトライ
ステートゲート１５０１及び１５０２の伝達遅延時間か
らインバータ１５０９の伝達遅延時間を差し引いた値と
なり、これによってエッジトリガ型フリップフロップ回
路の動作がさらに高速化される。

【００６９】図１７には、この発明に係るエッジトリガ
型フリップフロップ回路のさらに他の実施例の回路図が
示されている。この実施例では図８に示されたデータラ
ッチ回路を２個用いて従属接続してエッジトリガ型フリ
ップフロップ回路を構成している。マスタラッチ１７１
０の入力信号には、相補なデータ入力信号ＤＴとＤＢが
入力され、トライステートゲート１７０１には非反転ク
ロック信号ＣＫが、トライステートゲート１７０２には
反転クロック信号ＣＫＢが入力される。スレーブラッチ
１７１１の入力信号には、マスタラッチ１７１０の出力
ＭＢとＭＴが入力され、トライステートゲート１７０４
には反転クロック信号ＣＫＢが、トライステートゲート
１７０５には非反転クロック信号ＣＫが入力される。

【００７０】この構成において、反転クロック信号ＣＫ
Ｂがハイレベルになり、非反転クロック信号ＣＫがロー
レベルになると、マスターラッチ１７１０の出力ＭＢ
は、図８（ｂ）のトライステートゲートの真理値に従っ
て、入力信号ＤＴの反転信号を出力し、インバータ１７
０３の出力ＭＴは入力信号ＤＴの同相信号を出力する。
この時、スレーブラッチ１７１１の出力ＱＴは、反転ク
ロック信号ＣＫＢがハイレベルであるから、トライステ
ートゲート１７０４の出力はハイインピーダンスとな
り、記憶部であるトライステートゲート１７０５の出力
電位に保持される。次に反転クロック信号ＣＫＢがハイ
レベルからローレベルに変化し、非反転クロック信号Ｃ
Ｋがローレベルからハイレベルに変化すると、トライス
テートゲート１７０５の出力はハイインピーダンスとな
り、トライステートゲート１７０４の出力は、入力であ
るマスタラッチ１７１０の出力ＭＢとＭＴの信号電位に
したがって、出力ＭＢの反転信号を出力する。この時、
マスタラッチ１７１０の出力ＭＢとＭＴは、非反転クロ
ック信号ＣＫがローレベルからハイレベルに変化するた
め、トライステートゲート１７０１の出力がハイインピ
ーダンスとなり、その時のマスタラッチ１７１０の出力
ＭＢとＭＴの出力電位が、記憶部であるトライステート
ゲート１７０２に保持される。その後マスタラッチ１７
１０の入力信号ＤＴとＤＢが変化しても、マスタラッチ
１７１０の出力ＭＢとＭＴの出力電位は影響されないの
で、スレーブラッチ１７１１の出力ＱＴとＱＢも変化し
ない。即ち、反転クロック信号ＣＫＢのハイレベルから
ローレベルへの立ち下がりエッジで、入力信号ＤＴとＤ
Ｂをラッチするエッジトリガ型フリップフロップ回路と
して動作することになる。

【００７１】この結果、反転クロック信号ＣＫＢの切り
替わりからフリップフロップ回路の出力信号ＱＴが切り
替わるまでのデータ出力遅延時間は、トライステートゲ
ート１段分の遅延時間となる。また、反転クロック信号
ＣＫＢの切り替わりまでに必要なデータ入力信号の確定
時間即ちセットアップ時間も、トライステートゲート１
段分の遅延時間となる。従って、図１１のエッジトリガ
型フリップフロップ回路と同様に動作の高速性を保った
ままで、素子の削減及びチップサイズの削減ができる。

【００７２】図１８には、本発明のフリップフロップ回
路の応用例として、シリアル信号を４ビットのパラレル
信号に変換する装置のブロック図を示した。なお、この
種の装置は、一般にデジタル信号の高速伝送システムな
どの受信装置として、高速、かつ高密度に送られてきた
シリアル信号をパラレル信号に変換する用途に用いられ
る。

【００７３】１８０１は、４つのフリップフロップ回路
１８０２、１８０３、１８０４、及び１８０５を直列に
接続して構成したシフトレジスタ部、１８０６はシフト
レジスタ部１８０１の４ビットの出力信号パターンがあ
る組合せパターンとなった時点から、クロック信号ＣＫ
Ｂに対して４倍周期の信号ΦckＢを出力するタイミング
抽出部、１８０７は、フリップフロップ回路１８０８、
１０８９、１８１０、及び１８１１から成り、シフトレ
ジスタ部１８０１の出力信号から４ビットのパラレル信
号を出力する出力ラッチ部である。各フリップフロップ
１８０８、１８０９、１８１０、及び１８１１はそれぞ
れシフトレジスタ部１８０１のフリップフロップ１８０
２、１８０３、１８０４、及び１８０５の出力を受け
る。Ｄシフトレジスタ部１８０１に入力されるはシリア
ルな入力データ信号、ＣＫは入力データに同期したクロ
ック信号、Ｑｏ０、Ｑｏ１、Ｑｏ２、Ｑｏ３は出力ラッ
チ部１８０７から出力される４ビットのパラレルな出力
信号である。なお、本実施例で用いられるフリップフロ
ップ回路には、例えば、図１のフリップフロップ回路が
用いられる。

【００７４】図１９に、この装置のタイミング図を示
す。図１９に示すように、シリアルな入力データＤは、
シフトレジスタ部１８０１のフリップフロップ回路１８
０２、１８０３、１８０４、及び１８０５によって、常
にクロック信号ＣＫＢのサイクル分の入力データＤが保
持される。さらにフリップフロップ回路１８０２、１８
０３、１８０４、及び１８０５の出力信号ＱＴ及びＱＢ
は、クロック信号ＣＫＢの４倍周期の信号ΦckＢのタイ
ミングで出力ラッチ部１８０７のフリップフロップ回路
１８０８、１８０９、１８１０、及び１８１１に取り込
まれる。この結果、出力ラッチ部１８０７の出力Ｑｐ
０、Ｑｏ１、Ｑｏ２、及びＱｏ３にはクロック信号ＣＫ
Ｂの４サイクル分の入力データＤが信号ΦckＢのタイミ
ングでパラレルに出力されることになる。

【００７５】この種の装置において高い周波数帯域の入
力データを扱うためには、特に入力データを取り込むシ
フトレジスタ部のフリップフロップ回路に、高速動作が
可能なフリップフロップ回路を用いる必要がある。本実
施例のシリアル−パラレル変換装置は、シフトレジスタ
部及び出力ラッチ部に図１に示した高速なフリップフロ
ップ回路を用いているので、より高い周波数帯域の入力
データを扱うことが可能である。

【００７６】尚、本実施例ではフリップフロップ回路と
して、図１に示したフリップフロップ回路を用いたが、
既に説明した他のフリップフロップ回路あるいはエッジ
トリガ型フリップフロップ回路を用いて構成しても同様
の効果を得ることができる。本発明にかかるフリップフ
ロップ回路は、図１８に示した装置に限らず高速動作を
必要とする各種システム適用できることは言うまでもな
い。また、本発明にかかるフリップフロップ回路は、従
来のものに比べて少ない素子数で構成することができ、
ＬＳＩ化、特に高速化が要求されるＧａＡｓを用いた集
積回路として好適である。

【００７７】

【発明の効果】以上説明したように、本発明によればク
ロック信号の切り替わりから出力信号の切り替わりまで
の遅延時間を短縮し、高速に動作するフリップフロップ
回路を実現することができる。

【図面の簡単な説明】

【図１】本発明によるフリップフロップ回路の一実施例
を示す概念図である。

【図２】フリップフロップ回路の駆動ゲート部の回路構
成図である。

【図３】フリップフロップ回路の記憶部の回路構成図で
ある。

【図４】フリップフロップ回路に用いられるトライステ
ートゲートの一実施例を示す図である。

【図５】フリップフロップ回路に用いられるトライステ
ートゲートの他の実施例を示す図である。

【図６】図５のクランプ手段の構成例を示す図である。

【図７】フリップフロップ回路に用いられるトライステ
ートゲートのさらに他の実施例を示す図である。

【図８】本発明によるフリップフロップ回路の他の実施
例を示す図である。

【図９】図８のフリップフロップ回路の回路構成図であ
る。

【図１０】図８のフリップフロップ回路に用いられるイ
ンバータの構成図である。

【図１１】本発明によるエッジトリガ型フリップフロッ
プ回路の一実施例を示す図である。

【図１２】エッジトリガ型フリップフロップ回路の駆動
ゲート部の第２の実施例を示す図である。

【図１３】エッジトリガ型フリップフロップ回路の駆動
ゲート部の第３の実施例を示す図である。

【図１４】エッジトリガ型フリップフロップ回路の駆動
ゲート部の第４の実施例を示す図である。

【図１５】エッジトリガ型フリップフロップ回路の駆動
ゲート部の第５の実施例を示す図である。

【図１６】本発明によるエッジトリガ型フリップフロッ
プ回路の他の実施例を示す図である。

【図１７】本発明によるエッジトリガ型フリップフロッ
プ回路のさらに他の実施例を示す図である。

【図１８】本発明のフリップフロップの応用例であるシ
リアルパラレル変換装置の構成図である。

【図１９】図１８の回路の動作タイミングのチャート図
である。

【図２０】従来のフリップフロップ回路の構成図であ
る。

【図２１】従来のエッジトリガ型フリップフロップ回路
の構成図である。

【符号の説明】

１０１、１０２…トライステートゲート、１０３、１０
４…インバータ、１０５…駆動ゲート部、１０６…記憶
部、２０１、２０２、２０５、２０６…ＮＯＲゲート、
２０３、２０４、２０７、２０８…ノーマリオフ型ＦＥ
Ｔ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者川田篤美東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者永井謙治東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者吉原和弘東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者今泉市郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】化合物半導体基板上に形成されるフリップ
フロップ回路において、互いに相補な一組のデータ信号
を入力し、クロック信号の制御により前記データ信号の
一方の極性の信号を出力する第１のトライステートゲー
トを有し、少なくとも前記一方の極性の信号を出力する
駆動ゲート部と、前記駆動ゲート部の出力端子に接続さ
れ、前記駆動ゲート部の出力を保持し前記データ信号の
それぞれに対応した一組の信号を出力する記憶部とを有
することを特徴とするフリップフロップ回路。
【請求項２】請求項１記載のフリップフロップ回路にお
いて、前記駆動ゲート部はさらに、前記一組のデータ信
号を入力し前記クロック信号の制御により他方の極性の
信号を出力する第２のトライステートゲートを有し、前
記記憶部は前記第１のトライステートゲートと第２のト
ライステートゲートの出力との間に接続され、両者の出
力を保持して出力することを特徴とするフリップフロッ
プ回路。
【請求項３】請求項２記載のフリップフロップ回路にお
いて、前記第１のトライステートゲートは、前記一方の
極性のデータ信号と前記クロック信号を入力とする第１
のＮＯＲゲートと、他方の極性のデータ信号と前記クロ
ック信号を入力とする第２のＮＯＲゲートと、ゲートを
前記第１のＮＯＲゲートの出力端子に、ドレインを正側
電源端子にそれぞれ接続した第１のノーマリーオフ型Ｆ
ＥＴと、ゲートを前記第２のＮＯＲゲートの出力端子
に、ドレインを前記第１のノーマリーオフ型ＦＥＴのソ
ースに、ソースを負側電源端子にそれぞれ接続した第２
のノーマリーオフ型ＦＥＴとを有し、前記第１のノーマ
リーオフ型ＦＥＴソースと第２のノーマリーオフ型ＦＥ
Ｔのドレインとの接続点から出力を取り出し、前記第２
のトライステートゲートは、前記他方の極性のデータ信
号と前記クロック信号を入力とする第３のＮＯＲゲート
と、前記一方の極性のデータ信号と前記クロック信号を
入力とする第４のＮＯＲゲートと、ゲートを前記第３の
ＮＯＲゲートの出力端子に、ドレインを正側電源端子に
それぞれ接続した第３のノーマリーオフ型ＦＥＴと、ゲ
ートを前記第４のＮＯＲゲートの出力端子に、ドレイン
を前記第３のノーマリーオフ型ＦＥＴのソースに、ソー
スを負側電源端子にそれぞれ接続した第４のノーマリー
オフ型ＦＥＴとを有し、前記第３のノーマリーオフ型Ｆ
ＥＴソースと第４のノーマリーオフ型ＦＥＴのドレイン
との接続点から出力を取り出すことを特徴とするフリッ
プフロップ回路。
【請求項４】請求項２または３記載のフリップフロップ
回路において、前記記憶部は、前記第１のトライステー
トゲートの出力端子と前記第２のトライステートゲート
の出力端子との間に接続され、互いに入力と出力とを接
続した一組のインバータからなることを特徴とするフリ
ップフロップ回路。
【請求項５】互いに相補な一組の信号を入力し、該入力
信号のそれぞれに対応した信号を出力するフリップフロ
ップ回路において、前記入力信号を入力するための一組
の入力端子と、前記一組の信号のそれぞれに対応した信
号を出力するための一組の出力端子と、一方の入力端子
にクロック信号を入力し、他方の入力端子を前記一組の
入力端子の一方に接続した第１及び第４のＮＯＲゲート
と、一方の入力端子にクロック信号を入力し、他方の入
力端子を前記一組の入力端子の他方に接続した第２及び
第３のＮＯＲゲートと、ゲートを前記第１のＮＯＲゲー
トの出力端子に、ドレインを正側電源端子に、ソースを
前記出力端子の一方にそれぞれ接続した第１のＦＥＴ
と、ゲートを前記第２のＮＯＲゲートの出力端子に、ド
レインを前記出力端子の一方に、ソースを負側電源端子
にそれぞれ接続した第２のＦＥＴと、ゲートを前記第３
のＮＯＲゲートの出力端子に、ドレインを正側電源端子
に、ソースを前記出力端子の他方にそれぞれ接続した第
３のＦＥＴと、ゲートを前記第４のＮＯＲゲートの出力
端子に、ドレインを前記出力端子の他方に、ソースを負
側電源端子にそれぞれ接続した第４のＦＥＴと、互いに
入力端子と出力端子を接続し、前記一組の出力端子の間
に接続された一組のインバータを有することを特徴とす
るフリップフロップ回路。
【請求項６】請求項５記載のフリップフロップ回路にお
いて、前記第１及び第３のＮＯＲゲートは、それぞれゲ
ートに前記一方の極性のデータ信号を入力し、ソースを
負側電源端子、ドレインを前記第１または第３のＮＯＲ
ゲートの出力端子に接続した第５のノーマリーオフ型Ｆ
ＥＴと、ゲートに前記クロック信号を入力し、ソースを
負側電源端子、ドレインを前記第５のノーマリーオフ型
ＦＥＴのドレインと共通に前記第１または第３のＮＯＲ
ゲートの出力端子に接続した第６のノーマリーオフ型Ｆ
ＥＴと、ドレインを正側電源端子に、ソースを前記第１
または第３のＮＯＲゲートの出力端子に接続した第１の
ノーマリオン型ＦＥＴとを有し、前記第２及び第４のＮ
ＯＲゲートは、それぞれゲートに前記他方の極性のデー
タ信号を入力し、ソースを負側電源端子、ドレインを前
記第２または第４のＮＯＲゲートの出力端子に接続した
第７のノーマリーオフ型ＦＥＴと、ゲートに前記クロッ
ク信号を入力し、ソースを負側電源端子に接続し、ドレ
インを前記第７のノーマリーオフ型ＦＥＴのドレインと
共通に前記第２または第４のＮＯＲゲートの出力端子に
接続した第８のノーマリーオフ型ＦＥＴと、ドレインを
正側電源端子に、ソースを前記第２または第４のＮＯＲ
ゲートの出力端子に接続した第２のノーマリオン型ＦＥ
Ｔとを有することを特徴とするフリップフロップ回路。
【請求項７】請求項６記載のフリップフロップ回路にお
いて、前記第１のノーマリオン型ＦＥＴは、ゲートに所
定の固定電位の電源が接続されていることを特徴とする
フリップフロップ回路。
【請求項８】請求項７記載のフリップフロップ回路にお
いて、前記第１及び第３のＮＯＲゲートはそれぞれ、第
１及び第３のＮＯＲゲートの出力端子と負側電源端子と
の間に接続されるクランプ回路を有することを特徴とす
るフリップフロップ回路。
【請求項９】請求項８記載のフリップフロップ回路にお
いて、前記クランプ回路は、ドレインを前記第１または
第３のＮＯＲゲートの出力端子に、ソースを負側電源端
子に、ゲートを前記第１のトライステートゲートの出力
端子または前記第２のトライステートゲートの出力端子
にそれぞれ接続したノーマリーオフ型ＦＥＴで構成され
ることを特徴とするフリップフロップ回路。