JPH05268000A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH05268000A JPH05268000A JP4058507A JP5850792A JPH05268000A JP H05268000 A JPH05268000 A JP H05268000A JP 4058507 A JP4058507 A JP 4058507A JP 5850792 A JP5850792 A JP 5850792A JP H05268000 A JPH05268000 A JP H05268000A
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- Japan
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- inverter
- switch element
- input terminal
- state
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Abstract
(57)【要約】
【目的】半導体装置で構成されるラッチ回路に関し、デ
ータを安定に保持し、かつ、動作速度を向上させる。 【構成】一方の信号入力端がスイッチ素子１０を介して
インバータ１１の入力端に接続され、他方の相補信号入
力端がスイッチ素子２０を介してインバータ２１の入力
端に接続され、インバータ２１の出力端がスイッチ素子
３０を介してインバータ１１の入力端に接続され、イン
バータ１１の出力端がスイッチ素子３１を介してインバ
ータ２１の入力端に接続されている。スイッチ素子１
０、２０をオン状態にし同時にスイッチ素子３０、３１
をオフ状態にすると、信号入力端と信号出力端とが反転
スルー状態となって高速動作し、次にこれらスイッチ素
子の状態を逆にすると、インバータ１１と２１とが低抵
抗で環状接続されたフリップフロップが構成されて出力
信号が安定に保持される。
ータを安定に保持し、かつ、動作速度を向上させる。 【構成】一方の信号入力端がスイッチ素子１０を介して
インバータ１１の入力端に接続され、他方の相補信号入
力端がスイッチ素子２０を介してインバータ２１の入力
端に接続され、インバータ２１の出力端がスイッチ素子
３０を介してインバータ１１の入力端に接続され、イン
バータ１１の出力端がスイッチ素子３１を介してインバ
ータ２１の入力端に接続されている。スイッチ素子１
０、２０をオン状態にし同時にスイッチ素子３０、３１
をオフ状態にすると、信号入力端と信号出力端とが反転
スルー状態となって高速動作し、次にこれらスイッチ素
子の状態を逆にすると、インバータ１１と２１とが低抵
抗で環状接続されたフリップフロップが構成されて出力
信号が安定に保持される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置で構成され
るラッチ回路に関する。
るラッチ回路に関する。
【０００２】
【従来の技術】図７は、従来のラッチ回路を示す。この
ラッチ回路は、一方の信号入力端がスイッチ素子１０を
介してインバータ１１の入力端に接続され、他方の相補
信号入力端がスイッチ素子２０を介してインバータ２１
の入力端に接続され、インバータ１１の入力端とインバ
ータ２１の入力端との間にフリップフロップ５０が接続
されている。スイッチ素子１０の制御入力端とスイッチ
素子２０の制御入力端は共通に接続され、これにクロッ
ク信号ＣＬＫが供給される。スイッチ素子１０及び２０
は、例えばＭＯＳトランジスタで構成され、フリップフ
ロップ５０は、インバータ５１とインバータ５２とを環
状接続した構成となっている。
ラッチ回路は、一方の信号入力端がスイッチ素子１０を
介してインバータ１１の入力端に接続され、他方の相補
信号入力端がスイッチ素子２０を介してインバータ２１
の入力端に接続され、インバータ１１の入力端とインバ
ータ２１の入力端との間にフリップフロップ５０が接続
されている。スイッチ素子１０の制御入力端とスイッチ
素子２０の制御入力端は共通に接続され、これにクロッ
ク信号ＣＬＫが供給される。スイッチ素子１０及び２０
は、例えばＭＯＳトランジスタで構成され、フリップフ
ロップ５０は、インバータ５１とインバータ５２とを環
状接続した構成となっている。
【０００３】上記構成において、例えば、インバータ１
１の入力端が低レベル、インバータ２１の入力端が高レ
ベル、入力信号ＩＮが高レベル、相補入力信号＊ＩＮが
低レベルの状態で、クロック信号ＣＬＫをアクティブに
してスイッチ素子１０とスイッチ素子２０とを共にオン
状態にすると、インバータ１１、２１、５１及び５２の
出力がいずれも反転し、相補出力信号＊ＯＵＴが低レベ
ルに遷移すると同時に、出力信号ＯＵＴが高レベルに遷
移する。
１の入力端が低レベル、インバータ２１の入力端が高レ
ベル、入力信号ＩＮが高レベル、相補入力信号＊ＩＮが
低レベルの状態で、クロック信号ＣＬＫをアクティブに
してスイッチ素子１０とスイッチ素子２０とを共にオン
状態にすると、インバータ１１、２１、５１及び５２の
出力がいずれも反転し、相補出力信号＊ＯＵＴが低レベ
ルに遷移すると同時に、出力信号ＯＵＴが高レベルに遷
移する。
【０００４】しかし、この状態遷移の際、入力信号ＩＮ
の電流がスイッチ素子１０を介してインバータ５１の出
力端に流れ込むので、インバータ１１の入力端が緩やか
に高レベルに遷移し、クロック信号ＣＬＫがアクティブ
になってからインバータ１１及び２１の出力が反転する
までの遅延時間が長くなる。この遅延時間は、スイッチ
素子１０及び２０がオフ状態からオン状態に遷移する時
間と、フリップフロップ５０の反転時間と、インバータ
１１及び２１の信号伝播遅延時間との和となる。
の電流がスイッチ素子１０を介してインバータ５１の出
力端に流れ込むので、インバータ１１の入力端が緩やか
に高レベルに遷移し、クロック信号ＣＬＫがアクティブ
になってからインバータ１１及び２１の出力が反転する
までの遅延時間が長くなる。この遅延時間は、スイッチ
素子１０及び２０がオフ状態からオン状態に遷移する時
間と、フリップフロップ５０の反転時間と、インバータ
１１及び２１の信号伝播遅延時間との和となる。
【０００５】遅延時間を低減するには、半導体チップ上
でのフリップフロップ５０の面積を小さくしてフリップ
フロップ５０の反転時間を低減させればよいが、これに
より、フリップフロップ５０のデータ保持が不安定とな
るため、遅延時間低減が制限される。
でのフリップフロップ５０の面積を小さくしてフリップ
フロップ５０の反転時間を低減させればよいが、これに
より、フリップフロップ５０のデータ保持が不安定とな
るため、遅延時間低減が制限される。
【０００６】そこで、図８に示すようなラッチ回路が用
いられている。
いられている。
【０００７】このラッチ回路は、図７のフリップフロッ
プ５０の代わりに、インバータ２１の出力端とインバー
タ１１の入力端との間に抵抗素子５３を接続し、インバ
ータ１１の出力端とインバータ２１の入力端との間に抵
抗素子５４を接続してフリップフロップを構成してい
る。
プ５０の代わりに、インバータ２１の出力端とインバー
タ１１の入力端との間に抵抗素子５３を接続し、インバ
ータ１１の出力端とインバータ２１の入力端との間に抵
抗素子５４を接続してフリップフロップを構成してい
る。
【０００８】
【発明が解決しようとする課題】この構成の場合、抵抗
素子５３及び５４を高抵抗とすることにより、例えば入
力信号ＩＮの電流がスイッチ素子１０及び抵抗素子５３
を介してインバータ２１の出力端に流れ込む量を少なく
することができ、図７のラッチ回路よりも遅延時間を短
くすることができる。
素子５３及び５４を高抵抗とすることにより、例えば入
力信号ＩＮの電流がスイッチ素子１０及び抵抗素子５３
を介してインバータ２１の出力端に流れ込む量を少なく
することができ、図７のラッチ回路よりも遅延時間を短
くすることができる。
【０００９】しかし、抵抗素子５３及び５４を高抵抗に
すると、フリップフロップのデータ保持が不安定とな
る。
すると、フリップフロップのデータ保持が不安定とな
る。
【００１０】本発明の目的は、このような問題点に鑑
み、データを安定に保持することができ、かつ、動作速
度を向上させることができるラッチ回路を提供すること
にある。
み、データを安定に保持することができ、かつ、動作速
度を向上させることができるラッチ回路を提供すること
にある。
【００１１】
【課題を解決するための手段及びその作用】図１は、本
発明に係るラッチ回路の原理構成を示す。
発明に係るラッチ回路の原理構成を示す。
【００１２】このラッチ回路は、一方の信号入力端が第
１スイッチ素子１０を介して第１インバータ１１の入力
端に接続され、他方の相補信号入力端が第２スイッチ素
子２０を介して第２インバータ２１の入力端に接続さ
れ、第２インバータ２１の出力端が第３スイッチ素子３
０を介して第１インバータ１１の入力端に接続され、第
１インバータ１１の出力端が第４スイッチ素子３１を介
して第２インバータ２１の入力端に接続され、第１スイ
ッチ素子１０及び第２スイッチ素子２０の制御入力端が
共通に接続され、第３スイッチ素子３０及び第４スイッ
チ素子３１の制御入力端が共通に接続され、第１スイッ
チ素子１０及び第２スイッチ素子２０と第３スイッチ素
子３０及び第４スイッチ素子３１とが相補的に動作す
る。
１スイッチ素子１０を介して第１インバータ１１の入力
端に接続され、他方の相補信号入力端が第２スイッチ素
子２０を介して第２インバータ２１の入力端に接続さ
れ、第２インバータ２１の出力端が第３スイッチ素子３
０を介して第１インバータ１１の入力端に接続され、第
１インバータ１１の出力端が第４スイッチ素子３１を介
して第２インバータ２１の入力端に接続され、第１スイ
ッチ素子１０及び第２スイッチ素子２０の制御入力端が
共通に接続され、第３スイッチ素子３０及び第４スイッ
チ素子３１の制御入力端が共通に接続され、第１スイッ
チ素子１０及び第２スイッチ素子２０と第３スイッチ素
子３０及び第４スイッチ素子３１とが相補的に動作す
る。
【００１３】なお、図１では、第１〜第４スイッチ素子
１０、２０、３０及び３１の制御入力に対する動作が互
いに同一であって、第１スイッチ素子１０及び第２スイ
ッチ素子２０の制御入力端にクロック信号ＣＬＫを供給
し、第３スイッチ素子３０及び第４スイッチ素子３１の
制御入力端に相補クロック信号＊ＣＬＫを供給する場合
を示しているが、例えば図４に示す如く、スイッチ素子
１０Ｂ、２０Ｂとスイッチ素子３０Ｂ、３１Ｂの制御入
力に対する動作が互いに逆の場合には、全制御入力端に
共通のクロック信号ＣＬＫを供給する。
１０、２０、３０及び３１の制御入力に対する動作が互
いに同一であって、第１スイッチ素子１０及び第２スイ
ッチ素子２０の制御入力端にクロック信号ＣＬＫを供給
し、第３スイッチ素子３０及び第４スイッチ素子３１の
制御入力端に相補クロック信号＊ＣＬＫを供給する場合
を示しているが、例えば図４に示す如く、スイッチ素子
１０Ｂ、２０Ｂとスイッチ素子３０Ｂ、３１Ｂの制御入
力に対する動作が互いに逆の場合には、全制御入力端に
共通のクロック信号ＣＬＫを供給する。
【００１４】上記構成のラッチ回路の動作を、図２を参
照して説明する。
照して説明する。
【００１５】最初、クロック信号ＣＬＫが低レベルで第
１スイッチ素子１０及び第２スイッチ素子２０がオフ状
態、第３スイッチ素子３０及び第４スイッチ素子３１が
オン状態になっており、また、入力信号ＩＮ及び相補出
力信号＊ＯＵＴが高レベル、相補入力信号＊ＩＮ及び出
力信号ＯＵＴが低レベルになっているとする。
１スイッチ素子１０及び第２スイッチ素子２０がオフ状
態、第３スイッチ素子３０及び第４スイッチ素子３１が
オン状態になっており、また、入力信号ＩＮ及び相補出
力信号＊ＯＵＴが高レベル、相補入力信号＊ＩＮ及び出
力信号ＯＵＴが低レベルになっているとする。
【００１６】この状態でクロック信号ＣＬＫが高レベル
に遷移すると、第１スイッチ素子１０及び第２スイッチ
素子２０がオン状態に遷移し、第３スイッチ素子３０及
び第４スイッチ素子３１がオフ状態に遷移する。これに
より、第１インバータ１１と第２インバータ２１との環
状接続が遮断状態となるので、すなわち信号入力端と信
号出力端とが反転スルー状態となるので、入力信号ＩＮ
の電流が第１スイッチ素子１０及び第３スイッチ素子３
０を通って第２インバータ２１の出力端に流れ込むこと
がなく、第１インバータ１１及び第２インバータ２１の
相補出力信号＊ＯＵＴ及び出力信号ＯＵＴは高速に反転
する。すなわち、クロック信号ＣＬＫがアクティブにな
ってから第１インバータ１１及び第２インバータ２１の
出力が反転するまでの遅延時間は、第１スイッチ素子１
０及び第２スイッチ素子２０がオフ状態からオン状態に
遷移する時間と第１インバータ１１及び第２インバータ
２１の信号伝播遅延時間との和になり、遅延時間が低減
する 次に、クロック信号ＣＬＫが低レベルに遷移すると、第
１スイッチ素子１０及び第２スイッチ素子２０がオフ状
態、第３スイッチ素子３０及び第４スイッチ素子３１が
オン状態となり、第１インバータ１１と第２インバータ
２１とでフリップフロップが構成されて相補出力信号＊
ＯＵＴ及び出力信号ＯＵＴが保持される。この保持状態
では、第１インバータ１１と第２インバータ２１とが低
抵抗で接続されているので、保持データは安定してい
る。
に遷移すると、第１スイッチ素子１０及び第２スイッチ
素子２０がオン状態に遷移し、第３スイッチ素子３０及
び第４スイッチ素子３１がオフ状態に遷移する。これに
より、第１インバータ１１と第２インバータ２１との環
状接続が遮断状態となるので、すなわち信号入力端と信
号出力端とが反転スルー状態となるので、入力信号ＩＮ
の電流が第１スイッチ素子１０及び第３スイッチ素子３
０を通って第２インバータ２１の出力端に流れ込むこと
がなく、第１インバータ１１及び第２インバータ２１の
相補出力信号＊ＯＵＴ及び出力信号ＯＵＴは高速に反転
する。すなわち、クロック信号ＣＬＫがアクティブにな
ってから第１インバータ１１及び第２インバータ２１の
出力が反転するまでの遅延時間は、第１スイッチ素子１
０及び第２スイッチ素子２０がオフ状態からオン状態に
遷移する時間と第１インバータ１１及び第２インバータ
２１の信号伝播遅延時間との和になり、遅延時間が低減
する 次に、クロック信号ＣＬＫが低レベルに遷移すると、第
１スイッチ素子１０及び第２スイッチ素子２０がオフ状
態、第３スイッチ素子３０及び第４スイッチ素子３１が
オン状態となり、第１インバータ１１と第２インバータ
２１とでフリップフロップが構成されて相補出力信号＊
ＯＵＴ及び出力信号ＯＵＴが保持される。この保持状態
では、第１インバータ１１と第２インバータ２１とが低
抵抗で接続されているので、保持データは安定してい
る。
【００１７】以上のことから、本発明によれば、データ
を安定に保持することができ、かつ、動作速度を向上さ
せることができる。
を安定に保持することができ、かつ、動作速度を向上さ
せることができる。
【００１８】本発明の第１態様では、例えば図５に示す
如く、第３スイッチ素子３０Ｂに第１抵抗素子３２が並
列接続され、第４スイッチ素子３１Ｂに第２抵抗素子３
３が並列接続されている。
如く、第３スイッチ素子３０Ｂに第１抵抗素子３２が並
列接続され、第４スイッチ素子３１Ｂに第２抵抗素子３
３が並列接続されている。
【００１９】第３スイッチ素子が例えばｐＭＯＳトラン
ジスタ３１Ｂで構成されている場合、第１インバータ１
１と第２インバータ２１とがフリップフロップを構成し
ているときに、ｐＭＯＳトランジスタ３１Ｂのソース及
びドレインがゲートと同じ低レベルとなってｐＭＯＳト
ランジスタ３１Ｂがオフ状態となる。この状態で外乱に
より第２インバータ２１の入力端が高レベルになろうと
すると、ｐＭＯＳトランジスタ３１Ｂがオン状態に遷移
しようとすると同時に第１インバータ１１の低レベル出
力が抵抗素子３３を介して第２インバータ２１の入力端
に伝達される。したがって、より安定にデータを保持す
ることができる。
ジスタ３１Ｂで構成されている場合、第１インバータ１
１と第２インバータ２１とがフリップフロップを構成し
ているときに、ｐＭＯＳトランジスタ３１Ｂのソース及
びドレインがゲートと同じ低レベルとなってｐＭＯＳト
ランジスタ３１Ｂがオフ状態となる。この状態で外乱に
より第２インバータ２１の入力端が高レベルになろうと
すると、ｐＭＯＳトランジスタ３１Ｂがオン状態に遷移
しようとすると同時に第１インバータ１１の低レベル出
力が抵抗素子３３を介して第２インバータ２１の入力端
に伝達される。したがって、より安定にデータを保持す
ることができる。
【００２０】本発明の第２態様では、第１〜４スイッチ
素子１０、２０、３０及び３１はＭＯＳトランジスタで
構成され、第１及び第２インバータ１１、２１はＭＯＳ
トランジスタとバイポーラトランジスタとで、例えばＢ
ｉＣＭＯＳトランジスタで構成されている。
素子１０、２０、３０及び３１はＭＯＳトランジスタで
構成され、第１及び第２インバータ１１、２１はＭＯＳ
トランジスタとバイポーラトランジスタとで、例えばＢ
ｉＣＭＯＳトランジスタで構成されている。
【００２１】この構成の場合、消費電力をあまり高くす
ることなく、第１インバータ１１及び第２インバータ２
１の信号伝播遅延時間をより短くしてラッチ回路の動作
速度をさらに高速化することができる。
ることなく、第１インバータ１１及び第２インバータ２
１の信号伝播遅延時間をより短くしてラッチ回路の動作
速度をさらに高速化することができる。
【００２２】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００２３】［第１実施例］図３は、第１実施例のラッ
チ回路を示す。
チ回路を示す。
【００２４】このラッチ回路は、一方の信号入力端が転
送ゲート１０Ａを介してインバータ１１の入力端に接続
され、他方の相補信号入力端が転送ゲート２０Ａを介し
てインバータ２１の入力端に接続され、インバータ２１
の出力端が転送ゲート３０Ａを介してインバータ１１の
入力端に接続され、インバータ１１の出力端が転送ゲー
ト３１Ａを介してインバータ２１の入力端に接続されて
いる。転送ゲート１０Ａ、２０Ａ、３０Ａ及び３１Ａは
何れも、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ
とを並列接続した構成となっている。
送ゲート１０Ａを介してインバータ１１の入力端に接続
され、他方の相補信号入力端が転送ゲート２０Ａを介し
てインバータ２１の入力端に接続され、インバータ２１
の出力端が転送ゲート３０Ａを介してインバータ１１の
入力端に接続され、インバータ１１の出力端が転送ゲー
ト３１Ａを介してインバータ２１の入力端に接続されて
いる。転送ゲート１０Ａ、２０Ａ、３０Ａ及び３１Ａは
何れも、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ
とを並列接続した構成となっている。
【００２５】インバータ１１及び２１は、フリップフロ
ップ構成要素であり、かつ、駆動能力を高めるバッファ
ゲートとして機能する。好ましくは、ＢｉＭＯＳ半導体
を使用し、インバータ１１及び２１をＭＯＳトランジス
タとバイポーラトランジスタとで構成して、インバータ
１１及び２１の信号伝播遅延時間をより短くし、かつ、
駆動能力を高める。
ップ構成要素であり、かつ、駆動能力を高めるバッファ
ゲートとして機能する。好ましくは、ＢｉＭＯＳ半導体
を使用し、インバータ１１及び２１をＭＯＳトランジス
タとバイポーラトランジスタとで構成して、インバータ
１１及び２１の信号伝播遅延時間をより短くし、かつ、
駆動能力を高める。
【００２６】転送ゲート１０Ａ及び２０ＡのｎＭＯＳト
ランジスタのゲート並びに転送ゲート３０Ａ及び３１Ａ
のｐＭＯＳトランジスタのゲートが互いに共通に接続さ
れ、これにクロック信号ＣＬＫが供給される。また、転
送ゲート１０Ａ及び２０ＡのｐＭＯＳトランジスタのゲ
ート並びに転送ゲート３０Ａ及び３１ＡのｎＭＯＳトラ
ンジスタのゲートが互いに共通に接続され、これにクロ
ック信号ＣＬＫをインバータ４０で反転した相補クロッ
ク信号＊ＣＬＫが供給される。
ランジスタのゲート並びに転送ゲート３０Ａ及び３１Ａ
のｐＭＯＳトランジスタのゲートが互いに共通に接続さ
れ、これにクロック信号ＣＬＫが供給される。また、転
送ゲート１０Ａ及び２０ＡのｐＭＯＳトランジスタのゲ
ート並びに転送ゲート３０Ａ及び３１ＡのｎＭＯＳトラ
ンジスタのゲートが互いに共通に接続され、これにクロ
ック信号ＣＬＫをインバータ４０で反転した相補クロッ
ク信号＊ＣＬＫが供給される。
【００２７】次に、上記の如く構成されたラッチ回路の
動作を、図２を参照して説明する。
動作を、図２を参照して説明する。
【００２８】最初、クロック信号ＣＬＫが低レベルで転
送ゲート１０Ａ及び２０Ａがオフ状態、転送ゲート３０
Ａ及び３１Ａがオン状態になっており、また、入力信号
ＩＮ及び相補出力信号＊ＯＵＴが高レベル、相補入力信
号＊ＩＮ及び出力信号ＯＵＴが低レベルになっていると
する。
送ゲート１０Ａ及び２０Ａがオフ状態、転送ゲート３０
Ａ及び３１Ａがオン状態になっており、また、入力信号
ＩＮ及び相補出力信号＊ＯＵＴが高レベル、相補入力信
号＊ＩＮ及び出力信号ＯＵＴが低レベルになっていると
する。
【００２９】この状態でクロック信号ＣＬＫが高レベル
に遷移すると、転送ゲート１０Ａ及び２０Ａがオン状態
に遷移し、転送ゲート３０Ａ及び３１Ａがオフ状態に遷
移する。これにより、インバータ１１とインバータ２１
との環状接続が遮断状態となるので、すなわち信号入力
端と信号出力端とが反転スルー状態となるので、入力信
号ＩＮの電流が転送ゲート１０Ａ及び３０Ａを通ってイ
ンバータ２１の出力端に流れ込むことがなく、インバー
タ１１及び２１の相補出力信号＊ＯＵＴ及び出力信号Ｏ
ＵＴは高速に反転する。すなわち、クロック信号ＣＬＫ
がアクティブになってからインバータ１１及び２１の出
力が反転するまでの遅延時間は、転送ゲート１０Ａ及び
２０Ａがオフ状態からオン状態に遷移する時間とインバ
ータ１１及び２１の信号伝播遅延時間との和になり、遅
延時間が低減する次に、クロック信号ＣＬＫが低レベル
に遷移すると、転送ゲート１０Ａ及び２０Ａがオフ状
態、転送ゲート３０Ａ及び３１Ａがオン状態となり、イ
ンバータ１１とインバータ２１とでフリップフロップが
構成されて相補出力信号＊ＯＵＴ及び出力信号ＯＵＴが
保持される。この保持状態では、インバータ１１とイン
バータ２１とが低抵抗で接続されているので、保持デー
タは安定している。
に遷移すると、転送ゲート１０Ａ及び２０Ａがオン状態
に遷移し、転送ゲート３０Ａ及び３１Ａがオフ状態に遷
移する。これにより、インバータ１１とインバータ２１
との環状接続が遮断状態となるので、すなわち信号入力
端と信号出力端とが反転スルー状態となるので、入力信
号ＩＮの電流が転送ゲート１０Ａ及び３０Ａを通ってイ
ンバータ２１の出力端に流れ込むことがなく、インバー
タ１１及び２１の相補出力信号＊ＯＵＴ及び出力信号Ｏ
ＵＴは高速に反転する。すなわち、クロック信号ＣＬＫ
がアクティブになってからインバータ１１及び２１の出
力が反転するまでの遅延時間は、転送ゲート１０Ａ及び
２０Ａがオフ状態からオン状態に遷移する時間とインバ
ータ１１及び２１の信号伝播遅延時間との和になり、遅
延時間が低減する次に、クロック信号ＣＬＫが低レベル
に遷移すると、転送ゲート１０Ａ及び２０Ａがオフ状
態、転送ゲート３０Ａ及び３１Ａがオン状態となり、イ
ンバータ１１とインバータ２１とでフリップフロップが
構成されて相補出力信号＊ＯＵＴ及び出力信号ＯＵＴが
保持される。この保持状態では、インバータ１１とイン
バータ２１とが低抵抗で接続されているので、保持デー
タは安定している。
【００３０】［第２実施例］図４は、第２実施例のラッ
チ回路を示す。
チ回路を示す。
【００３１】このラッチ回路は、図３の転送ゲート１０
Ａ、２０Ａ、３０Ａ及び３１Ａの代わりにそれぞれｎＭ
ＯＳトランジスタ１０Ｂ、２０Ｂ、ｐＭＯＳトランジス
タ３０Ｂ及び３１Ｂを用いて構成を簡単化している。ｎ
ＭＯＳトランジスタ１０Ｂ、２０Ｂ、ｐＭＯＳトランジ
スタ３０Ｂ及び３１Ｂのゲートは互いに共通に接続さ
れ、これにクロック信号ＣＬＫが供給される。他の点は
図３と同一構成である。
Ａ、２０Ａ、３０Ａ及び３１Ａの代わりにそれぞれｎＭ
ＯＳトランジスタ１０Ｂ、２０Ｂ、ｐＭＯＳトランジス
タ３０Ｂ及び３１Ｂを用いて構成を簡単化している。ｎ
ＭＯＳトランジスタ１０Ｂ、２０Ｂ、ｐＭＯＳトランジ
スタ３０Ｂ及び３１Ｂのゲートは互いに共通に接続さ
れ、これにクロック信号ＣＬＫが供給される。他の点は
図３と同一構成である。
【００３２】次に、上記第１実施例と同一の動作をさせ
た場合の、本第２実施例特有の動作を説明する。
た場合の、本第２実施例特有の動作を説明する。
【００３３】クロック信号ＣＬＫを高レベルから低レベ
ルに遷移させてｎＭＯＳトランジスタ１０Ｂ及び２０Ｂ
をオフ状態、ｐＭＯＳトランジスタ３０Ｂ及び３１Ｂを
オン状態にさせると、ｐＭＯＳトランジスタ３１Ｂはそ
のドレイン及びソースがゲートと同じ低レベルとなって
オフ状態になる。一方、ｐＭＯＳトランジスタ３０Ｂは
オン状態のままである。この状態で、外乱によりインバ
ータ２１の入力端が低レベルから高レベルに遷移しよう
とすると、ｐＭＯＳトランジスタ３１Ｂがオン状態とな
ってインバータ１１の出力によりインバータ２１の入力
が低レベルに戻される。
ルに遷移させてｎＭＯＳトランジスタ１０Ｂ及び２０Ｂ
をオフ状態、ｐＭＯＳトランジスタ３０Ｂ及び３１Ｂを
オン状態にさせると、ｐＭＯＳトランジスタ３１Ｂはそ
のドレイン及びソースがゲートと同じ低レベルとなって
オフ状態になる。一方、ｐＭＯＳトランジスタ３０Ｂは
オン状態のままである。この状態で、外乱によりインバ
ータ２１の入力端が低レベルから高レベルに遷移しよう
とすると、ｐＭＯＳトランジスタ３１Ｂがオン状態とな
ってインバータ１１の出力によりインバータ２１の入力
が低レベルに戻される。
【００３４】したがって、インバータ１１とインバータ
２１とで構成されるフリップフロップはデータを安定に
保持することができる。
２１とで構成されるフリップフロップはデータを安定に
保持することができる。
【００３５】［第３実施例］図５は、第３実施例のラッ
チ回路を示す。
チ回路を示す。
【００３６】このラッチ回路では、ｐＭＯＳトランジス
タ３０Ｂに抵抗素子３２を並列接続し、ｐＭＯＳトラン
ジスタ３１Ｂに抵抗素子３３を並列接続している。他の
点は図４と同一構成である。
タ３０Ｂに抵抗素子３２を並列接続し、ｐＭＯＳトラン
ジスタ３１Ｂに抵抗素子３３を並列接続している。他の
点は図４と同一構成である。
【００３７】次に、上記第１実施例と同一の動作をさせ
た場合の、本第３実施例特有の動作を説明する。
た場合の、本第３実施例特有の動作を説明する。
【００３８】上記の如くインバータ１１とインバータ２
１とがフリップフロップを構成しているときに、ｐＭＯ
Ｓトランジスタ３１Ｂのソース及びドレインがゲートと
同じ低レベルとなってｐＭＯＳトランジスタ３１Ｂがオ
フ状態となり、この状態で外乱によりインバータ２１の
入力端が高レベルになろうとすると、ｐＭＯＳトランジ
スタ３１Ｂがオン状態に遷移しようとすると同時にイン
バータ１１の低レベル出力が抵抗素子３３を介してイン
バータ２１の入力端に伝達される。
１とがフリップフロップを構成しているときに、ｐＭＯ
Ｓトランジスタ３１Ｂのソース及びドレインがゲートと
同じ低レベルとなってｐＭＯＳトランジスタ３１Ｂがオ
フ状態となり、この状態で外乱によりインバータ２１の
入力端が高レベルになろうとすると、ｐＭＯＳトランジ
スタ３１Ｂがオン状態に遷移しようとすると同時にイン
バータ１１の低レベル出力が抵抗素子３３を介してイン
バータ２１の入力端に伝達される。
【００３９】したがって、上記第２実施例よりもより安
定にデータを保持することができる。
定にデータを保持することができる。
【００４０】抵抗素子３２及び３３の抵抗値は、図８の
抵抗素子５３及び５４の抵抗値よりも高くすることによ
り、入力信号ＩＮの電流がｎＭＯＳトランジスタ１０Ｂ
及び抵抗素子３２を介してインバータ２１の低レベル出
力端に流れ込む電流量が、図８の場合よりも少なくな
り、動作速度を高速化にすることができる。
抵抗素子５３及び５４の抵抗値よりも高くすることによ
り、入力信号ＩＮの電流がｎＭＯＳトランジスタ１０Ｂ
及び抵抗素子３２を介してインバータ２１の低レベル出
力端に流れ込む電流量が、図８の場合よりも少なくな
り、動作速度を高速化にすることができる。
【００４１】なお、抵抗素子３２及び３３の抵抗値を図
８の抵抗素子５３及び５４の抵抗値と同一にした場合、
動作速度は図８の場合と同一になるが、図８の場合より
も安定にデータを保持することができるので、本発明特
有の効果が得られる。
８の抵抗素子５３及び５４の抵抗値と同一にした場合、
動作速度は図８の場合と同一になるが、図８の場合より
も安定にデータを保持することができるので、本発明特
有の効果が得られる。
【００４２】［第４実施例］図６は、第４実施例のマス
タスレーブ型Ｄフリップフロップを示す。この第４実施
例は上記第２実施例の一応用例である。図中、ラッチ回
路Ｘ及びＹは何れも図４のラッチ回路と同一構成であ
り、ラッチ回路Ｘの構成要素には図４と同一符号にＸを
付加し、ラッチ回路Ｙの構成要素には図４と同一符号に
Ｙを付加している。
タスレーブ型Ｄフリップフロップを示す。この第４実施
例は上記第２実施例の一応用例である。図中、ラッチ回
路Ｘ及びＹは何れも図４のラッチ回路と同一構成であ
り、ラッチ回路Ｘの構成要素には図４と同一符号にＸを
付加し、ラッチ回路Ｙの構成要素には図４と同一符号に
Ｙを付加している。
【００４３】このマスタスレーブ型Ｄフリップフロップ
は、ラッチ回路Ｘにラッチ回路Ｙが後続されている。ラ
ッチ回路Ｘの一方の信号入力端は、インバータ４１を介
し他方の相補信号入力端に接続されており、相補信号入
力が自動生成される。また、互いに共通に接続されたｎ
ＭＯＳトランジスタ１０ＢＹ、２０ＢＹ、ｐＭＯＳトラ
ンジスタ３０ＢＹ及び３１ＢＹのゲートにクロック信号
ＣＬＫが供給され、互いに共通に接続されたｎＭＯＳト
ランジスタ１０ＢＸ、２０ＢＸ、ｐＭＯＳトランジスタ
３０ＢＸ及び３１ＢＸのゲートにクロック信号ＣＬＫを
インバータ４２で反転した相補クロック信号＊ＣＬＫが
供給される。
は、ラッチ回路Ｘにラッチ回路Ｙが後続されている。ラ
ッチ回路Ｘの一方の信号入力端は、インバータ４１を介
し他方の相補信号入力端に接続されており、相補信号入
力が自動生成される。また、互いに共通に接続されたｎ
ＭＯＳトランジスタ１０ＢＹ、２０ＢＹ、ｐＭＯＳトラ
ンジスタ３０ＢＹ及び３１ＢＹのゲートにクロック信号
ＣＬＫが供給され、互いに共通に接続されたｎＭＯＳト
ランジスタ１０ＢＸ、２０ＢＸ、ｐＭＯＳトランジスタ
３０ＢＸ及び３１ＢＸのゲートにクロック信号ＣＬＫを
インバータ４２で反転した相補クロック信号＊ＣＬＫが
供給される。
【００４４】上記構成において、クロック信号ＣＬＫを
低レベルにすると、ラッチ回路Ｘが反転スルー状態、ラ
ッチ回路Ｙが保持状態となり、次にクロック信号ＣＬＫ
を高レベルにすると、ラッチ回路Ｘが保持状態、ラッチ
回路Ｙが反転スルー状態となる。
低レベルにすると、ラッチ回路Ｘが反転スルー状態、ラ
ッチ回路Ｙが保持状態となり、次にクロック信号ＣＬＫ
を高レベルにすると、ラッチ回路Ｘが保持状態、ラッチ
回路Ｙが反転スルー状態となる。
【００４５】
【発明の効果】以上説明した如く、本発明に係るラッチ
回路では、第１及び第２スイッチ素子をオン状態にし同
時に第３及び第４スイッチ素子をオフ状態にすることに
より第１インバータと第２インバータとの環状接続が遮
断状態となって信号入力端と信号出力端とが反転スルー
状態となるので、第１インバータ及び第２インバータの
出力信号が高速に反転し、次に、第１及び第２スイッチ
素子をオフ状態にし同時に第３及び第４スイッチ素子を
オン状態にすることにより第１インバータと第２インバ
ータとが低抵抗で環状接続されたフリップフロップが構
成されて出力信号が保持されるので、保持データは安定
となり、したがって、データを安定に保持することがで
き、かつ、動作速度を向上させることができるという優
れた効果を奏する。
回路では、第１及び第２スイッチ素子をオン状態にし同
時に第３及び第４スイッチ素子をオフ状態にすることに
より第１インバータと第２インバータとの環状接続が遮
断状態となって信号入力端と信号出力端とが反転スルー
状態となるので、第１インバータ及び第２インバータの
出力信号が高速に反転し、次に、第１及び第２スイッチ
素子をオフ状態にし同時に第３及び第４スイッチ素子を
オン状態にすることにより第１インバータと第２インバ
ータとが低抵抗で環状接続されたフリップフロップが構
成されて出力信号が保持されるので、保持データは安定
となり、したがって、データを安定に保持することがで
き、かつ、動作速度を向上させることができるという優
れた効果を奏する。
【００４６】本発明の第１態様では、第３スイッチ素子
に第１抵抗素子が並列接続され、第４スイッチ素子に第
２抵抗素子が並列接続されているので、例えば第４スイ
ッチ素子が単一のＭＯＳトランジスタで構成されている
場合、第１インバータと第２インバータとがフリップフ
ロップを構成しているときに、このＭＯＳトランジスタ
のソース及びドレインがゲートと同じ電圧レベルとなっ
てＭＯＳトランジスタがオフ状態となり、この状態で外
乱によりＭＯＳトランジスタのソース・ドレイン間に電
圧が生ずると、このＭＯＳトランジスタがオン状態に遷
移しようとすると同時に、第１インバータの出力が第２
抵抗素子を介して第２インバータの入力端に伝達される
ので、より安定にデータを保持することができるという
効果を奏する。
に第１抵抗素子が並列接続され、第４スイッチ素子に第
２抵抗素子が並列接続されているので、例えば第４スイ
ッチ素子が単一のＭＯＳトランジスタで構成されている
場合、第１インバータと第２インバータとがフリップフ
ロップを構成しているときに、このＭＯＳトランジスタ
のソース及びドレインがゲートと同じ電圧レベルとなっ
てＭＯＳトランジスタがオフ状態となり、この状態で外
乱によりＭＯＳトランジスタのソース・ドレイン間に電
圧が生ずると、このＭＯＳトランジスタがオン状態に遷
移しようとすると同時に、第１インバータの出力が第２
抵抗素子を介して第２インバータの入力端に伝達される
ので、より安定にデータを保持することができるという
効果を奏する。
【００４７】本発明の第２態様では、上記第１〜４スイ
ッチ素子がＭＯＳトランジスタで構成され、第１及び第
２インバータがＭＯＳトランジスタとバイポーラトラン
ジスタとで構成されているので、消費電力をあまり高く
することなく、第１インバータ及び第２インバータの信
号伝播遅延時間をより短くしてラッチ回路の動作速度を
さらに高速化することができるという効果を奏する。
ッチ素子がＭＯＳトランジスタで構成され、第１及び第
２インバータがＭＯＳトランジスタとバイポーラトラン
ジスタとで構成されているので、消費電力をあまり高く
することなく、第１インバータ及び第２インバータの信
号伝播遅延時間をより短くしてラッチ回路の動作速度を
さらに高速化することができるという効果を奏する。
【図１】本発明に係るラッチ回路の原理構成図である。
【図２】図１の回路の動作を示すタイミングチャートで
ある。
ある。
【図３】本発明の第１実施例のラッチ回路図である。
【図４】本発明の第２実施例のラッチ回路図である。
【図５】本発明の第３実施例のラッチ回路図である。
【図６】本発明の第４実施例のマスタスレーブ型Ｄフリ
ップフロップ図である。
ップフロップ図である。
【図７】従来のラッチ回路図である。
【図８】従来の他のラッチ回路図である。
１０、２０、３０、３１ スイッチ素子 １１、２１、４０〜４２、５１、５２ インバータ １０Ａ、２０Ａ、３０Ａ、３１Ａ 転送ゲート １０Ｂ、２０Ｂ ｎＭＯＳトランジスタ ３０Ｂ、３１Ｂ ｐＭＯＳトランジスタ ３２、３３、５３、５４ 抵抗素子 Ｘ、Ｙ ラッチ回路
Claims (3)
- 【請求項１】 一方の信号入力端が第１スイッチ素子
（１０）を介して第１インバータ（１１）の入力端に接
続され、他方の相補信号入力端が第２スイッチ素子（２
０）を介して第２インバータ（２１）の入力端に接続さ
れ、 該第２インバータの出力端が第３スイッチ素子（３０）
を介して該第１インバータの入力端に接続され、該第１
インバータの出力端が第４スイッチ素子（３１）を介し
て該第２インバータの入力端に接続され、 該第１スイッチ素子及び該第２スイッチ素子の制御入力
端が共通に接続され、該第３スイッチ素子及び該第４ス
イッチ素子の制御入力端が共通に接続されており、 該第１スイッチ素子及び該第２スイッチ素子と該第３ス
イッチ素子及び該第４スイッチ素子とが相補的に動作す
ることを特徴とするラッチ回路。 - 【請求項２】 前記第３スイッチ素子（３０）に第１抵
抗素子（３２）が並列接続され、前記第４スイッチ素子
（３１）に第２抵抗素子（３３）が並列接続されている
ことを特徴とする請求項１記載のラッチ回路。 - 【請求項３】 前記第１〜４スイッチ素子はＭＯＳトラ
ンジスタで構成され、前記第１及び第２インバータ（２
１）はＭＯＳトランジスタとバイポーラトランジスタと
で構成されていることを特徴とする請求項１又は２記載
のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058507A JPH05268000A (ja) | 1992-03-17 | 1992-03-17 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058507A JPH05268000A (ja) | 1992-03-17 | 1992-03-17 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268000A true JPH05268000A (ja) | 1993-10-15 |
Family
ID=13086338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058507A Withdrawn JPH05268000A (ja) | 1992-03-17 | 1992-03-17 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268000A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131302A (ja) * | 1993-11-08 | 1995-05-19 | Nec Corp | レジスタ回路 |
| EP0872956A2 (en) * | 1997-04-18 | 1998-10-21 | Nec Corporation | Latch circuit capable of reducing slew current |
| WO2011072081A1 (en) * | 2009-12-08 | 2011-06-16 | Qualcomm Incorporated | Low power complementary logic latch and rf divider |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
-
1992
- 1992-03-17 JP JP4058507A patent/JPH05268000A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131302A (ja) * | 1993-11-08 | 1995-05-19 | Nec Corp | レジスタ回路 |
| EP0872956A2 (en) * | 1997-04-18 | 1998-10-21 | Nec Corporation | Latch circuit capable of reducing slew current |
| EP0872956A3 (en) * | 1997-04-18 | 2000-02-23 | Nec Corporation | Latch circuit capable of reducing slew current |
| US6163189A (en) * | 1997-04-18 | 2000-12-19 | Nec Corporation | Latch circuit capable of reducing slew current |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| WO2011072081A1 (en) * | 2009-12-08 | 2011-06-16 | Qualcomm Incorporated | Low power complementary logic latch and rf divider |
| US8164361B2 (en) | 2009-12-08 | 2012-04-24 | Qualcomm Incorporated | Low power complementary logic latch and RF divider |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |