KR0136747B1 - 반도체 기억장치 - Google Patents

반도체 기억장치

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KR0136747B1
KR0136747B1 KR1019930016513A KR930016513A KR0136747B1 KR 0136747 B1 KR0136747 B1 KR 0136747B1 KR 1019930016513 A KR1019930016513 A KR 1019930016513A KR 930016513 A KR930016513 A KR 930016513A KR 0136747 B1 KR0136747 B1 KR 0136747B1
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사또오 후미오
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Abstract

본 발명은 최소의 레지스터 구성으로 이 레지스터의 수 이상의 컬럼 비트를 갖는 데이타를 연속해서 액세스할 수 있고, 이 액세스 개시의 컬럼 어드레스에 대해서도 임의로 설정하는 것을 가능하게 하는 반도체 기억장치를 제공하기 위한 것으로, 스크램블 제어 회로(10)에 의해 데이타의 독출 순서에 기초하여 컬럼 셀렉트선(C1∼Cn/2)을 선택하여 메모리셀의 컬럼(b11∼bn2)의 복수를 조로서 선택하는 게이트(11∼1n)를 복수 선택함으로써 데이타선 DLN에서 판독/기록 데이타선(RWD)에 독출할 데이타를 정리하고, 스크램블 제어 회로(10)에서 스크램블러 회로(61, 62)를 통해 판독/기록 데이타선(RWD)의 데이타를 복수의 데이타 레지스터(51, 52)에 선택적으로 격납시키고, 데이타 선택부(9)에 의해 데이타 레지스터(51, 52)에서 순차적으로 데이타를 독출함으로써 메모리셀로 부터의 데이타를 고속으로 독출한다.

Description

반도체 기억장치
제1도는 본 발명의 일실시예에 의한 반도체 기억장치의 블록도.
제2도는 제1도 구성의 동작을 설명하기 위한 타이밍도.
제3도는 본 발명의 다른 실시예에 의한 반도체 기억장치의 블록도.
제4도는 종래의 반도체 기억장치의 블록도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 열디코더 2 : 메모리 코어
4 : 데이타 버퍼 51, 52 : 데이타 레지스터
61, 62 : 스크램블러 회로 7 : 스크램블러 제어 회로
8 : 데이타 출력 버퍼 9 : 데이타 선택부
10 : 스크램블 제어 회로
본 발명은 반도체 기억장치에 관한 것으로, 특히 클록 동기형의 랜덤 액세스 메모리(RAM)에 있어서 데이타를 고속으로 또한 랜덤하게 출력하는데 적합한 반도체 기억장치에 관한 것이다.
근래에 마이크로프로세서는 고속화되고, 또 1차 캐시를 이용하여 커다란 용량을 내장할 수 있게 되었다. 이것에 착안하여 외부 메모리의 스피드에 기인하는 처리속도의 병목현상을 해소하기 위해, 데이타 액세스의 랜덤성을 다소 희생 하더라도 고속으로 데이타를 액세스할 수 있는 메모리가 제안되었다.
이와같은 메모리로서는 본 발명자가 이미 특원평 3-255354에서 제안한 것처럼 시스템에 공급되는 기본 클록에 동기하여 그 기본 클록의 특정번째의 사이클로 어드레스를 끌어들이고, 또한 그 사이클로부터 세어서 일정 사이클수 다음에 데이타의 입출력을 개시하는 것과, 특원평 4-63835에서 제안한 것이 있다. 후자는 다음과 같이 동작한다. 즉, 내부에 데이타 레지스터를 설치하고 있다. 메모리셀과 외부의 데이타 액세스를 하기 위해 한묶음의 액세스 데이타를 이 레지스터에 일시적으로 축적하고, 스크램블러에 의해 액세스 데이타를 어느 레지스터에 격납할 것인가를 선택한다. 스크램블러 제어회로에 의해 클록 신호의 사이클마다 스크램블러에 각각의 레지스터에 소정의 순서로 순회적으로 액세스 데이타를 격납시키는 제어를 한다. 입출력 버퍼에 의해 레지스터 및 외부와 데이타를 주고 받으며, 데이타 액세스 개시를 위한 선두 어드레스가 부여되면 스크램블러의 선택순위를 소정의 순서로 설정한다.
제4도는 이러한 종래의 반도체 기억장치의 블록도이다. 제4도에 도시한 것처럼 열 디코더(1)는 메모리 코어(2)의 셀 블록(CB1∼CB5)을 선택한다. 셀 블록(CB1∼CB5)을 선택한다. 셀 블록(CB1∼CB5)은 각각 4개의 컬럼(CM1∼CM4)을 갖는다. 열 디코더(1)에 의해 선택된 셀 블록(CB1∼CB5)의 컬럼(CM1∼CM4)의 데이타는 데이타선(DLN)에 동시에 출력된다. 데이타 선(DLN)의 데이타는 데이타 버퍼(4)를 통해 판독 기록 데이타선(RWD)에 전송된다. 판독 기록 데이타선(RWD)은 스크램블러 회로(61, 62)를 통해 데이타 레지스터(51, 52)에 접속되어 있다. 스크램블러 제어회로(7)는 판독 기록 데이타선(RWD)의 데이타를 2비트씩 데이타 레지스터(51, 52)의 데이타 영역(R1, R2, R3, R4)에 선택적으로 격납한다. 데이타 레지스터(51, 52)의 데이타는 데이타 선택부(9)에 의해 데이타 출력 버퍼(8)에 도출되어 데이타 출력으로서 외부로 꺼내진다.
이상 기술한 바와 같은 구성에 대하여는 다음에 그 동작을 설명한다.
열 디코더(1)에서 선택된 메모리 코어(2)의 셀 블록(CB1∼CB5)중 한 블록의 4개 컬럼(CM1∼CM4)으로 부터의 데이타가 동시에 데이타선(DLN)에 독출되어, 데이타 버퍼(4)를 통해 판독 출력 데이타선(RWD)에 전송된다. 이 4비트의 데이타는 스크램블러 제어회로(7)에 의해 제어되는 스크램블러 회로(61, 62)에 의해 2비트씩 데이타 레지스터(51, 52)의 데이타 영역(Rl, R2, R3, R4)의 선택 격납된다. 참고로 데이타 레지스터(51, 52)의 데이타 영역(Rl, R2, R3, R4)의 액세스 순서는(R1, R2, R3, R4)의 순이다. 그리고 데이타 영역(Rl, R2, R3, R4)의 데이타는 데이타 선택부(9)에 의해 선택적으로 데이타 출력 버퍼(8)에 보내져서 데이타 출력으로서 도출된다.
종래의 반도체 기억 장치는 이상과 같이 구성되므로 데이타 레지스터(51, 52)의 데이타 영역(Rl, R2, R3, R4)의 수인 4 이상의 비트수의 데이타를 출력할 때 컬럼(CM1∼CM4)중의 임의의 비트에서 데이타 액세스를 개시할 수 없게 되는 문제가 있다. 그것은 열 디코더(1)에 의해 선택되는 컬럼(CM1∼CM4)이 고정되어 있으므로 예를들어 8비트의 데이타를 취급할 때 4비트의 묶음을 2개 합쳐도 8비트 구성의 것과 같게 할 수는 없다. 즉 8비트의 연속된 액세스로는 되지 않는다. 예를들면 액세스 순번이 3-4-5-6-7-8-1-2로 되었으면 해도 3-4-1-2-5-6-7-8 또는 3-4-1-2-7-8-5-6라고 하는 액세스 순번으로 되어 버릴 수 있다. 이 문제를 해결하기 위해 레지스터 구성을 대규모로 하거나 액세스 속도를 희생하는 둥의 방법이 없는 것은 아니지만 이와 같이 하면 동기형 메모리의 특성은 손상된다.
본 발명의 목적은 상기 종래 기술의 문제점을 해소하고, 최소의 레지스터 수의 구성하에서, 이 레지스터의 수 이상의 컬럼 비트의 데이타를 연속해서 액세스할 수 있고, 이 액세스 개시의 컬럼 어드레스에 대해서도 임의로 설정하는 것을 가능하게 한 고속 액세스성이 뛰어난 클록 동기형 반도체 기억장치를 제공하기 위한 것이다.
본 발명의 반도체 기억장치는 복수의 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이로서 복수의 컬럼을 가지고 소정수 a의 컬럼이 하나의 컬럼군을 만들고 있는 메모리셀 어레이와, 상기 컬럼에 접속되어 상기 컬럼으로 부터의 데이타를 받는 데이타선의 소정수 2a를 갖는 데이타 선의 군과, 상기 컬럼과 상기 데이타선 사이에 접속되어 양자를 접속 분리하는 컬럼 게이트로서 상기 어떤 컬럼군에 속하는 상기 복수의 컬럼에 접속된 상기 컬럼 게이트의 복수가 각기 하나의 컬럼 게이트군을 만들고 있는 컬럼 게이트와, 상기 데이타 선으로 부터의 데이타를 격납하는 데이타 레지스터로서 상기 데이타 레지스터의 소정수 a마다의 것이 제1, 제2의 2개의 데이타 레지스터군을 만들고 있는 데이타 레지스터와, 상기 복수의 컬럼으로 부터의 데이타를 어떤 순서로 독출하는지를 내용으로 하는 독출 어드레스에 기초하여 상기 복수의 컬럼 게이트군 중의 2개를 선택적으로 온으로 하는 동시에 이것에 의해 상기 데이타선 군에 전송되는 소정수 2a의 데이타 중의 소정수 a의 소기의 데이타를 상기 제1데이타 레지스터군 중의 소정수 a의 상기 데이타 레지스터에 소정의 순서로 격납시키는 제1제어와, 이 다음 다시 상기 독출 어드레스에 의거하여 상기 복수의 컬럼 게이트군 중의 2개를 선택적으로 온으로 할 때에 이것에 의해 상기 데이타선 군에 전송되는 소정수 2a의 데이타 중의 소정수 a의 소기의 데이타를 상기 제2데이타 레지스터군 중의 소정수 a의 상기 데이타 레지스터에 소정의 순서로 격납시키는 제2제어의 2개의 제어를 반복하는 제어수단을 구비하는 것으로서 구성된다.
독출 어드레스에 의거하여 제어 수단은 컬럼 게이트군 중의 임의의 2개를 선택적으로 온으로 한다. 이것에 의해 2a개의 데이타가 데이타선군에 전송된다. 2a개의 데이타중 독출 어드레스에 의거한 a개의 것이 제어 수단에 의해 제1데이타 레지스터군 중의 데이타 레지스터 내에 독출 순서에 따라 격납된다. 이 동작은 제2데이타 레지스터군 중에 대해서도 행해진다. 이상의 동작이 반복되어 독출 어드레스에 따른 순서로 각 컬럼으로 부터의 데이타가 출력된다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 본 발명의 일실시예에 의한 반도체 기억장치의 블록도이다. 제1도에 있어서 MCA는 메모리셀 어레이이며, 매트릭스 형상으로 배열된 복수의 메모리셀을 갖는다. 이 메모리셀 어레이(MCA)에는 행디코더(RD)로 부터의 디코드신호가 가해진다. 제1도에 도시한 것처럼 메모리 셀 어레이를 구성하는 컬럼(b11, b12, b21, b22, b31, b32, b41, b42,…, bn1, bn2)은 각기 한 쌍의 상보적인 비트선을 가지며, 센스 증폭기 등으로 비트선의 데이타를 감지함으로써 데이타의 독출이 행해진다. 각 컬럼(b11, b12, b21, b22, b31, b32, b41, b42,…, bnl, bn2)은 게이트(11, 12, 13, 14, 15, 16, 17, 18,…,1n-1, 1n)에 접속된다. 게이트(11∼1n)는 컬럼 셀렉트선(C1∼Cn/2)에 의해 온/오프 제어된다. 컬럼 셀렉트선은 그 2개가 컬럼 게이트군 선택회로(CGS)에 의해 선택된다. 1개의 컬럼 셀렉트선으로 2개의 컬럼 게이트가 온된다. 게이트(11∼1n)를 통해 컬럼(bl1, b12,…, bn1, bn2)의 데이타는 데이타선(DLN)에 전달된다. 스크램블 제어회로(10)는 스크램블러 회로(61, 62)를 제어하는 기능에 더해서 상기 컬럼 게이트군 선택회로(CGS)를 통해 컬럼 셀렉트선(C1∼Cn/2)중의 2개를 선택하는 기능을 갖는다. 스크램블 제어회로(10)에는 독출 어드레스 AREAD가 가해지고 있다.
이상 기술한 바와 같은 구성의 동작을 설명한다.
컬럼 셀렉트선(C1)이 활성화되면 게이트(11, 12)에 의해 컬럼(b11, b12)의 2개의 데이타가 데이타선(DLN)에 출력된다. 이와 동일하게 컬럼 셀렉트선(C2)이 활성화되면, 게이트(13, 14)에 의해 컬럼(b21, b22)의 2개의 데이타가 데이타선(DLN)에 출력된다. 마찬가지로 컬럼 셀렉트선(Cn/2)이 활성화되면, 게이트(1n-1, 1n)에 의해 컬럼(bn1, bn2)의 2개의 데이타가 데이타선(DLN)에 출력된다.
스크램블 제어 회로(10)에 의해 컬럼 셀렉트선(C1∼Cn/2)중의 2개가 동시에 활성화된다. 그 결과, 게이트(11∼1n)중의 4개가 선택되며, 선택된 게이트를 통해 4개의 컬럼으로 부터의 4비트의 데이타가 데이타선(DLN)에 출력된다. 그리고, 이 경우 동일한 데이타선(DLN)에 복수의 데이타가 출력되는 컬럼 셀렉트선(C1∼Cn/2)의 선택(예를들면 C1과 C3가 동시에 선택)은 피하고, 데이타의 간섭이 생기지 않도록 하고 있다.
데이타선(DLN)에 전송된 4비트의 데이타는 데이타 버퍼(4)에 의해 증폭되고, 판독/기록 데이타선(RWD)에 전송된다. 이와 같이 해서 판독/기록 데이타선(RWD)에 전송된 4비트의 데이타는 스크램블러 회로(61, 62)에 의해 각기 2비트가 선택되고, 데이타 레지스터(51)의 데이타 영역(R1, R2) 또는 데이타 레지스터(52)의 데이타 영역(R3, R4)에 각각 격납된다. 이 제어는 스크램블 제어회로(10)에 의해 스크램블러 회로(61, 62)를 제어함으로써 행해진다. 데이타 레지스터(51, 52)의 데이타 영역(R1, R2, R3, R4)의 데이타는 데이타 선택부(9)에 의해 선택적으로 데이타 출력 버퍼(8)를 통해 외부에 데이타 출력으로서 도출된다.
이상과 같은 동작을 시간을 따라 표시한 것이 제2도의 타이밍도이다. 참고로 제2도의 (A)는 기본 클록(CLK), (B)는 컬럼 어드레스 셀렉트 신호(/CAS), (C)는 데이타 영역(R1/R2)에 격납된 데이타를 포함하는 데이타, (D)는 데이타 영역(R1/R2)에 데이타를 격납하는 타이밍, (E)는 데이타 영역(R3/R4)에 데이타를 격납하는 타이밍, (F)는 데이타 영역(R3/4)에 격납될 데이타를 포함하는 데이타, (G), (H), (I)는 각기 데이타 출력으로서 도출되는 출력 1, 2, 3의 상태, (J)는 컬럼 셀렉트선(Cl∼Cn/2)의 상태를 각기 나타내는 것이다.
컬럼 셀렉트선(C1∼Cn/2)의 선택은 클록(CLK)의 1, 3, 5, 7,… 등의 사이클로 새로 실행된다. 새로 선택된 컬럼(b11∼bn2)의 데이타는 대략 2사이클 후에 판독/기록 데이타선(RWD)에 확정한 데이타로서 나타난다. 이 데이타의 확정 모양을 제2도 (C)와 (F)에 나타냈다. 이들 데이타는 4비트씩 전송되어 확정된다.4비트중의 2비트가 선택되어 데이타 레지스터(51, 52)에 격납된다. 이 때문에 제2도에서는 데이타 레지스터(51, 52) 별로 따로따로 표시하고 있다. (C)의 데이타는 데이타 영역(Rl, R2)에 격납될 2비트의 데이타를 포함하는 4비트의 데이타를 표시하고 있다. (F)는 데이타 영역(R3, R4)에 격납될 2비트의 데이타를 포함하는 4비트의 데이타를 나타내고 있다. 이들 데이타가 확정된 시점에서 데이타 레지스터(51, 52)에 격납하면 격납된 데이타를 데이타 선택부(9)에 의해 데이타 영역(R1, R2, R3, R4)을 순차적으로 액세스함으로써, 출력 데이타로서 외부에 꺼낼 수 있다. 스크램블 제어회로(10)에 의한 데이타 레지스터(51, 52)로의 데이타 격납 타이밍은 제2도의 (D, E)에 도시한 바와 같다.즉, 데이타 영역(Rl, R2)에의 데이타의 격납 신호가 H일 때는 데이타 레지스터(51, 52)의 데이타 영역(Rl, R2, R3, R4)은 데이타를 유지한다. 격납 신호가 T일 때는 데이타 레지스터(51, 52)의 데이타 영역(Rl, R2, R3, R4)은 판독/기록 데이타선(RWD)의 4비트의 데이타중에서 스크램블러 회로(61, 62)의 선택에 따라 2비트를 격납한다.
클록 CLK가 1로 설정된 어드레스로 부터의 데이타의 출력(1)은 다음과 같이 행해진다. 즉, 이 설정된 선두 어드레스의 컬럼을 포함하는 컬럼 셀렉트선(C1∼Cn/2)과, 출력의 시퀀스의 순번 방향의 이웃인 컬럼 셀렉트선(C1∼Cn/2)을 스크램블 제어회로(10)의 제어에 의거하여 선택적으로 활성화한다. 이것에 의해 대응하는 게이트(11, 12, 13,…, 1n)가 선택되어, 4비트의 데이타가 데이타선(DLN)에 출력된다. 이들 데이타가 데이타 버퍼(4)에 의해 감지되어 판독/기록 데이타선(RWD)에 확정된다(제2도의 (C)). 이 4비트의 데이타중에서 출력(1)의 최초의 2비트를 구성하는 데이타를 데이타 영역(Rl, R2)에 스크램블러회로(61)를 통해 격납한다. 이 타이밍은 제2도의 (D)에 도시한 바와 같다. 다음에 선두 어드레스 설정의 사이클에서 2사이클 째의 클록 CLK의 3에서는 외부에서 어드레스의 설정이 이루어지지 않아도, 스크램블 제어회로(10)의 작용에 의해 출력 1의 3번째 어드레스가. 외부에서 설정된 것과 같은 동작을 한다. 이때, 데이타선(DLN)에 독출되어 판독/기록 데이타선(RWD)에 확정되는 데이타의 모양을 게2도(F)에 나타낸다. 이와 같이 해서 확정된 4비트의 데이타중, 출력 1의 3번째, 4번째에 출력되는 어드레스의 2비트를, 스크램블러 회로(62)를 통해 데이타 레지스터(52)의 데이타 영역(R3, R4)에 격납한다. 이 모양은 제2도(E)에 도시한 바와 같다. 이하, 클록 CLK의 2사이클 마다 상기와 같은 동작을 반복한다.
한편, 데이타 레지스터(51, 52)에 격납된 데이타는 제2도(A)의 클록 CLK위에 나타낸 순서로 데이타 영역(Rl, R2, R3, R4)과 순서대로 액세스된다. 판독/기록 데이타선(RWD)에 전송된 다음 데이타 레지스터(51, 52)에 격납된 데이타는 스크램블 제어회로(10)에 의해 기대되는 어드레스순으로 되어 있다. 이 때문에 기대된 순서로 출력된다. 한편 일련의 데이타 출력의 선두 어드레스를 재설정한 데이타 출력은 출력 2, 3으로서 제2도(H), (I)에 도시한 바와 같다. 즉, 클록 CLK의 12에서 연속해서 새로운 어드레스로 부터의 데이타 출력을 행하기 위해서는 클록 CLK의 9에 있어서 새로운 선두 어드레스를 외부에서 설정한다.이 새로운 데이타가 지금까지 설명한 것과 같이 전송되어, 제2도(C)에 A로 도시한 것처럼 확정되고, 데이타 영역(Rl, R2)에 격납되어 출력 1에 계속해서 연속적으로 출력이 가능하다.
또한 출력 2의 일련의 데이타 출력이 끝나지 않은 동안에 새로운 선두 어드레스를 설정하고 있는 것이 출력 3이다.출력 3은 데이타 레지스터(52)의 데이타 영역(R3)에서 데이타 출력을 개시하게 된다. 데이타 전송의 시퀀스는 지금까지의 설명과 같다. 새로운 선두 어드레스의 설정은 클록 CLK의 11로 하게 된다. 이 선두 어드레스를 포함하는 4비트의 데이타가 판독/기록 데이타선(RWD)에 확정된다. 이것은 제2도(F)에서 B로 나타낸 바와 같다. 이 4비트의 데이타에서 3비트가 스크램블러 회로(62)에서 선택되어 데이타 레지스터(52)의 데이타 영역(R3, R4)에 제2도(E)에 도시된 타이밍으로 격납된다. 이하, 2사이클 마다 4비트의 데이타가 전송되고, 이 중에서 2비트의 데이타가 선택되는 시퀀스가 반복되어 일련의 데이타를 연속해서 출력할 수 있게 된다.
다음에 일련의 데이타를 8비트로 했을 경우에, 스크램블 제어에 의해 어떤 순서로 컬럼 섹렉트선(C1∼Cn/2)과, 스크램블러 회로(61, 62)를 선택하는 가에 대해 설명한다.
여기서는 제1도 구성의 컬럼 셀렉트선(C1∼C4)이 이 일련의 8비트의 데이타 시퀀스에 대응하는 것으로서 설명한다.
먼저 8비트의 데이타를 시리얼하게 순환적으로 액세스하는 모드에 대해 설명한다. 여기서 선두 어드레스로서는 8개가 있다. 각각의 경우에 있어서의 컬럼 셀렉트선(C1∼C4n)의 선택쌍과 4비트 데이타가 확정한 판독/기록 데이타선(RWD)중에서 선택할 2비트 분의 판독/기록 데이타선(RWD)과 데이타 레지스터(51, 52)의 (R1∼R4)의 대응은 표 1에 도시한 바와 같다.
[표 1]
(a) : 데이타 격납 레지스터
(A) : 선택되는 컬럼 선택선 쌍
(B) : 레지스터와 접속되는 RWD 선
[표 2]
(a) : 데이타 격납 레지스터
(A) : 선택되는 컬럼 선택선 쌍
(B) : 레지스터와 접속되는 RWD 선
다음에 연속된 8비트 데이타를 나타내는 3비트의 어드레스 비트가 최하위의 비트에서 자릿수 을리기의 캐리와는 관계없이 순차적으로 0, 1을 반복하는 액세스 모드에서의 관계를 표 2에 나타낸다. 이 액세스 순에서는 최하위의 비트는 각 사이클 마다 0과 1을 교대로, 제2비트는 110011 등과 같이 2사이클 마다 0과 1을 반복하며, 제3비트는 0000111100001111등처럼 4사이클마다 0과 1을 반복한다.
표 1, 표 2에서는 컬럼 셀렉트선(C1∼Cn/2)의 선택과, 데이타 레지스터(51, 52)의 데이타 영역(R1, R2, R3, R4)에의 선택된 판독/기록 데이타선(RWD)의 접속은 같은 난에 기재하고 있지만, 이것은 기능적으로 표시하고 있을 뿐이며 그들의 동작 타이밍은 다르다. 또 컬럼 셀렉트선(C1∼Cn/2)으로 선택, 전송된 데이타가 그 후에 데이타 영역(R1, R2, R3, R4)에 가해지는 것은 제2도의 타이밍 차트에 나타낸 바와 같다.
그리고 상기 실시예에서는 컬럼 셀렉트선(C1∼Cn/2)에 의해 데이타선(DLN)에 동시에 접속되는 컬럼(b11∼bn2)의 수가 2개일 경우를 예시했다. 물론 이 수는 실제의 시스템에 있어서, 컬럼(bl1∼bn2)에서 판독/기록 데이타선(RWD)에서의 데이타 확정까지에 걸리는 시간에 의해 변할 수 있다.
제3도는 이러한 관점으로 구성된 본 발명의 다른 실시예에 의한 반도체 기억장치의 블록도이다. 제3도에 도시한 것처럼, 하나의 컬럼 셀렉트선(C1, C2,…)의 각각에 의해 컬럼(b11, b12, b13, b21, b22, b23,…)중의 3비트씩의 2조가 게이트(11, 12, 13,…)에 의해 동시에 선택된다. 이 때문에 데이타선(DLN) 및 판독/기록 데이타선(RWD)은 각기 6개로 된다. 또, 데이타 레지스터(51)도 데이타 영역(Rl, R2, R3)에 대응하여 3비트로 되고, 데이타 레지스터(52)도 데이타 영역(R4, R5, R6)에 대응하여 3비트로 된다.
이상과 같은 구성에 의하면 컬럼 셀렉트선(C1, C2,…)에 의해 컬럼(b11, b12, b13)의 조, 컬럼(b21, b22, b23)의 조, 컬럼(b31, b32, b33)의 조, 컬럼(b41, b42, b43)의 조 등에서 2조가 게이트(11, 12, 13,…)를 통해 동시에 선택되고, 6비트의 데이타로서 데이타선(DLN)에 도출된다. 이 6비트의 데이타는 데이타 버퍼(4)를 통해 판독/기록 데이타선(RWD)에 6비트의 데이타로서 전송되고, 다시 스크램블러 회로(61, 62)를 통해 3비트씩이 데이타 레지스터(51, 52)에 전송, 격납된다. 다음에 데이타 선택부(9)에 의해 데이타 레지스터(51, 52)의 데이타 영역(Rl, R2, R3, R4, R5, R6)을 선택하여, 데이타 출력 버퍼(8)를 통해 데이타 출력을 외부에 도출한다. 이 경우의 어드레스의 경신은 3사이클 마다 행해진다.
일반적으로 a사이클로 컬럼으로 부터의 데이타가 레지스터의 바로 앞까지 데이타 전송된다고 하면, 하나의 컬럼 셀렉트선에서 선택되는 컬럼수는 a컬럼이며, 2개의 컬럼 선택선이 동시에 선택되어 2a비트의 데이타가 전송된다. 출력용의 레지스터 수도 2a개이지만, 데이타의 선택적 격납은 a개의 레지스터에 대해 a비트를 2a비트에서 선택해서 행해진다. 이처럼 a사이클마다 2개의 컬럼 셀렉트선을 선택함으로써, 출력 레지스터수 이상의 일련의 데이타의 액세스가 가능해진다.
본 발명의 실시예에 의하면 메모리셀 어레이의 컬럼에서 출력용 레지스터 까지의 데이타 전송 시간으로서 기본 클록의 a사이클을 필요로 하는 동기형 시스템에 있어서 다음과 같이 동작한다. 즉, 1개의 컬럼 선택선의 선택에 의해 a비트분의 컬럼에서 동시에 데이타가 전송된다. a사이클 마다의 데이타 전송시에는 스크램블 제어에 의해 2개의 컬럼 선택선을 선택하여 2a비트의 데이타를 전송한다. 이와 같이 해서 2a개의 출력 레지스터 중의 a개의 레지스터에 선택적으로 a비트를 격납한다. 이와같이 하는 것으로 임의의 어드레스에서 전송된 2a비트중에는 반드시 a비트의 데이타가 존재한다. 이 때문에 a사이클마다 a개의 레지스터에 미리 결정된 데이타 액세스 순으로 데이타를 격납해 갈 수 있다. 따라서 a사이클마다 새로운 선두 어드레스의 설정이 가능해지는 데다 데이타 전송 및 데이타 레지스터의 수에는 관계 없이, 연속해서 데이타의 액세스가 가능해져서 최적의 동기형 데이타 액세스가 가능해진다.
그리고 본원 청구 범위의 각 구성요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
이상과 같이 본 발명에 의하면 출력측의 데이타 레지스터의 수 이상의 컬럼 데이타를 데이타 레지스터의 수와는 직접적인 관계없이 연속적으로 액세스할 수 있고, 또한 이 액세스 개시의 어드레스도 임의로 설정할 수 있다.

Claims (17)

  1. 복수의 컬럼을 가지는 매트릭스 형태로 배치되고 2개의 "a" 유닛 컬럼이 동시에 선택가능한 복수의 메모리셀로 구성되는 메모리셀 어레이(MCA)와, 각각 "a" 유닛의 단일 비트 레지스터를 가지는 2개의 "a" 비트 레지스터로 구성된 데이타 레지스터 수단과, 외부에서 입력된 클록의 "a" 사이클마다 2개의 "a" 유닛 컬럼을 1회 선택하고, 처음의 "a" 사이클에서 선택된 2개의 "a" 유닛 컬럼의 데이타로부터 "a" 유닛 데이타를 선택하고, 판독 어드레스의 순서로 2개의 "a" 비트 레지스터중 처음 레지스터에 상기 선택된 "a" 유닛의 데이타를 저장하고, 연속하는 "a" 사이클에서 선택된 2개의 "a" 유닛 컬럼의 데이타로부터 "a" 유닛 데이타를 선택하며, 판독 어드레스의 순서로 상기 2개의 "a" 비트 레지스터중 2번째 레지스터에 상기 선택된 "a" 유닛의 데이타를 저장하는 제어수단과, 판독 어드레스의 순서에 상관없이 연속되는 순서로 상기 레지스터 수단을 구성하는 단일 비트 레지스터를 스캔함으로써 상기 데이타 레지스터 수단에 저장된 2개의 "a" 유닛 데이타를 출력하는 데이타 출력수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 데이타 출력수단은 외부에서 입력된 클록(CLK)에 따라 동기되는 데이타를 출력하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 복수의 컬럼은 고정된 조합의 "a" 유닛이 동시에 선택되도록 "a" 유닛마다 고정적으로 조합된 컬럼 그룹으로 구성되고, 그에 따라 2개의 "a" 유닛조합중 2개의 "a" 유닛 컬럼을 선택하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제어수단은 각각이 상기 컬럼그룹중 하나를 선택하는 복수의 선택라인을 구비한 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 컬럼은 데이타 전송라인을 통해 각각 단일 비트 레지스터에 연결되는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 데이타 전송라인은 각각이 2개의 보상신호를 전송하기 위한 적어도 하나의 단일선으로 구성되는 2개의 a 유닛의 데이타 전송라인을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 판독 어드레스의 순서로 헤드 어드레스에 응답하여, 헤드 어드레스 컬럼을 포함하는 컬럼군을 선택하는 컬럼 선택라인과, 헤드 어드레스 이후에 연속 어드레스의 어드레스컬럼을 포함하는 어드레스를 포함하는 컬럼군을 선택하는 컬럼 선택라인이 동시에 선택되도록 상기 제어수단이 제1제어 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제어수단은 헤드 어드레스가 외부로 출력된 "a" 사이클 클록의 각각에 대해 판독 어드레스의 순서로 외부적으로 설정될 수 있도록 제2제어동작을 수행하며, 먼저 "a" 사이클로 선택된 2개의 "a" 유닛 컬럼의 데이타로부터 "a" 유닛의 데이타가 선택되고, 상기 선택된 데이타는 판독 어드레스의 순서로 2개의 "a" 비트 레지스터중 처음 레지스터에 저장되며, 계속되는 "a" 사이클로선택된 컬럼의 2개의 "a" 유닛의 데이타로부터 "a" 유닛의 데이타가 선택되고, 상기 선택된 데이타는 판독 어드레스의 순서로 2개의 "a" 비트 레지스터에 2번째로 저장되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 스크램블러는 데이타 전송라인과 제1 및 제2레지스터 사이에 각각 접속되며, 상기 제어수단은 각 스크램블러를 제어함으로써 제2제어 동작을 수행하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, "a"는 2인 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서, "a"는 3인 것을 특징으로 하는 반도체 기억장치.
  12. 제7항에 있어서, "a"는 2인 것을 특징으로 하는 반도체 기억장치.
  13. 제7항에 있어서, "a"는 3인 것을 특징으로 하는 반도체 기억장치.
  14. 제2항에 있어서, "a"는 2인 것을 특징으로 하는 반도체 기억장치.
  15. 제2항에 있어서, "a"는 3인 것을 특징으로 하는 반도체 기억장치.
  16. 제1항에 있어서, "a"는 2인 것을 특징으로 하는 반도체 기억장치.
  17. 제2항에 있어서, "a"는 3인 것을 특징으로 하는 반도체 기억장치.
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