JPH08138372A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ランダムにアクセスされるデータの読出し／
書込み処理と、シリアルにアクセスされるデータの読出
し／書込み処理を、共に高速で行うことができるマルチ
ポート・メモリを提供する。 【構成】 マルチポート・メモリ１０は、クロック信号
の変化する毎に、アドレスバッファ１２からのランダム
アクセス用のアドレスと、アドレスカウンタ１３からの
シリアルアクセス用のアドレスを選択するアドレスセレ
クタ１６を具え、又、これに合わせて第１のデータバッ
ファ１４、第２のデータバッファ１５を切り替えるセレ
クタ１７を具える。ランダム・アクセス用データとシリ
アル・アクセス用データの読出し／書込み動作が、当該
クロック信号に基いて高速に切り替わる。記憶部１１が
あたかも、ＲＡＭと、ＳＡＭの２つの異なる種類のメモ
リとして機能するため、従来のマルチポート・メモリで
必要となる転送サイクルが不要となり読出し／書込み処
理が高速化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、更に
は、複数の入・出力ポートを具えた記憶装置（マルチ・
ポート・ランダム・アクセス・メモリ）に適用して特に
有効な技術に関し、例えばビデオ・ランダム・アクセス
・メモリに利用して有用な技術に関する。

【０００２】

【従来の技術】従来より、パーソナルコンピュータ等、
ディスプレイを具えた電子機器の動作制御を行なうため
の記憶装置として、ビデオ・ランダム・アクセス・メモ
リ（以下単に「ＶＲＡＭ」と称する。）が用いられてい
る。このＶＲＡＭは、主たるランダム・アクセス・メモ
リとしての機能（コンピュータ本体側での演算／動作処
理を行なうための、ランダムなデータの読出し／書込
み）に、更に、画像処理を行うためのシリアル・アクセ
ス・メモリとしての機能（予め設定された順序に従った
データの読出し／書込み）を付加したものである。そし
て、これら相異なる機能を、１つのメモリにて行うため
に、その入・出力ポートが別個に設けられる（マルチポ
ート・ランダム・アクセス・メモリ）。

【０００３】ところで、ランダムにアクセスされたデー
タは、当該メモリに接続された他のデバイスとの間で、
並列に（例えば８ビット宛）そのデータの遣取りが行わ
れ、これによって処理時間の短縮化が図られている。一
方、順次（シリアルに）アクセスされたデータは、他の
デバイスとの間で、直列にそのデータの遣取りが行われ
る。この場合、並列的なデータの遣取りに比べてその処
理時間が長くなる。

【０００４】そこで、従来のＶＲＡＭでは、上記ランダ
ムなデータの読出し／書込み動作を行なう入・出力ポー
ト側には、そのメモリセルをダイナミック動作によって
その記憶データを保持するタイプのメモリセル（ダイナ
ミック形メモリセル）とするＤＲＡＭを設け、シリアル
ポート側には、スタティック動作によってその記憶デー
タが保持されるタイプ（例えばフリップフロップ）のメ
モリセル（スタティック形メモリセル）からなるシリア
ル・アクセス・メモリ（バッファ記憶部）を設け、上記
ＤＲＡＭからシリアル・アクセス・メモリへデータを転
送して高速で読み出せるようにしていた。

【０００５】図２に、従来のＶＲＡＭの構成例を示す。
ＶＲＡＭ２０は、主たる記憶部２１が、ダイナミック形
のメモリセル構造であり、この記憶部２１に対しては、
並列的なデータの読出し／書込み処理が行われる（例え
ば８ビット毎に他のデバイス間でデータの遣取りが行わ
れる）。そして、これに接続された記憶部２２は、スタ
ティック形メモリセル構造となっている。この記憶部２
２は、記憶部２１から並列的に送られてきたデータを、
直列的に外部（他のデバイス）に出力するものであり
（シリアル・アクセス・メモリ）、直列的なデータの読
出し／書込みを高速に行うために、そのメモリセルアレ
イが、高速動作性に優れた、スタティック形構造（フリ
ップフロップ）となっている。このように構成された記
憶部２２は、主たる記憶部２１との間で定期的にデータ
の遣取りを行なう（この処理期間を「転送サイクル」と
云う）。そして、記憶部２２は記憶されているデータ
を、順次、所定のクロック信号発生タイミングに同期し
て１ビット宛、他のデバイスとの間で、遣取りを行な
う。

【０００６】このように、シリアル・アクセス・メモリ
を設けることによって、シリアルにアクセスされるデー
タを、ランダムにアクセスされるデータと同様に、高集
積化に優れたダイナミック形メモリに記憶することで、
当該マルチポート・メモリ全体としてその高集積化が図
られている。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記のように従来のＶ
ＲＡＭでは、他のデバイスとの間でシリアルにデータの
遣取りを行なう際に、そのデータが、ダイナミック形の
記憶部２１とスタティック形の記憶部２２との間で、一
定の転送サイクル内で転送されるようになっているた
め、この転送サイクルの間、上記記憶部２１を用いたラ
ンダムなデータの読出し／書込みができず、その動作タ
イミングが制限されてしまい、ランダムなデータのアク
セス処理の速度が低下するという不具合があった。

【０００８】本発明は、かかる事情に鑑みてなされたも
ので、ランダムにアクセスされるデータの読出し／書込
み処理と、シリアルにアクセスされるデータの読出し／
書込み処理を、共に高速で行うことができるマルチポー
ト・メモリを提供することをその主たる目的とする。こ
の発明の前記ならびにそのほかの目的と新規な特徴につ
いては、本明細書の記述および添附図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明は、マルチ・ポート・メモリ
の記憶部を、スタティック形のメモリセルにて構成する
と共に、外部からのランダムなアドレス信号を上記記憶
部に入力する第１のアドレス入力手段と、規則性を持っ
たアドレス信号を順次生成し、上記記憶部に供給する第
２のアドレス入力手段と、内部で発生され若くは外部か
ら供給されたクロック信号に同期して、上記１のアドレ
ス入力手段からのアドレス信号と第２のアドレス入力手
段からのアドレス信号の何れか一方を選択してこれを上
記記憶部に出力するアドレス選択手段と、パラレル入・
出力ポートに接続され、上記メモリセルアレイ部から読
み出されたデータ、若くは書込まれるデータを受けこれ
を並列処理する第１のデータバッファ手段と、シリアル
入・出力ポートに接続され、上記メモリセルアレイ部か
ら読み出されたデータ、若くは書込まれるデータを受け
これを直列処理する第２のデータバッファ手段と、上記
クロック信号に同期して上記第１，第２のデータバッフ
ァ手段の何れかを選択して、斯く選択されたバッファ手
段に、上記記憶部とのデータの遣取りを行わせるデータ
選択手段とを具えるようにしたものである。

【００１０】

【作用】上記第１，第２のアドレス入力手段と記憶部と
の接続、及び、上記第１，第２のデータバッファ手段と
記憶部との接続を、上記クロック信号の変化の度に切り
替えることによって、上記記憶部では、ランダム・アク
セス・メモリとしての機能と、シリアル・アクセス・メ
モリとして機能とに交互に切り替わるようになる。又、
上記クロック信号発生毎にその機能が切り替わるため、
従来のマルチポート・メモリで行われていた、主記憶部
（ダイナミック形メモリセル）とバッファ記憶部（スタ
ティック形メモリセル）との間のデータの遣取りに要す
る転送サイクルが不要となり、ランダムにデータをアク
セスするときの処理速度が向上する。

【００１１】

【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は、本実施例のマルチポート・メモリ
の構成を示すブロック図である。このマルチポート・メ
モリは、後述する第１の入・出力ポートを用いて、記憶
データをランダムにアクセスする、ランダム・アクセス
・メモリとしの機能と、第２の入・出力ポートを用い
て、記憶データを順次（シリアル）アクセスする、シリ
アル・アクセス・メモリ（ＳＡＭ）としての機能とを具
えている。このマルチポート・メモリ１０は、例えば、
ビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）に用
いられる。

【００１２】マルチポート・メモリ１０は、その記憶部
１１が、スタティック動作によってその記憶データが保
持されるメモリセル構造（スタティック形メモリ）とな
っており、この記憶部１１には、ランダムなアクセス動
作によって読出し／書込みされるデータと、シリアルな
アクセス動作によって読出し／書込みされるデータとが
記憶される。この記憶部１１には、２系統のアドレス入
力部（第１のアドレス入力手段１２），（第２のアドレ
ス入力手段１３）と、２系統のデータ入・出力部（第１
の入・出力ポート１４），（第２の入・出力ポート１
５）とが接続されている。

【００１３】より具体的には、上記記憶部１１には、記
憶装置の外部のデバイス（例えばＣＰＵ）からランダム
なデータの読出し／書込みを行うためのアドレスデータ
信号が入力されるアドレスバッファ（第１のアドレス入
力手段）１２、任意のスタートアドレスから連続するア
ドレス信号を順次発生するアドレスカウンタ（第２のア
ドレス入力手段）１３が接続されている。又、上記アド
レスバッファ１２，アドレスカウンタ１３と、記憶部１
１との間には、アドレスセレクタ１６が設けられてい
る。

【００１４】このアドレスセレクタ１６には、当該メモ
リチップ外のクロック発生手段１９からのクロック信号
ＣＫが入力され、このアドレスセレクタ１６は、入力さ
れたクロック信号の切替タイミング（信号の立上り／立
下りタイミング）に基いて、記憶部１１に、アドレスバ
ッファ１２，アドレスカウンタ１３の何れかのアドレス
信号を選択的に入力させて、そのデータの読出し／書込
み動作（ランダムなデータの読出し／書込み動作、シリ
アルな（順次）データの読出し／書込み動作）を切り替
えるようになっている。

【００１５】又、上記記憶部１１には、ランダムにアク
セスされるデータ用のバッファ（第１のデータバッファ
手段）１４と、シリアルにアクセスされるデータ用のバ
ッファ（第２のデータバッファ手段）１５とが接続され
ている。このうち第１のデータバッファ１４は、ランダ
ムにアクセスされるデータのパラメータれる入・出力ポ
ートに接続される。しかして、データの読出し時、記憶
部１１からランダムに読み出されたデータは、このバッ
ファ１４に送られ、その後、所定ビット数宛一括して他
のデバイスに転送される。又、データの書込み時、外部
から一括して入力された複数の書込み用データは、バッ
ファ１４に送られ、その後、ランダムにアクセスされた
アドレスのメモリセルに所定ビット数宛一括して記憶さ
れる（並列処理）。

【００１６】又、第２のデータバッファ１５は、シリア
ルにアクセスされるデータのシリアル入・出力ポートに
接続される。しかして、記憶部１１からシリアルに読み
出されたデータは、このバッファ１５を介して、読み出
された順序に従って他のデバイスに転送される。又、デ
ータの書込み時、外部から直列的に入力された書込み用
データは、バッファ１５に送られ、その後、シリアルに
アクセスされたアドレスのメモリセルに順次記憶される
（直列処理）。

【００１７】上記記憶部１１と、上記第１のデータバッ
ファ１４，第２のデータバッファ１５との間には、デー
タセレクタ１７が設けられている。このデータセレクタ
１７には、クロック発生手段１９からのクロック信号Ｃ
Ｋが入力され、セレクタ１７は、入力されたクロック信
号の切替タイミングに基いて、記憶部１１から読み出さ
れたデータを、第１のデータバッファ１４，第２のデー
タバッファ１５の何れかに選択的に出力し、又は、第１
のデータバッファ１４，第２のデータバッファ１５の選
択された側から記憶部１１に書込み用のデータを出力す
る。尚、このセレクタ１７によるデータバッファ１４，
１５の切替は、上記セレクタ１６によるアドレスバッフ
ァ１２，アドレスカウンタ１３の切替に同期して行われ
る。

【００１８】次に、上記のように構成されたマルチポー
ト・メモリ１０によるデータの読込み処理について、ビ
デオＲＡＭ（ＶＲＡＭ）における動作を例にあげて説明
する。マルチポート・メモリ１０にて構成されたＶＲＡ
Ｍの外部からのチップ選択信号が、クロック発生手段１
９に入力されると、該手段１９からのクロック信号が、
マルチポート・メモリ１０に取り込まれる。ここで「チ
ップ選択信号」とは、当該チップに設けられたデータ・
バスを、データの遣取りに用いることを許可するための
制御信号である。

【００１９】上記したクロック信号が所定の状態のとき
（例えばハイレベル）、この信号を受けているアドレス
セレクタ１６は、アドレスバッファ１２を選択し、該ア
ドレスバッファ１２を介して送られてくるアドレス信号
を、記憶部１１に送る。

【００２０】アドレスバッファ１２からのアドレス信号
を受けた記憶部１１は、図示省略のデコーダによって当
該アドレス信号をデコードし、対応するメモリセルの所
定のアドレスに記憶されたデータを読込み、斯く読み込
んだデータをデータセレクタ１７に送る。

【００２１】このときデータセレクタ１７にも、上記所
定状態のクロック信号が入力されており、このクロック
信号の状態によって該データセレクタ１７は、上記読み
込んだデータを第１のデータバッファ１４側に送る。し
かして、上記読み出されたデータは、該データセレクタ
１７、第１のデータバッファ１４を介してチップの外部
（例えば表示装置の動作制御用のＣＰＵ）に出力され
る。

【００２２】一方、クロック信号が、上記とは異なる状
態（例えば、ロウレベル）のときには、アドレスセレク
タ１７は、アドレスカウンタ１３からのアドレス信号
（該カウンタのカウント値）をアドレスセレクタ１６を
介して記憶部１１に送られる。この場合、今回のデータ
読込みが、当該カウント値を用いた初めてのデータ読込
みであるとき、或は、そのカウント値が所定値を越えた
ときには、アドレスバッファ１２を介して外部からスタ
ートアドレス（初期値）が読み込まれ、このスタートア
ドレスに基いてデータ読込みが行われる。尚、カウント
値の加算（又は減算）は、例えば、上記クロック信号の
発生毎に行われる。

【００２３】上記記憶部１１は、当該アドレス信号（カ
ウント値）に基いてアドレスをデコードし、対応するメ
モリセルに記憶されたデータを読込み、斯く読み込んだ
データをデータセレクタ１７に送る。このときデータセ
レクタ１７には、ロウレベルのクロック信号が入力され
ているので、読み出されたデータは、データセレクタ１
７、第２のデータバッファ１５を介して他のデバイスに
出力される。

【００２４】このように、クロック信号がハイレベルか
らロウレベル、ロウレベルからハイレベルに切り替わる
毎に、当該記憶部１１に接続された、２系統のアドレス
入力手段（アドレスバッファ１２，アドレスカウンタ１
３）から１つのアドレス入力手段が選択され、これに合
わせて、２系統のデータバッファ手段（第１のデータバ
ッファ１４，第２のデータバッファ１５）から１つのデ
ータバッファ手段が選択され、斯く選択されたアドレス
入力手段、データバッファ手段を用いたデータの読出し
が行われる。

【００２５】尚、上記記憶部１１の所定アドレスに所望
のデータを書込む場合も、上記クロック信号がハイレベ
ルからロウレベル、ロウレベルからハイレベルに変化す
る毎に、アドレスセレクタ１６によって、２つのアドレ
ス入力手段（アドレスバッファ、アドレスカウンタ）の
何れか一方が選択され、選択された入力手段が示す、所
定のアドレスに、ランダム・アクセス用のデータ（この
ときデータセレクタ１７によって第１のデータバッファ
１４が選択される）又はシリアル・アクセス用のデータ
（このとき第２のデータバッファ１５が選択される）が
適宜書き込まれる。尚、シリアル・アクセス用のデータ
を、記憶部１１に書き込む例としては、例えば、当該マ
ルチポート・メモリ１０を、プリンタ制御用のコンピュ
ータの記憶部や、ファクシミリ制御用のコンピュータの
記憶部として用いたとき、当該記憶部に外部から直列的
に送られてきたデータを記憶する場合等が考えられる。
このように直列的に送られてきたデータを記憶する場合
にも、従来のように当該データを一旦、バッファ記憶部
（図２のＳＡＭ）に記憶する必要がなく、データセレク
タ１７を切り替えるだけで、シリアル・アクセス用のデ
ータを、直接、記憶部１１に記憶することができるた
め、書込み処理の時間が短縮される。

【００２６】尚、この書込み処理を行なう場合には、上
記クロック信号と外部からの書込み許可信号（ライト信
号）とのアンド条件がとられ、この条件が満たされてい
るときにのみ、データの書込みが許可される。

【００２７】以上詳述したように、本実施例のマルチポ
ート・メモリでは、クロック信号がハイレベルからロウ
レベル、又はその逆に変化する毎に（立上り／立下りの
タイミングに同期して）、ランダムにアクセスするため
のアドレスと、シリアルにアクセスするためのアドレス
が、アドレスセレクタ１６によって切替えられて選択さ
れ、これに合わせて出力側のバッファ（入・出力ポー
ト）が、データセレクタ１７によって第１のデータバッ
ファ１４、第２のデータバッファ１５の何れかに切り替
えられるので、ランダム・アクセス用データとシリアル
・アクセス用データとの切替が、当該クロック信号に基
いて高速に行なうことができるようになる。又、クロッ
ク信号の変化に応じて、記憶部（スタティック形メモ
リ）１１が、ランダム・アクセス・メモリと、シリアル
・アクセス・メモリの２つの異なる種類のメモリとして
機能するため、同一チップ上に、主たる記憶部（ダイナ
ミック形メモリ）と、バッファ記憶部（スタティック形
メモリ）とを形成していた従来のマルチポート・メモリ
で必要となる転送サイクルが不要となり、ランダムなデ
ータの読出し／書込み処理が高速化される。又、本実施
例のマルチポート・メモリ１０では、記憶部１１をスタ
ティック形メモリセル構成としているため、そのアクセ
ス時間（クロック信号の立上りエッジ、又は立下りエッ
ジから、データが実際に出力されるまでの時間）は、汎
用ＳＲＡＭと略等しく、ダイナミック形メモリを用いた
従来のマルチポート・メモリに比べると、処理速度が大
幅に改善される。（一般にスタティック形メモリのアク
セス時間は、ダイナミック形メモリのアクセス時間の1/
3〜1/4であり、この分処理速度が速くなる。）

【００２８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、記憶部をスタティック形メモリにて構成
した例について説明したが、他のメモリ構造としてもよ
い。又、本実施例では、マルチポート・メモリの一例と
してＶＲＡＭをあげて説明したが、他のマルチポート・
メモリにも本発明は適用できる。又、本実施例では、マ
ルチポート・メモリを用いて、ランダムにアクセスされ
るデータの読出し／書込みと、シリアルにアクセスされ
るデータの読出し／書込みとを行うようにしているが、
２種のランダムにアクセスされるデータの読出し／書込
み動作を切り替えたり、２種のシリアルにアクセスされ
るデータの読出し／書込み動作を切り替えるようにして
もよい。又、本実施例の第１のデータバッファ１４、第
２のデータバッファ１５は、共にデータの読出し／書込
み処理ができるものとしたが、データの書込み処理の
み、或はデータの読出し処理のみが可能なバッファとし
てもよい。更に、シリアルアクセス側のデータバッファ
をシフトレジスタ構成とし、記憶部１１とデータバッフ
ァ１５との間のデータ転送はパラレルに行い、データバ
ッファを上記クロックよりも周波数の高いクロックで動
作させて高速のシリアルアクセスを行うように構成して
もよい。

【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマルチ
ポート・メモリのデータの読出し／書込み処理に適用し
た場合について説明したが、この発明はそれに限定され
るものでなく、他の半導体集積回路装置のデータの読出
し／書込み処理一般に利用することができる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ランダムなデータの読出し／書
込み処理と、シリアルなデータの読出し／書込み処理
を、簡易な構造のメモリにて、高速に行うことができ
る。

【図面の簡単な説明】

【図１】本発明のマルチポート・メモリの構成を示すブ
ロック図である。

【図２】従来のマルチポート・メモリの構成を示すブロ
ック図である。

【符号の説明】

１０ マルチポート・メモリ １１ 記憶部（スタティック形メモリセルアレイ） １２ アドレスバッファ（第１のアドレス入力手段） １３ アドレスカウンタ（第２のアドレス入力手段） １４ 第１のデータバッファ １５ 第２のデータバッファ １６ アドレスセレクタ １７ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山村 雅宏 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 スタティック動作によって記憶データが
   保持されるメモリセルにて構成された記憶部と、外部か
   らのランダムなアドレス信号を上記記憶部に入力する第
   １のアドレス入力手段と、規則性を持ったアドレス信号
   を順次生成し、上記記憶部に供給する第２のアドレス入
   力手段と、内部で発生され若くは外部から供給されたク
   ロック信号に同期して、上記第１のアドレス入力手段か
   らのアドレス信号と、第２のアドレス入力手段からのア
   ドレス信号の何れか一方を選択してこれを上記記憶部に
   出力するアドレス選択手段と、パラレル入・出力ポート
   に接続され、上記記憶部から読み出されたデータ、若く
   は書込まれるデータを受けこれを並列処理する第１のデ
   ータバッファ手段と、シリアル入・出力ポートに接続さ
   れ、上記記憶部から読み出されたデータ、若くは書込ま
   れるデータを受けこれを直列処理する第２のデータバッ
   ファ手段と、上記クロック信号に同期して上記第１，第
   ２のデータバッファ手段の何れかを選択して、当該バッ
   ファ手段に記憶部との間のデータの読出し／書込み処理
   を行わせるデータ選択手段とを具えてなることを特徴と
   する半導体記憶装置。
2. 【請求項２】 上記第２のアドレス入力手段は、上記ク
   ロック信号の発生毎に、アドレス値を、一定値宛加算又
   は減算して新たなアドレス値とすることを特徴とする請
   求項１に記載の半導体記憶装置。
3. 【請求項３】 上記第１のデータバッファ手段に送られ
   るデータは、表示装置の動作制御用のデータであり、上
   記第２のデータバッファ手段に送られるデータは、ディ
   スプレイ装置の表示データであることを特徴とする請求
   項１又は２に記載の半導体記憶装置。