KR930014606A - 메모리 어레이를 순차적으로 액세스시키기 위한 회로 및 방법 - Google Patents

메모리 어레이를 순차적으로 액세스시키기 위한 회로 및 방법 Download PDF

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KR930014606A
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KR1019920024606A
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Inventor
타이 지-더
알.디.코자드
Original Assignee
윌리엄 이 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

본 발명은 메모리 어레이(112)를 순차적으로 액세스시키기 위한 방법과 회로를 제공하며, 메모리 어레인 다수의 메모리 셀(140a-d)를 포함한다. 다수의 메모리 셀은 메모리 셀(140a-d)에 결합된 워드 라인(138a)에 응답하여 각각 기억된 데이타 비트를 출력하도록 선택된다. 메모리 셀(140a-d)에 의해 각각 기억된 데이타 비트출력은 메모리 셀(140a-d)중 관련된 메모리 셀에 각각 결합된 다수의 비트 라인(158a-d)로 수신된다. 각각의 비트 라인(158a-d)는 출력 라인(160b)에 선택적으로 결합되어, 다수의 선택 라인(124a-d)중 1개의 선택 라인에 응답하여 출력 라인(160b)는 비트 라인(158a-d)중 관련된 비트 라인으로부터 각각 기억된 데이타 비트를 액세스시킨다. 선택 라인(124a-d)사이에서 시프트함으로써, 출력라인(160b)는 선정된 순서로 각각 기억된 데이타 비트를 액세스시킨다.

Description

메모리 어레이를 순차적으로 액세스시키기 위한 회로 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 양호한 실시예의 메모리 어레이를 순차적으로 액세스시키기 위한 전기 회로의 개략도.
제3도는 양호한 실시예의 전형적인 전송 게이트의 개략적인 전기 회로도.

Claims (20)

  1. 다수의 메모리 셀을 포함하는 어레이를 순차적으로 액세스시키기 위한 회로에 있어서, 데이타 비트를 액세스시키기 위한 적어도 1개의 출력 라인, 각각 기억된 데이타 비트를 출력시키는 메모리 셀을 선택하기 위해 다수의 메모리 셀에 결합된 적어도 1개의 워드 라인, 비트라인들 각각이 상기 관련된 메모리 셀로부터 상기 각각 기억된 데이타 비트를 수신하기 위해 메모리 셀중 관련된 메모리 셀에 결합되는 다수의 비트 라인, 상기 출력 라인이상기 관련된 비트 라인으로부터 상기 각각 기억된 데이타 비트를 액세스시키드록 선택라인를 각각이 상기 비트라인중 관련된 비트 라인을 상기 출력 라인에 선택적으로 결합시키기 위해 각각 동작되는 다수의 선택 라인 및 상기 출력 라인이 선정된 순서로 상기 각각 기억된 데이타 비트를 액세스 되도록 상기 선택 라인 사이에서 시프트하기 위한 시프팅 회로를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 시프팅 회로가 클럭 라인 상의 펄스에 응답하여 상기 선택 라인 사이에서 시프트하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 시프팅 회로가 링 형태로 상기 선정된 순서로 액세스를 반복하도록 동작하는 것을 특징으로 하는 회로.
  4. 제1항에 있어서, 상기 시프팅 회로가 시프트 레지스터를 포함하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 시프트 레지스터가 링 계수기를 구성하는 것을 특징으로 하는 회로.
  6. 제1항에 있어서, 상기 시프팅 회로가 펄스를 제공하기 위한 클럭 라인, 상기 펄스에 응답하여 다수의 인에이블 라인 사이에서 시프트하기 위해 상기 클럭 라인에 결합된 시프트 레지스터 및 상기 인에이블 라인중 관련된 인에이블 라인에 시프트하는 상기 시프트 레지스터에 응답하여 상기 펄스 동안에 상기 선택 라인중 관련된 선택라인을 지정하도록 각각 동작할 수 있는 다수의 논리 게이트를 포함하는 겻을 특징으로 하는 회로.
  7. 제1항에 있어서, 선정된 순차의 행을 선택하는 워드 라인에서 시프트하기 위해 각각 상기 워드 라인에 결합된 행 시프트 회로를 포함하는 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 상기 행 시프트 회로가 상기 선정된 순서로 액세스되어 상기 각각의 기억된 데이타 비트를 갖고 있는 상기 출력 라인에 응답하여 다음의 순차 워드 라인에 시프트하는 것을 특징으로 하는 회로.
  9. 제7항에 있어서, 상기 행 시프팅 회로가 링 형태로 상기 행의 상기 선정된 순차를 반복하도록 동작되는 것을 특징으로 하는 회로.
  10. 제7항에 있어서, 상기 행 시프팅 회로가 행 시프트 레지스터를 포함하는 것을 특징으로 하는 회로.
  11. 제10항에 있어서, 상기 행 시프트 레지스터가 행 링 계수기를 구성하는 것을 특징으로 하는 회로.
  12. 제1항에 있어서, 적어도 1개의 추가 출력 라인 및 적어도 1개의 추가 비트 라인을 더 포함하되, 적어도 1개의 상기 선택 라인이 추가 비트 라인에 상기 상기 추가 출력 라인을 선택적으로 결합시키도록 동작되는 것을 특징으로 하는 회로.
  13. 다수의 셀을 포함하는 메모리 어레이를 순차적으로 액세스시키는 방법에 있어서, 메모리 셀에 결합된 워드라인에 응답하여 각각 기억된 데이타 비트를 출력시키는 다수의 메모리 셀을 선택하는 단게, 메모리 셀중 관련된 메모리 셀에 각각 결합된 다수의 비트 라인으로 상기 메모리 셀에 의해 상기 각각 기억된 데이타 비트를 수신하는 단계, 다수의 선택 라인중 1개의 선택 라인에 응답하여 상기 출력 라인이 상기 비트 라인중 관련된 비트 라인으로부터 상기 각각 기억된 데이타 비트를 액세스시키도록 각각의 상기 비트 라인을 출력 라인에 선택적으로 결합시키는 단계 및 상기 출력 라인이 선정된 순서로 상기 각각 기억된 데이타 비트를 액세스시키도록 상기 선택 라인사이에서 시프트하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 시프트하는 단계가 클럭 라인 상의 펄스에 응답하여 상기 선택 라인 사이에서 시프트하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제13항에 있어서, 상기 시프팅 단계가 링 형태로 상기 선정된 순서의 액세스를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제13항에 있어서, 상기 시프트하는 단계가 클럭 라인 상의 펄스를 제공하는 단계, 상기 펄스에 응답하여 다수의 인에이블 라인 사이에서 시프트하는 단계 및 상기 인에이블 라인중 관련된 인에이블 라인에 시프트하는 상기 시프트 레지스터에 응답하여 상기 펄스 동안에 상기 선택 라인중 관련된 선택 라인을 지정하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제13항에 있어서, 행의 선정된 순차를 선택하도록 워드 라인 사이에서 시프트하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 워드 라인 사이에서 시프트하는 단계가 상기 선정된 순서로 액세스되어 상기 각각 기억된 데이타 비트를 갖고 있는 상기 출력 라인에 응답하여 다음의 순차 워드 라인에 시프트하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 워드 라인 사이에서 시프트하는 단계가 링 형태로 상기 행의 상기 선정된 순차를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제13항에 있어서, 적어도 1개의 상기 선택 라인에 응답하여 적어도 1개의 추가 비트 라인을 적어도 1개의 추가 출력 라인에 선택적으로 결합시키는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920024606A 1991-12-19 1992-12-17 메모리 어레이를 순차적으로 액세스시키기 위한 회로 및 방법 KR930014606A (ko)

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