JPS58133698A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS58133698A JPS58133698A JP57015164A JP1516482A JPS58133698A JP S58133698 A JPS58133698 A JP S58133698A JP 57015164 A JP57015164 A JP 57015164A JP 1516482 A JP1516482 A JP 1516482A JP S58133698 A JPS58133698 A JP S58133698A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- information
- shift
- memory cell
- cell matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木精明線半導体メモリ装置の改良に関し、４１に情報の
連続読出しに関するものである。
連続読出しに関するものである。
従来の半導体メモリ装置の構成の一例を第１図に示す。
第１５！Ｉにおいて、列アドレス（Ａ・、ム１゜・・・
Ａｎ）は列デコーダｌｔ通ってメモリセル・マトリクス
２のｉ列目を選択する。そしてメモリセル龜マトリクス
２の出力線センスアンプ及びディジット・ドライバ４に
入力される。一方行アドレス（Ｂ・、Ｂ１．・・・Ｂｎ
）ａ行デコーダ３を通って特定の一行を選択する。また
人出力部切換装置７Ｆｉ切換信号Ｇａが入力されていな
ければ入出力バッツァ８からの入出力線ａ’ｔセンスア
ンプ及びディジット・ドライバ４への入出力線ｃＫ接続
し、切換信号Ｇａが入力されていれば入出力バッファ８
からの人出力１ｉ１ａをシフトレジスタ６への入出力線
ｂＫ接続する。人出力バッファ８では書込み信号ＷＥが
入力さｎていると入出力線ａと入力端子ＩＮが接続され
、書込み信号ＷＥが入力されていないと入出力ａａと出
力端子ＯＵＴが接続さｎる。
Ａｎ）は列デコーダｌｔ通ってメモリセル・マトリクス
２のｉ列目を選択する。そしてメモリセル龜マトリクス
２の出力線センスアンプ及びディジット・ドライバ４に
入力される。一方行アドレス（Ｂ・、Ｂ１．・・・Ｂｎ
）ａ行デコーダ３を通って特定の一行を選択する。また
人出力部切換装置７Ｆｉ切換信号Ｇａが入力されていな
ければ入出力バッツァ８からの入出力線ａ’ｔセンスア
ンプ及びディジット・ドライバ４への入出力線ｃＫ接続
し、切換信号Ｇａが入力されていれば入出力バッファ８
からの人出力１ｉ１ａをシフトレジスタ６への入出力線
ｂＫ接続する。人出力バッファ８では書込み信号ＷＥが
入力さｎていると入出力線ａと入力端子ＩＮが接続され
、書込み信号ＷＥが入力されていないと入出力ａａと出
力端子ＯＵＴが接続さｎる。
またセンスアンプ及びディジット・ドライバ４とシフト
レジスタ６との間の配線途中にはゲート信号Ｇ、が入力
されていれば導通状態となり、入力されていなけｎば非
導通状聰となる双方向性ゲー）５を設けて情報の流れを
制御する。ここでセンスアンプ及びディジット・ドライ
バ４と双方向性ゲート５及びシフトレジスタ６はそれぞ
れ１対ｌに対応している。たとえばメモリセル・マトリ
クス２がｍ行であればセンスアンプ及びディジット・ド
ライバ４がそれぞれｍ個、双方向性ゲート５はｍゲート
、シフトレジスタ６はｍビットである。
レジスタ６との間の配線途中にはゲート信号Ｇ、が入力
されていれば導通状態となり、入力されていなけｎば非
導通状聰となる双方向性ゲー）５を設けて情報の流れを
制御する。ここでセンスアンプ及びディジット・ドライ
バ４と双方向性ゲート５及びシフトレジスタ６はそれぞ
れ１対ｌに対応している。たとえばメモリセル・マトリ
クス２がｍ行であればセンスアンプ及びディジット・ド
ライバ４がそれぞれｍ個、双方向性ゲート５はｍゲート
、シフトレジスタ６はｍビットである。
ま九シフトレジスタ６はシフト信号８（りｐツク）を入
力すると１“クロックにつき１ビツトだけシフトする。
力すると１“クロックにつき１ビツトだけシフトする。
この従来１例の連続絖みだし動作を第１図を用いて具体
的に説明する。メモリセル・マトリクス２のｉ列目のｊ
行目に貯えられている情報を以後（ｉ、ｊ）と記す。
的に説明する。メモリセル・マトリクス２のｉ列目のｊ
行目に貯えられている情報を以後（ｉ、ｊ）と記す。
１ビツトの選択的な続出しｔ行なうＫは、ゲート信号Ｇ
、と切換信号Ｇ１を入力せずに列アドレス（Ａｓ 、
Ａｓ 、−ムｎ）と行アドレス（Ｂ、、Ｂ、・・・Ｂｎ
）を組み合わせて入力すればよく、（ｉ、ｊ）が銃み出
される。ｉ列目にあるｍビットの情報（ｔ、ｘＬ（ｉ、
ｚ）、・・・＋（ｌｅｍ）の連続的な貌出しを行なうｋ
は、まず切換信号Ｇａを入力し、列アドレス（人、。
、と切換信号Ｇ１を入力せずに列アドレス（Ａｓ 、
Ａｓ 、−ムｎ）と行アドレス（Ｂ、、Ｂ、・・・Ｂｎ
）を組み合わせて入力すればよく、（ｉ、ｊ）が銃み出
される。ｉ列目にあるｍビットの情報（ｔ、ｘＬ（ｉ、
ｚ）、・・・＋（ｌｅｍ）の連続的な貌出しを行なうｋ
は、まず切換信号Ｇａを入力し、列アドレス（人、。
ＡＩ 、・・・ムｎ）を入力することによｐｉ列目を選
択するとセンスアンプ及びディジット・ドライバ４には
（ｊ＋’Ｌ（’ｙ２）＋”・ｅ（１＊ｆｌｌ）が絖み出
される＠このときゲート信号Ｇｓを入力すると双方向性
ゲート５が導通状態とを９センスアンプ及びディジット
・ドライバ４に読み出された情報がシフトレジスタ６＃
／ｃ転送される。また、人出力部切換装置７には切換信
号Ｇ１が入力さｎているのでシフトレジスタ６の入出力
Ｉａｂと入出カッ（ツファ８への入出力Ｉｗａはすでに
接続され丸状１１になっており、書込み信号ＷＩ！を入
力しないことで入出力線ａは出力端子ＯＵ Ｔ Ｋｌ！
続されている。ここでシフト信号８ｔｌクロツク入力す
るとシフトレジスタ６の情報は１ビツトだけ上にシフト
して（１１２）が（ｉ、１）Ｋ”ムク、（ｆ、ｌ）はシ
フトレジスタ６０入出力１ｍｂと人出力部切換装置７と
入出力／（ンファ８の入出力線ａ及び入出力）（ツファ
８を通って出力端子０ＵＴＫ３１われるので読堆りが可
能である。続いてシフト信号Ｓを（ｍ−１）回同様に繰
り返して入力すると（ｉ、２）、（ｉ、３）、・・・、
（ｉ。
択するとセンスアンプ及びディジット・ドライバ４には
（ｊ＋’Ｌ（’ｙ２）＋”・ｅ（１＊ｆｌｌ）が絖み出
される＠このときゲート信号Ｇｓを入力すると双方向性
ゲート５が導通状態とを９センスアンプ及びディジット
・ドライバ４に読み出された情報がシフトレジスタ６＃
／ｃ転送される。また、人出力部切換装置７には切換信
号Ｇ１が入力さｎているのでシフトレジスタ６の入出力
Ｉａｂと入出カッ（ツファ８への入出力Ｉｗａはすでに
接続され丸状１１になっており、書込み信号ＷＩ！を入
力しないことで入出力線ａは出力端子ＯＵ Ｔ Ｋｌ！
続されている。ここでシフト信号８ｔｌクロツク入力す
るとシフトレジスタ６の情報は１ビツトだけ上にシフト
して（１１２）が（ｉ、１）Ｋ”ムク、（ｆ、ｌ）はシ
フトレジスタ６０入出力１ｍｂと人出力部切換装置７と
入出力／（ンファ８の入出力線ａ及び入出力）（ツファ
８を通って出力端子０ＵＴＫ３１われるので読堆りが可
能である。続いてシフト信号Ｓを（ｍ−１）回同様に繰
り返して入力すると（ｉ、２）、（ｉ、３）、・・・、
（ｉ。
ｍ）がシフト信号８に同期して出力端子０ＵＴＫ塊われ
るのでそのりどそｎを読み堆る０このときのｍビットの
連°続絖出しＫｌ！する特開Ｔｒｍは、ランダムに１ピ
ツト′ｋｌＩＩみ出すＫＩ！する時間ｔＴｒ、シフト信
号Ｓの周期ｔＴｓ、センスアンプ及びディジット・ドラ
イａ＜４からシフトレジスタ６までの転送上＜１！する
時間ｔ−Ｔ・とすると、’ｌ”、ｍｍＴ、＋Ｔ０＋ｍ−
Ｔ。
るのでそのりどそｎを読み堆る０このときのｍビットの
連°続絖出しＫｌ！する特開Ｔｒｍは、ランダムに１ピ
ツト′ｋｌＩＩみ出すＫＩ！する時間ｔＴｒ、シフト信
号Ｓの周期ｔＴｓ、センスアンプ及びディジット・ドラ
イａ＜４からシフトレジスタ６までの転送上＜１！する
時間ｔ−Ｔ・とすると、’ｌ”、ｍｍＴ、＋Ｔ０＋ｍ−
Ｔ。
となる。
ま九Ｍ列に及ぶ情報を連続読出しする場合に・は、ｉｆ
列アドレス（Ａ・、ムａ、・・・、ムｎ）Ｋよりｉ列目
をセンスアンプ及びディジット・ドライ／（４に続出し
てゲート信号Ｇ、 Ｋよ）その情報をシフトレジスタ６
に転送し、そしてすぐさま次の判子ドレス（ＡすＡＪ、
・・・、Ａｎ）’によｇ ｉａ列目をセンスアンプ及び
ディジット・ドライバ４の躯まで絖み出しておくことが
できるので、このときのＭ列の続出しく要する時間Ｔｒ
Ｍ社、 ＴｒＭ＝Ｔｒ十Ｍ・（Ｔ０＋ｍ−Ｔ、）となり、アクセ
スする列を換えるととにセンスアンプ及びディジット・
ドライバ４からシフトレジスタ６までの情報転送に要す
る時間Ｔ。の閲は絖みだしを行なうことができず時間が
無駄に費やされ、しか４このため一様な速度でのスムー
ズな続出しができないという欠点があった。
列アドレス（Ａ・、ムａ、・・・、ムｎ）Ｋよりｉ列目
をセンスアンプ及びディジット・ドライ／（４に続出し
てゲート信号Ｇ、 Ｋよ）その情報をシフトレジスタ６
に転送し、そしてすぐさま次の判子ドレス（ＡすＡＪ、
・・・、Ａｎ）’によｇ ｉａ列目をセンスアンプ及び
ディジット・ドライバ４の躯まで絖み出しておくことが
できるので、このときのＭ列の続出しく要する時間Ｔｒ
Ｍ社、 ＴｒＭ＝Ｔｒ十Ｍ・（Ｔ０＋ｍ−Ｔ、）となり、アクセ
スする列を換えるととにセンスアンプ及びディジット・
ドライバ４からシフトレジスタ６までの情報転送に要す
る時間Ｔ。の閲は絖みだしを行なうことができず時間が
無駄に費やされ、しか４このため一様な速度でのスムー
ズな続出しができないという欠点があった。
本発明の目的は、この欠点を除去することであり、従来
の半導体メ七り装置のシフトレジスタを、制御信号で制
御される機能を持つ２組のシフトレジスタに置換するこ
とＫよ５，１ビツトあるいは１列の情報の読みだし速度
は従来と変わらず、数少１！に及ぶ情報の連続した絖み
だしが高速かつスムーズに行なえるようＫした半導体メ
モリ装置を提供するととＫある。
の半導体メ七り装置のシフトレジスタを、制御信号で制
御される機能を持つ２組のシフトレジスタに置換するこ
とＫよ５，１ビツトあるいは１列の情報の読みだし速度
は従来と変わらず、数少１！に及ぶ情報の連続した絖み
だしが高速かつスムーズに行なえるようＫした半導体メ
モリ装置を提供するととＫある。
本発明によれば、少くともメモリセル・マトリクスと、
該メモリセル・マトリクスの列選択駆動装置と、前記メ
モリセル・マトリクスの行選択駆動装置と、前記メモリ
セル・マトリクスの各行にそれぞれ対応して設けられた
センスアンプ及びディジット・ドライバと、前記メモリ
セル・マトリクスの各行に対応して１ビツトずつ並列に
設けられた列方向にシフト可能な２組のシフトレジスタ
ト、前記センスアンプ及びディジット・ドライバ又は前
記２組のシフトレジスタに入出力部を選択的に接、続す
る人出力部切換装置とを備え、前記２組のシフトレジス
タを用いて前記メモリセル・マトリクスに貯えられてい
る情報の連続読出しを行なう場合に１当該第１のシフト
レジスタ（＄２（Ｄシフトレジスタ）からの連続続出し
中に当該第２のシフトレジスタ（１１１１のシフトレジ
スタ）へ前記メモリセル・マトリクスから情報の転送を
行ない、当該第１のシフトレジスタ（１ｉＩ２のシフト
レジスタ）からの情報読出しが終了するとただちに当該
第２のシフトレジスタ（ｔＩＡｌのシフトレジスタ）か
らの情報続出しを行なう駆動手段を備えたことを特徴と
する半導体メモリ装置が得られる。
該メモリセル・マトリクスの列選択駆動装置と、前記メ
モリセル・マトリクスの行選択駆動装置と、前記メモリ
セル・マトリクスの各行にそれぞれ対応して設けられた
センスアンプ及びディジット・ドライバと、前記メモリ
セル・マトリクスの各行に対応して１ビツトずつ並列に
設けられた列方向にシフト可能な２組のシフトレジスタ
ト、前記センスアンプ及びディジット・ドライバ又は前
記２組のシフトレジスタに入出力部を選択的に接、続す
る人出力部切換装置とを備え、前記２組のシフトレジス
タを用いて前記メモリセル・マトリクスに貯えられてい
る情報の連続読出しを行なう場合に１当該第１のシフト
レジスタ（＄２（Ｄシフトレジスタ）からの連続続出し
中に当該第２のシフトレジスタ（１１１１のシフトレジ
スタ）へ前記メモリセル・マトリクスから情報の転送を
行ない、当該第１のシフトレジスタ（１ｉＩ２のシフト
レジスタ）からの情報読出しが終了するとただちに当該
第２のシフトレジスタ（ｔＩＡｌのシフトレジスタ）か
らの情報続出しを行なう駆動手段を備えたことを特徴と
する半導体メモリ装置が得られる。
以下、典厘的な実施例を用いて本発明を詳述するＯ
第２回状本発明の一実施例の構成を示すブロック図であ
る。第１図と同等部分には比較の便宜上、同一符号を付
しである。
る。第１図と同等部分には比較の便宜上、同一符号を付
しである。
第２図で第１図の従来例と異なるの蝶、シフト信号８だ
けで制御されるシフトレジスタ６の代ゎｐＫ１シフト信
号Ｓと制御信号Ｘｓ、Ｌで動作が制御されるシフトレジ
スタ６０．６１を備え九ことである。シフトレジスタ６
Ｑ、６１は制御信号Ｘ・ＩＸＩが入力さｎているときに
はシフト信号８に同期したシフト動作を行なうが、制御
信号Ｘｓ、Ｘ、が入力されていないときＫはシフト動作
を行なわず双方同性ゲート５を通って転送されてくる情
報を内部に読み込むような機能を持ったものである。
けで制御されるシフトレジスタ６の代ゎｐＫ１シフト信
号Ｓと制御信号Ｘｓ、Ｌで動作が制御されるシフトレジ
スタ６０．６１を備え九ことである。シフトレジスタ６
Ｑ、６１は制御信号Ｘ・ＩＸＩが入力さｎているときに
はシフト信号８に同期したシフト動作を行なうが、制御
信号Ｘｓ、Ｘ、が入力されていないときＫはシフト動作
を行なわず双方同性ゲート５を通って転送されてくる情
報を内部に読み込むような機能を持ったものである。
次に第２図の動作説明を行なう、ランダムアクセスは従
来例と同様にして行ない得る。またＭ列（ＭＸｍビット
）ｋ及ぶ情報を連続続出しする場合には、まず列アドレ
ス（Ａ・、Ａ１．・・・、Ａｎ）Ｋよ）ｉ列目に貯えら
れている情報をセンスアンプ及びディジット・ドライバ
４に続出してゲート信号Ｇ。
来例と同様にして行ない得る。またＭ列（ＭＸｍビット
）ｋ及ぶ情報を連続続出しする場合には、まず列アドレ
ス（Ａ・、Ａ１．・・・、Ａｎ）Ｋよ）ｉ列目に貯えら
れている情報をセンスアンプ及びディジット・ドライバ
４に続出してゲート信号Ｇ。
Ｋよ）その情報をシフトレジスタＩＩＫ転送する。
ここで制御信号Ｘ＋ を入力せずＫ Ｘ、を入力する
と、すでに読み出されているｉ列目の情報がシフトレジ
スタ６０に読み込まれそしてシフト傷号ＳＫＦＭ期して
（１＋１）＋（１ｓ２Ｌ”’＋（１＋ｍ）が出力端子Ｏ
Ｕ Ｔから得られる。さらにｉ列目の情報の連続続出し
が終わらないうちに次に絖み出すべき列アドレス（Ａ・
、Ａｔ、・・・ｌ Ａ ｎ）’を入力し、ｉ′列目に貯
えられた情報をセンスアンプ及びディジット・ドライバ
４と双方向性ゲー）５を通してシフトレジスタＩＩＫ転
送しておくことができる。このとき制御信号Ｘｌｌ大入
力ｎていないのでそのｉ′列目の情報はシフトレジスタ
６１ ＫＩＩ！み込まれる。そζでシフトレジスタ６０
からｉ列目の情報が全て読み出されたときに１制御信号
Ｘ、倉入力せずＸ工を大力すると今度はシフトレジスタ
６１に絖み込まれ友ｉ′列目の情報が出力端子ＯＵＴか
ら得られる。同様にシフトレジスタ６１からの情報続出
し中に新しい列アドレスを入力してシフトレジスタ６０
に新しいその列の情報ｔａみ込むことができる。このよ
うに制御信号Ｘｅ 、 Ｘｉ Ｉｔｃよりシフトレジス
タ６０と６１のシフト動作を交互に切）換えることでＭ
列に及ぶ情報の、無駄のないスムーズな連続続出しがで
きるようＫなる。
と、すでに読み出されているｉ列目の情報がシフトレジ
スタ６０に読み込まれそしてシフト傷号ＳＫＦＭ期して
（１＋１）＋（１ｓ２Ｌ”’＋（１＋ｍ）が出力端子Ｏ
Ｕ Ｔから得られる。さらにｉ列目の情報の連続続出し
が終わらないうちに次に絖み出すべき列アドレス（Ａ・
、Ａｔ、・・・ｌ Ａ ｎ）’を入力し、ｉ′列目に貯
えられた情報をセンスアンプ及びディジット・ドライバ
４と双方向性ゲー）５を通してシフトレジスタＩＩＫ転
送しておくことができる。このとき制御信号Ｘｌｌ大入
力ｎていないのでそのｉ′列目の情報はシフトレジスタ
６１ ＫＩＩ！み込まれる。そζでシフトレジスタ６０
からｉ列目の情報が全て読み出されたときに１制御信号
Ｘ、倉入力せずＸ工を大力すると今度はシフトレジスタ
６１に絖み込まれ友ｉ′列目の情報が出力端子ＯＵＴか
ら得られる。同様にシフトレジスタ６１からの情報続出
し中に新しい列アドレスを入力してシフトレジスタ６０
に新しいその列の情報ｔａみ込むことができる。このよ
うに制御信号Ｘｅ 、 Ｘｉ Ｉｔｃよりシフトレジス
タ６０と６１のシフト動作を交互に切）換えることでＭ
列に及ぶ情報の、無駄のないスムーズな連続続出しがで
きるようＫなる。
本発明によるＭ列（Ｍ Ｘ ｍビット）の連続読出しＫ
ｌする時間ＴｒＩＭは、 ’ｒｒ１ｍ＝ａＴ’、 ＋Ｔ０＋Ｍ−ｍ−Ｔ。
ｌする時間ＴｒＩＭは、 ’ｒｒ１ｍ＝ａＴ’、 ＋Ｔ０＋Ｍ−ｍ−Ｔ。
とな）、先に述べた従来例の場合と比べると（Ｍ−１）
・Ｔｏだけ続出しく要する時間が短く、かつシフト信号
８に同期したスムーズな読出し動作が得られる。
・Ｔｏだけ続出しく要する時間が短く、かつシフト信号
８に同期したスムーズな読出し動作が得られる。
本発明は各行にセンスアンプ及びディジット・ドライバ
を有する一般のメモリに広く有用である。
を有する一般のメモリに広く有用である。
ま＆ＭＯ８，バイポーラにかかわらずどのような素子を
使用しても同様な議論が成立する。
使用しても同様な議論が成立する。
ま九、シフトレジスタ６０．６１の外部との入力線を分
離し、シフトレジスタ６０．６１へのアクセスを簡単化
することもできる。
離し、シフトレジスタ６０．６１へのアクセスを簡単化
することもできる。
また、シフトレジスタ６０．６１へシフト方向を切換え
るための信号を新たに追加し双方向性シフトレジスタと
して用いれば、人出力部切換装置への配１ｍを少なくす
ることもできる。
るための信号を新たに追加し双方向性シフトレジスタと
して用いれば、人出力部切換装置への配１ｍを少なくす
ることもできる。
また、双方向性ゲー）５に情報の切換え機能を持たせ２
組のシフトレジスタ６０．６１のどちらと情報のやシと
Ｄｔ−行なうかを決める事で、シフトレジスタ６０，６
１の制御をより簡単化すること吃できる。
組のシフトレジスタ６０．６１のどちらと情報のやシと
Ｄｔ−行なうかを決める事で、シフトレジスタ６０，６
１の制御をより簡単化すること吃できる。
以上述べたように、本発明はわずかな回路と制御手段を
従来の半導体メモリ装置に追加するだけで数列に及ぶ連
続したアドレスのアクセスに対して能率のよいスムーズ
な高速動作が可能になると共に％１ビットあるいは１列
の情報の読みだし速度は従来のものと変わらないという
絶大な効果を有する。
従来の半導体メモリ装置に追加するだけで数列に及ぶ連
続したアドレスのアクセスに対して能率のよいスムーズ
な高速動作が可能になると共に％１ビットあるいは１列
の情報の読みだし速度は従来のものと変わらないという
絶大な効果を有する。
第１図は従来の半導体メモリ装置の構ａ！を示すブロッ
ク図、＃１２図は本発明による半導体メモリ装置の一実
施例を示すブロック図である。 図において、ｌは列デコーダ、２はメモリセル・ｆ ）
ＩＪクス、３は行デコーダ、番はセンスアンプ及びデ
ィジット・ドライバ、５は双方向性ゲート、６，６０．
６１はシフトレジスタ、７Ｆ１入出力部切換装置、８は
入出力バッファである。
ク図、＃１２図は本発明による半導体メモリ装置の一実
施例を示すブロック図である。 図において、ｌは列デコーダ、２はメモリセル・ｆ ）
ＩＪクス、３は行デコーダ、番はセンスアンプ及びデ
ィジット・ドライバ、５は双方向性ゲート、６，６０．
６１はシフトレジスタ、７Ｆ１入出力部切換装置、８は
入出力バッファである。
Claims (1)
- 少くともメモリセル・マトリクスと、蚊メモリセル・マ
トリクスの列選択駆動装置と、前記メモリセル・マトリ
クスの行選択駆動装置と、前記メモリセル・マトリクス
の各行にそれぞれ対応して設けられたセンスアンプ及び
ディジット・ドライバと、前記メモリセル・マトリクス
の各行に対応して１ビツトずつ並列に設けられ九列方向
くシフト可０１２組のシフトレジスタと、前記センスア
ンプ及びディジット・ドライバ又は前記２組のシフトレ
ジスタに入出力部を選択的Ｋｍ続する人出力部切換装置
とを備え、かつ前記２組のシフトレジスタを用いて前記
メモリセル・マトリクスに貯えられている情報の連続読
出しを行なう場合に１当咳ａｌｌのシフトレジスタ（１
ｍ２のシフトレジスタ）からの連続読出し中に当該９４
２のシフトレジスタ（１１１１のシフトレジスタ）へ前
記メモリセル・マトリクスから情報の転送を行ない、車
紋第１のシフトレジスタ（第２のシＱ ） ｖジスタ）
からの情１１１ａ出しが終了するとただちに尚＃ｊ１２
のシフトレジスタ（第１のシフトレジスタ）からの情報
続出しを行なう駆動手段を備えたことｔ特徴とする半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015164A JPS58133698A (ja) | 1982-02-02 | 1982-02-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015164A JPS58133698A (ja) | 1982-02-02 | 1982-02-02 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58133698A true JPS58133698A (ja) | 1983-08-09 |
| JPH0361276B2 JPH0361276B2 (ja) | 1991-09-19 |
Family
ID=11881156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57015164A Granted JPS58133698A (ja) | 1982-02-02 | 1982-02-02 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133698A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263397A (ja) * | 1984-06-01 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ダイナミツク・ランダム・アクセス・メモリ用行バツフア回路 |
| EP0182719A2 (en) * | 1984-11-20 | 1986-05-28 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| JPS61117789A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | 半導体メモリ |
| JPS62102497A (ja) * | 1985-10-28 | 1987-05-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
| JPS62252590A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| JPS62260482A (ja) * | 1986-05-06 | 1987-11-12 | Sony Corp | 映像記憶装置 |
| EP0246767A2 (en) * | 1986-04-28 | 1987-11-25 | Sony Corporation | Semiconductor memories |
| JPS62271291A (ja) * | 1986-05-20 | 1987-11-25 | Ascii Corp | メモリ装置 |
| JPS6381691A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体記憶装置 |
| JPS63311697A (ja) * | 1987-06-15 | 1988-12-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH01213889A (ja) * | 1987-05-27 | 1989-08-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02172097A (ja) * | 1988-12-23 | 1990-07-03 | Nec Corp | メモリ |
| JPH03109654A (ja) * | 1989-09-22 | 1991-05-09 | Toshiba Corp | 画像メモリ |
| JPH076580A (ja) * | 1993-07-30 | 1995-01-10 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
-
1982
- 1982-02-02 JP JP57015164A patent/JPS58133698A/ja active Granted
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263397A (ja) * | 1984-06-01 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ダイナミツク・ランダム・アクセス・メモリ用行バツフア回路 |
| JPH0510757B2 (ja) * | 1984-06-01 | 1993-02-10 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS61117789A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | 半導体メモリ |
| JPH058518B2 (ja) * | 1984-11-13 | 1993-02-02 | Nippon Electric Co | |
| EP0182719A2 (en) * | 1984-11-20 | 1986-05-28 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| JPS62102497A (ja) * | 1985-10-28 | 1987-05-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
| JPH0531176B2 (ja) * | 1985-10-28 | 1993-05-11 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS62252590A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| US5040149A (en) * | 1986-04-28 | 1991-08-13 | Sony Corporation | Semiconductor memory with divided readout from storage |
| EP0246767A2 (en) * | 1986-04-28 | 1987-11-25 | Sony Corporation | Semiconductor memories |
| JPS62260482A (ja) * | 1986-05-06 | 1987-11-12 | Sony Corp | 映像記憶装置 |
| JPS62271291A (ja) * | 1986-05-20 | 1987-11-25 | Ascii Corp | メモリ装置 |
| JPS6381691A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体記憶装置 |
| JPH01213889A (ja) * | 1987-05-27 | 1989-08-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63311697A (ja) * | 1987-06-15 | 1988-12-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH02172097A (ja) * | 1988-12-23 | 1990-07-03 | Nec Corp | メモリ |
| JPH03109654A (ja) * | 1989-09-22 | 1991-05-09 | Toshiba Corp | 画像メモリ |
| JPH076580A (ja) * | 1993-07-30 | 1995-01-10 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0361276B2 (ja) | 1991-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3386705B2 (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
| US4633441A (en) | Dual port memory circuit | |
| US6735144B2 (en) | Semiconductor integrated circuit device | |
| US6646955B2 (en) | Synchronous dynamic random access memory | |
| US4675850A (en) | Semiconductor memory device | |
| US4422160A (en) | Memory device | |
| JPS58133698A (ja) | 半導体メモリ装置 | |
| JPH052873A (ja) | 半導体記憶装置 | |
| JPH0255878B2 (ja) | ||
| JPH04293135A (ja) | メモリアクセス方式 | |
| KR0180065B1 (ko) | 반도체 기억장치 | |
| JPH09198873A (ja) | 半導体記憶装置 | |
| JP4215795B2 (ja) | ルックアップテーブルカスケード回路、ルックアップテーブルカスケードアレイ回路及びそのパイプライン制御方法 | |
| JP3735822B2 (ja) | 半導体メモリ装置のデコーディング回路及びデコーディング方法 | |
| US6138214A (en) | Synchronous dynamic random access memory architecture for sequential burst mode | |
| JPS593790A (ja) | ダイナミツクメモリ素子を用いた記憶装置 | |
| JPS6146916B2 (ja) | ||
| JPH05342881A (ja) | 記憶回路 | |
| JPH0255877B2 (ja) | ||
| JP3154506B2 (ja) | 半導体装置 | |
| JPH07307090A (ja) | 半導体記憶装置 | |
| US5055717A (en) | Data selector circuit and method of selecting format of data output from plural registers | |
| JP2680475B2 (ja) | 半導体メモリ装置 | |
| JPS61145793A (ja) | ダイナミツク型メモリのペ−ジアクセス制御系 | |
| JPS6243892A (ja) | 半導体記憶装置 |