JPS62102497A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPS62102497A JPS62102497A JP61214229A JP21422986A JPS62102497A JP S62102497 A JPS62102497 A JP S62102497A JP 61214229 A JP61214229 A JP 61214229A JP 21422986 A JP21422986 A JP 21422986A JP S62102497 A JPS62102497 A JP S62102497A
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Memory System (AREA)
- Dram (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般に半導体メモリに関するものである。具
体的には、本発明はマルチビット出力を有するメモリ・
チップに刻するランダム・アクセスに関するものである
。
体的には、本発明はマルチビット出力を有するメモリ・
チップに刻するランダム・アクセスに関するものである
。
Ｂ、従来技術
大型コンピュータで用いられるような高度な記憶システ
ム・アプリケーションでは、記憶システムの１つは主記
憶装置である。主記憶装置は、典型的にはデータおよび
命令をキャッシュ・メモリに供給するために使われる非
常に大きな半導体記憶システムである。典型的な場合、
主記憶装置はデータのブロック転送ができるように設計
されている。すなわち、主記憶装置から使用システムに
、ブロックを構成するワードの多重転送が行われる。
ム・アプリケーションでは、記憶システムの１つは主記
憶装置である。主記憶装置は、典型的にはデータおよび
命令をキャッシュ・メモリに供給するために使われる非
常に大きな半導体記憶システムである。典型的な場合、
主記憶装置はデータのブロック転送ができるように設計
されている。すなわち、主記憶装置から使用システムに
、ブロックを構成するワードの多重転送が行われる。
ブロック転送速度および各転送のサイズはメモリの各特
定アプリケーションによって異なっているが、それに続
くコメントはどのアプリケーションにも共通になってい
る。各マルチワード・ブロック転送の開始アドレスは、
要求された記憶座標を含む最初の取出しに関してランダ
ムである。一度ブロック内のどこかで転送が開始すると
、必要ならば、循環を使ってブロック全体の転送を完了
させる。
定アプリケーションによって異なっているが、それに続
くコメントはどのアプリケーションにも共通になってい
る。各マルチワード・ブロック転送の開始アドレスは、
要求された記憶座標を含む最初の取出しに関してランダ
ムである。一度ブロック内のどこかで転送が開始すると
、必要ならば、循環を使ってブロック全体の転送を完了
させる。
従来技術の記憶システムの典型的な構成を第６図に示す
が、ユーザ１０は、メモリに対するタイミング、制御お
よびデータ緩衝論理をもたらすインターフェース１２を
介して、メモリに接続されている。メモリは、インター
フェース１２に並列に接続されたＮ個のメモリ・アレイ
１４がら成る。
が、ユーザ１０は、メモリに対するタイミング、制御お
よびデータ緩衝論理をもたらすインターフェース１２を
介して、メモリに接続されている。メモリは、インター
フェース１２に並列に接続されたＮ個のメモリ・アレイ
１４がら成る。
通常、各メモリ・アレイは１つの並列データ・ピッ１〜
を生じる。メモリ・アレイ１４の数は、ＦＣＣ（エラー
訂正）ワード内のビットの数に等しくなるように選ばれ
、これは多くの大型コンピュータでは７２である。した
がって、ＥＣＣワードの各ビットは個々のメモリ・アレ
イ１４に記憶されたり、そこから取り出されたりする。
を生じる。メモリ・アレイ１４の数は、ＦＣＣ（エラー
訂正）ワード内のビットの数に等しくなるように選ばれ
、これは多くの大型コンピュータでは７２である。した
がって、ＥＣＣワードの各ビットは個々のメモリ・アレ
イ１４に記憶されたり、そこから取り出されたりする。
メモリ・アレイ１４が比較的小さいときは、各メモリ・
アレイ１４を第７図に示す１６個のメモリ・チップ１６
で実施することによってブロック転送が可能になる。各
チップ１６はレジスタ１８に１ビツトを与える。ピッ１
−はすべて並列に転送され、最初の転送の後、レジスタ
１８内の任意のアドレスから使用システムへのブロック
転送が開始できる。第８図に示すメモリ・アーキテクチ
ャは、各々が１６個のチップ１６から成るＮ個のメモリ
・アレイ・グループ２０を有する。メモリ・チップ１６
は共通アドレス制御バス２２を介してアドレス選択論理
２４により制御される。各メモリ・アレイ・グループ２
０は、データ緩衝回路２６に１６ビツトを並列に与える
。Ｎ個のメモリ・アレイ・グループ２０の各々からの１
６ビツトは、１回の転送で緩衝され、データはＥＣＣワ
ード中で使用システムに転送される。
アレイ１４を第７図に示す１６個のメモリ・チップ１６
で実施することによってブロック転送が可能になる。各
チップ１６はレジスタ１８に１ビツトを与える。ピッ１
−はすべて並列に転送され、最初の転送の後、レジスタ
１８内の任意のアドレスから使用システムへのブロック
転送が開始できる。第８図に示すメモリ・アーキテクチ
ャは、各々が１６個のチップ１６から成るＮ個のメモリ
・アレイ・グループ２０を有する。メモリ・チップ１６
は共通アドレス制御バス２２を介してアドレス選択論理
２４により制御される。各メモリ・アレイ・グループ２
０は、データ緩衝回路２６に１６ビツトを並列に与える
。Ｎ個のメモリ・アレイ・グループ２０の各々からの１
６ビツトは、１回の転送で緩衝され、データはＥＣＣワ
ード中で使用システムに転送される。
メモリ・アレイの密度が大きくなるにつれて、必要とさ
れる全メモリ容置に対して、メモリ・アレイの数が第７
および第８図の１ビツト出力構成をサポートするのに必
要な数以下に減少するところまできた。１つの手法はマ
ルチビット・メモリ、すなわち、複数の並列な出力線を
備えたメモリ・チップを使用することである。複数の出
力メモリ・チップの例はフラナガン（Ｆｒａｎａｇａｎ
）等が米国特許４−４５３２３７号に開示している。
れる全メモリ容置に対して、メモリ・アレイの数が第７
および第８図の１ビツト出力構成をサポートするのに必
要な数以下に減少するところまできた。１つの手法はマ
ルチビット・メモリ、すなわち、複数の並列な出力線を
備えたメモリ・チップを使用することである。複数の出
力メモリ・チップの例はフラナガン（Ｆｒａｎａｇａｎ
）等が米国特許４−４５３２３７号に開示している。
複数出力メモリを使用すると、さらにテストなどの利点
がある。アイ・ビー・エム・ジャーナル・オブ・リサー
チ・アンド・デベロップメント（ＩＢＭ Ｊｏｕｒｎａ
ｌｏｆ Ｒｅ５ｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍ
ｅｎｔ） 、Ｖｏｌ、 ２８、Ｎｏ。
がある。アイ・ビー・エム・ジャーナル・オブ・リサー
チ・アンド・デベロップメント（ＩＢＭ Ｊｏｕｒｎａ
ｌｏｆ Ｒｅ５ｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍ
ｅｎｔ） 、Ｖｏｌ、 ２８、Ｎｏ。
２．１９８４年３月、Ｐ、１７７−１８３に掲載された
［半導体メモリ・アプリケーションに対する障害許容設
計技術（Ｆａｕｌ、ｔ−Ｔｏｌｅｒａｎｔ Ｄｅｓｉｇ
ｎＴＣｃｈｎｉｑｕｅ ｆｏｒ ５０ｍ１ｃｏｎｄｕｃ
ｔｏｒ ＭｅｍｏｒｙＡｐｐｌｊｃａｔ、ｊｏｎｓ）
Ｊと題する技術論文で本発明者の１人であるアイヒエル
マン（Ａｉｃｈｅｌｍａｎ）が記載しているように、た
とえ複数出力を有するものでも、１つのメモリ・チップ
は、ＥＣＣワードに１ビツトより多いビットを与えるべ
きではない。この制限により、故障した１つのチップが
エラー訂正能力を上回ることが防Ｉにされる。この制限
がないと、ブロック転送において、マルチピッ１〜・メ
モリの並列ビットが、ブロック内の異なるビットおよび
ワードに使われる。この後者の技術の一例は、［アイ・
ビー・エム・テクニカル・ディスクロージャ・プルテン
」第２４巻、Ｎｏ、１、Ｂ、１９８１年６月、Ｐ、４８
５−４８８に掲載された「分散されたバッファリングを
伴わない複数ビット・アレイからのページング（ｒ”ｔ
ｉｇｊ ｎｇＦｒｏｍＭｕｌｔｉｐｌｅ Ｂｉｔ Ａｒ
ｒａｙ １ｌｌｊ、ｔｈｏｕｔ Ｄｉ９ｔｒｊ、ｂｕｔ
ａｄＢｕｆｆｅｒｉｎｇ） Ｊと題する技術論文にアイ
ヒエルマンが記載している。
［半導体メモリ・アプリケーションに対する障害許容設
計技術（Ｆａｕｌ、ｔ−Ｔｏｌｅｒａｎｔ Ｄｅｓｉｇ
ｎＴＣｃｈｎｉｑｕｅ ｆｏｒ ５０ｍ１ｃｏｎｄｕｃ
ｔｏｒ ＭｅｍｏｒｙＡｐｐｌｊｃａｔ、ｊｏｎｓ）
Ｊと題する技術論文で本発明者の１人であるアイヒエル
マン（Ａｉｃｈｅｌｍａｎ）が記載しているように、た
とえ複数出力を有するものでも、１つのメモリ・チップ
は、ＥＣＣワードに１ビツトより多いビットを与えるべ
きではない。この制限により、故障した１つのチップが
エラー訂正能力を上回ることが防Ｉにされる。この制限
がないと、ブロック転送において、マルチピッ１〜・メ
モリの並列ビットが、ブロック内の異なるビットおよび
ワードに使われる。この後者の技術の一例は、［アイ・
ビー・エム・テクニカル・ディスクロージャ・プルテン
」第２４巻、Ｎｏ、１、Ｂ、１９８１年６月、Ｐ、４８
５−４８８に掲載された「分散されたバッファリングを
伴わない複数ビット・アレイからのページング（ｒ”ｔ
ｉｇｊ ｎｇＦｒｏｍＭｕｌｔｉｐｌｅ Ｂｉｔ Ａｒ
ｒａｙ １ｌｌｊ、ｔｈｏｕｔ Ｄｉ９ｔｒｊ、ｂｕｔ
ａｄＢｕｆｆｅｒｉｎｇ） Ｊと題する技術論文にアイ
ヒエルマンが記載している。
第９図に示すように、４ピッＩ−のメモリ・チップ２８
は一度に４ピツ１へのデータをレジスタ３０に転送でき
る。レジスタ３ｏは、一杯になったとき、１６ワードの
ブロック転送に対するＥＣＣワードのＮ個のビットの１
つに関連するすべてのビットを含んでいる。したがって
、データ緩衝回路２６にはＮ個のレジスタ３ｏがあるこ
とになる。
は一度に４ピツ１へのデータをレジスタ３０に転送でき
る。レジスタ３ｏは、一杯になったとき、１６ワードの
ブロック転送に対するＥＣＣワードのＮ個のビットの１
つに関連するすべてのビットを含んでいる。したがって
、データ緩衝回路２６にはＮ個のレジスタ３ｏがあるこ
とになる。
前述したように、ブロック転送では最初のワードはラン
ダムにアドレス可能であること、さらにブロック全体が
最終的に転送されることが必要である。第９図の構成に
おいて、１６ビツトのうちのどれかがランダムにアクセ
スされる前に、レジスタ３０をメモリ・チップ２８に対
する４回のアクセスの間に１６ビツトで完全に満たすこ
とができる。しかし、この手段では、初期アクセス時間
１、Ａに許容できない遅延が導入される。
ダムにアドレス可能であること、さらにブロック全体が
最終的に転送されることが必要である。第９図の構成に
おいて、１６ビツトのうちのどれかがランダムにアクセ
スされる前に、レジスタ３０をメモリ・チップ２８に対
する４回のアクセスの間に１６ビツトで完全に満たすこ
とができる。しかし、この手段では、初期アクセス時間
１、Ａに許容できない遅延が導入される。
別法によれば、メモリ・チップ２８からの転送は転送の
最初のアドレスをもたらすことができ、まずアドレスさ
れたビットをレジスタ３０に転送し、次にこのビットを
直ちに使用システムに転送することができる。選択的ア
ドレッシングおよび即時直列化の一例が第１０図に示さ
れている。ただしピッ１〜５（１６のブロックの５番目
のＦＣＣワード）が最初のアドレスであると仮定する。
最初のアドレスをもたらすことができ、まずアドレスさ
れたビットをレジスタ３０に転送し、次にこのビットを
直ちに使用システムに転送することができる。選択的ア
ドレッシングおよび即時直列化の一例が第１０図に示さ
れている。ただしピッ１〜５（１６のブロックの５番目
のＦＣＣワード）が最初のアドレスであると仮定する。
選択信号がピッ１−５ないし８をアドレスし、メモリ・
チップ２８を使用可能にした後で、ビット５ないし８の
４ビツトがレジスタ３０に転送される。この転送が完了
すると直ちに、ビット５がレジスタ３０でランダムにア
ドレスされて使用システムに読み出される。最初のアク
セスの時間は、アクセス時間ｔＡである。続いて、ビッ
ト６ないし８がアクセス時間ｔＡよりもかなり短いレジ
スタ読取り速度周期ｔＮで読み出される。
チップ２８を使用可能にした後で、ビット５ないし８の
４ビツトがレジスタ３０に転送される。この転送が完了
すると直ちに、ビット５がレジスタ３０でランダムにア
ドレスされて使用システムに読み出される。最初のアク
セスの時間は、アクセス時間ｔＡである。続いて、ビッ
ト６ないし８がアクセス時間ｔＡよりもかなり短いレジ
スタ読取り速度周期ｔＮで読み出される。
レジスタ読取り速度周期ｔＮは、チップ読取り速度周期
ｔＣよりもかなり小さい。たとえば、ｔ ＝４ｔ
である。しかし、ビットを使用シス Ｎ テムに転送中に、別の選択信号がビット９ないし１２を
レジスタ３０に転送できる。したがって、周期ｔＮとｔ
Ｃの違いにもかかわらず、ビット９はすぐに同じ読取り
速度周期で直列転送ができる状態にある。
ｔＣよりもかなり小さい。たとえば、ｔ ＝４ｔ
である。しかし、ビットを使用シス Ｎ テムに転送中に、別の選択信号がビット９ないし１２を
レジスタ３０に転送できる。したがって、周期ｔＮとｔ
Ｃの違いにもかかわらず、ビット９はすぐに同じ読取り
速度周期で直列転送ができる状態にある。
あいにく上記の説明は最初のアドレスが下位４ビツトの
境界と整合する場合にしかあてはまらない。もう一方の
極端な状態では、最初のアドレスが上位４ビツトの境界
と整合する。たとえば、ビット８がアドレスされるとす
る。この場合、ビット５ないし８がレジスタ３０に転送
される。レジスタ３０に関連するアドレッシング回路は
、第１１図に示すようにビット８を使用システムに直ち
に出力し、したがってアクセス時間ｔＡを維持する。し
かし、チップ読取り速度周期ｔ。に対する制限のため、
次に直列化されるべきビット９は直ちに使用できない。
境界と整合する場合にしかあてはまらない。もう一方の
極端な状態では、最初のアドレスが上位４ビツトの境界
と整合する。たとえば、ビット８がアドレスされるとす
る。この場合、ビット５ないし８がレジスタ３０に転送
される。レジスタ３０に関連するアドレッシング回路は
、第１１図に示すようにビット８を使用システムに直ち
に出力し、したがってアクセス時間ｔＡを維持する。し
かし、チップ読取り速度周期ｔ。に対する制限のため、
次に直列化されるべきビット９は直ちに使用できない。
その代り、最初のアドレスが何であるかに応じてレジス
タ読取り速度周期ｔＮの倍数になり得るギャップ時間ｔ
。が生じる。
タ読取り速度周期ｔＮの倍数になり得るギャップ時間ｔ
。が生じる。
Ｃ０発明が解決しようとする問題点
ギャップ時間ｔ。が好ましくないことは言うまでもない
。これは第２の緩衝転送が可能になるだけアクセス時間
ｔＡを長くすることによって取り除くことができる。し
かし、アクセス時間が長くなるのもまた好ましくない。
。これは第２の緩衝転送が可能になるだけアクセス時間
ｔＡを長くすることによって取り除くことができる。し
かし、アクセス時間が長くなるのもまた好ましくない。
Ｄ０問題点を解決するための手段
したがって、本発明の目的は、ブロック転送に使用でき
る複数出力のメモリ・チップを用いたランダム・アクセ
ス・メモリを提供することである。
る複数出力のメモリ・チップを用いたランダム・アクセ
ス・メモリを提供することである。
本発明は、またギャップ時間のないかかる記憶システム
を提供する。
を提供する。
８一
本発明は、並列なチップの各出力が同時に第ルジスタに
転送される、複数出力メモリ・チップ対を用いた記憶シ
ステムであると要約できる。各メモリ・チップの−に１
位アドレスは同じであるが、下位アドレスはブロック転
送の最初のアドレスがどこに置かれているかによりチッ
プ毎に変り得る。
転送される、複数出力メモリ・チップ対を用いた記憶シ
ステムであると要約できる。各メモリ・チップの−に１
位アドレスは同じであるが、下位アドレスはブロック転
送の最初のアドレスがどこに置かれているかによりチッ
プ毎に変り得る。
第２のレジスタの内容は、第２のレジスタに迅速に転送
できる。どちらのレジスタも一度に１ビツトを読み出す
ことができる。
できる。どちらのレジスタも一度に１ビツトを読み出す
ことができる。
第２のレジスタの読取りが完了する前に、メモリ・チッ
プから第１の１ノジスタへの次の転送が完了できるので
、ギャップ時間が生じない。
プから第１の１ノジスタへの次の転送が完了できるので
、ギャップ時間が生じない。
Ｅ、実施例
第１図に示す本発明の一実施例には、第９図に示したシ
ステムで使用されるものと同じ種類の一対のアレイ・チ
ップ２８がある。複数対のアレイ・チップ２８を、もつ
と長いブロックに、または４個未満の出力を有するアレ
イ・チップに使用することができる。各アレイ・チップ
２８は、同じチップ選択信号、すなわちタイミング線３
２−ヒの行アドレス選択信号ＲＡＳとタイミング線３４
」二の列アドレス選択信号ＣＡＳによって選択される。
ステムで使用されるものと同じ種類の一対のアレイ・チ
ップ２８がある。複数対のアレイ・チップ２８を、もつ
と長いブロックに、または４個未満の出力を有するアレ
イ・チップに使用することができる。各アレイ・チップ
２８は、同じチップ選択信号、すなわちタイミング線３
２−ヒの行アドレス選択信号ＲＡＳとタイミング線３４
」二の列アドレス選択信号ＣＡＳによって選択される。
チップ２８の４つの出力３６は、幅広い第１のレジスタ
３８に接続されている。それぞれ４つの出力３６を有す
るアレイ・チップ２８が２個あるので、第１のレジスタ
３８は８つの入力を有する。
３８に接続されている。それぞれ４つの出力３６を有す
るアレイ・チップ２８が２個あるので、第１のレジスタ
３８は８つの入力を有する。
第１のレジスタ３８の内容は、並列に第２のレジスタ４
０に転送できる。この転送は線４２上のレジスタ転送信
号の制御下で非常に速く、レジスタ読取り速度周期ｔＮ
より速く実行できる。入力線４４」―のビット選択信号
は、レジスタ３８と４０のどちらのレジスタ中の記憶位
置情報を１ビツトの出力線４６に読み取るべきかを選択
する。本発明者のＬ人であるアイヒエルマンは、ＩＢＭ
テクニカル・ディスクロージャ・プルテン、Ｖｏｌ、
２４、Ｎｏ、４．１９８１年９月、Ｐ、２１９４−２１
９６に掲載された「複数ビット・チップのメモリ・アプ
リケーション（Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎ
ｏｆＭｕｌｔｊ、ｐ］ＣＢｉｔ Ｃｈｉｐｓ） Ｊと
題する技術論文で、複数出力のメモリ・チップと一緒に
２つのラッチを使用することを開示した。
０に転送できる。この転送は線４２上のレジスタ転送信
号の制御下で非常に速く、レジスタ読取り速度周期ｔＮ
より速く実行できる。入力線４４」―のビット選択信号
は、レジスタ３８と４０のどちらのレジスタ中の記憶位
置情報を１ビツトの出力線４６に読み取るべきかを選択
する。本発明者のＬ人であるアイヒエルマンは、ＩＢＭ
テクニカル・ディスクロージャ・プルテン、Ｖｏｌ、
２４、Ｎｏ、４．１９８１年９月、Ｐ、２１９４−２１
９６に掲載された「複数ビット・チップのメモリ・アプ
リケーション（Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎ
ｏｆＭｕｌｔｊ、ｐ］ＣＢｉｔ Ｃｈｉｐｓ） Ｊと
題する技術論文で、複数出力のメモリ・チップと一緒に
２つのラッチを使用することを開示した。
第１のレジスタ３８に転送さオしるべきアレイ・チップ
２８内の位置は、チップ２８のアドレス入力によって決
定される。しかし、アドレス入力は２つのアレイ・チッ
プ２８上で異なっている。」二位アドレス入力は、通常
は−１−位アドレス・バス４８に接続されている。一方
、ｆ位アドレス入力は、別々の下位アドレス・バス５０
および５２に接続されている。別々の下位アドレス・バ
ス５０および５２により、上位アドレス・バス４８によ
って決定される同一周辺部の異なる部分が別々のアレイ
・チップ２８から第１のレジスタ３８に転送される。
２８内の位置は、チップ２８のアドレス入力によって決
定される。しかし、アドレス入力は２つのアレイ・チッ
プ２８上で異なっている。」二位アドレス入力は、通常
は−１−位アドレス・バス４８に接続されている。一方
、ｆ位アドレス入力は、別々の下位アドレス・バス５０
および５２に接続されている。別々の下位アドレス・バ
ス５０および５２により、上位アドレス・バス４８によ
って決定される同一周辺部の異なる部分が別々のアレイ
・チップ２８から第１のレジスタ３８に転送される。
１か６１６まで番号をつけた１６ビツ１−の情報が２つ
のアレイ・チップ２８内のそれぞれのブロックに記憶さ
れる場合を考える。２つのメモリ・アレイ・チップ２８
があり、各ブロックがそれぞれ１６ビツトを含むとする
と、２つのチップはＯからＭまで番号をつけた各ブロッ
クを記憶できる。
のアレイ・チップ２８内のそれぞれのブロックに記憶さ
れる場合を考える。２つのメモリ・アレイ・チップ２８
があり、各ブロックがそれぞれ１６ビツトを含むとする
と、２つのチップはＯからＭまで番号をつけた各ブロッ
クを記憶できる。
各チップは、そのチップ」−の各アドレス毎に４つのデ
ータ出力を有する。要求されたブロック転送が、１か４
まで番号をつけた位置のうちのいずれかの位置から始ま
る場合、アレイ・チップ２８から第１のレジスタ３８へ
の転送は１次の順序になる。最初の取出しで、ビット１
ないし４が第１のアレイ・チップ２８から転送され、ビ
ット５ないし８が第２のアレイ・チップ２８から転送さ
れる。
ータ出力を有する。要求されたブロック転送が、１か４
まで番号をつけた位置のうちのいずれかの位置から始ま
る場合、アレイ・チップ２８から第１のレジスタ３８へ
の転送は１次の順序になる。最初の取出しで、ビット１
ないし４が第１のアレイ・チップ２８から転送され、ビ
ット５ないし８が第２のアレイ・チップ２８から転送さ
れる。
次にビット選択信号４４が最初のアドレス１．２゜３ま
たは４から始めて第１のレジスタ３８からこれらのビッ
トを順序選択し始め、次に残りのビットに進む。
たは４から始めて第１のレジスタ３８からこれらのビッ
トを順序選択し始め、次に残りのビットに進む。
順序選択のある時点で、第１のレジスタ３８内のビット
が第２のレジスタ４０に転送される。この転送が、レジ
スタ読取り速度周期ｔＮで出力線４６にビットを順次直
列転送する操作を割込む必要はない。その後で、ビット
選択信号は第２のレジスタ４０からビットを選択し、ビ
ット８を含む残りのビットの読取りを完了する。
が第２のレジスタ４０に転送される。この転送が、レジ
スタ読取り速度周期ｔＮで出力線４６にビットを順次直
列転送する操作を割込む必要はない。その後で、ビット
選択信号は第２のレジスタ４０からビットを選択し、ビ
ット８を含む残りのビットの読取りを完了する。
第２のレジスタ４０からの逐次読取り中に、第２の転送
で同様にビット９ないし１６が並列に第一１２＝ １のレジスタ３８に転送される。この順序は、第２の転
送の前にレジスタ３８からもつと多くのビットが読取ら
れる点を除いて、従来技術とは著しい相異はない。すな
わち、同じ下位アドレスがアレイ・チップ２８の両方に
印加される。
で同様にビット９ないし１６が並列に第一１２＝ １のレジスタ３８に転送される。この順序は、第２の転
送の前にレジスタ３８からもつと多くのビットが読取ら
れる点を除いて、従来技術とは著しい相異はない。すな
わち、同じ下位アドレスがアレイ・チップ２８の両方に
印加される。
しかし、ブロック転送の開始点がビット５ないし８のう
ちのいずれかから始まる場合は、状況は幾分異なる。第
２のアレイ・チップに接続された下位アドレス・バスは
、ビット５ないし８を第１のレジスタ３８に転送させる
。一方、第１のチップに印加された異なる下位アドレス
が、最初の取出しでビット９ないし］２を第１−のレジ
スタ３８に転送させる。次にビット選択信号は示された
開始ビット５．６．７または８からその順序づけを開始
し、次にビット５ないし１２を選択する。ビット５ない
し１２の逐次読取り中に、第１のレジスタ３８の内容が
第２のレジスタ４０に転送される。次に、ピッ１〜１２
の読取り完了前に、下位アドレス・バスを変更した第２
の転送が、ビット１３ないし１６と１ないし４を第１の
レジスタ３８に転送させる。ブロック全体を読み取らな
ければならないので、ビット１ないし４が転送され、し
たがって循環が必要となる。ビット選択信号は最初の取
出しで中止した連続シーケンス中の同じ点から、第２の
転送からの第１のレジスタ３８中のビットの選択を継続
する。レジスタ３８および４０からのこのインタリーブ
読取りにより、チップ読取り速度周期ｔ。がレジスタ読
取り速度周期ｔＮの５倍にすぎない場合、ギャップ時間
の発生が防止される。
ちのいずれかから始まる場合は、状況は幾分異なる。第
２のアレイ・チップに接続された下位アドレス・バスは
、ビット５ないし８を第１のレジスタ３８に転送させる
。一方、第１のチップに印加された異なる下位アドレス
が、最初の取出しでビット９ないし］２を第１−のレジ
スタ３８に転送させる。次にビット選択信号は示された
開始ビット５．６．７または８からその順序づけを開始
し、次にビット５ないし１２を選択する。ビット５ない
し１２の逐次読取り中に、第１のレジスタ３８の内容が
第２のレジスタ４０に転送される。次に、ピッ１〜１２
の読取り完了前に、下位アドレス・バスを変更した第２
の転送が、ビット１３ないし１６と１ないし４を第１の
レジスタ３８に転送させる。ブロック全体を読み取らな
ければならないので、ビット１ないし４が転送され、し
たがって循環が必要となる。ビット選択信号は最初の取
出しで中止した連続シーケンス中の同じ点から、第２の
転送からの第１のレジスタ３８中のビットの選択を継続
する。レジスタ３８および４０からのこのインタリーブ
読取りにより、チップ読取り速度周期ｔ。がレジスタ読
取り速度周期ｔＮの５倍にすぎない場合、ギャップ時間
の発生が防止される。
第１−図の回路はＥＣＣワードについて７２回反復され
るが、ＲＡＳ線３２、ＣＡＳ線３４、アドレス・バス４
８．５０および５２、レジスタ転送線４２およびビット
選択線４４は反復された回路に共通であることに留意す
べきである。またＭ＋１より多いブロックが必要な場合
、それより上位のブロック番号およびアドレスを周知の
方法で他のチップーヒで継続することができる。
るが、ＲＡＳ線３２、ＣＡＳ線３４、アドレス・バス４
８．５０および５２、レジスタ転送線４２およびビット
選択線４４は反復された回路に共通であることに留意す
べきである。またＭ＋１より多いブロックが必要な場合
、それより上位のブロック番号およびアドレスを周知の
方法で他のチップーヒで継続することができる。
本発明の詳細な説明は幾分機能的なものであり、本発明
を実施するための回路についてもつと完全トこ説明する
には、メモリ構成のさらに具体的な例が必要である。２
つのチップ２８内のビットは、アドレスＡＡ＝Ａ、−＝
＝Ａ、、Ａ４Ａ３Ａ２ＡＩＡｏによって別々にアドレス
可能である。アドレス・ビットＡ。は最下位ビットであ
る。２つの下位アドレス・ビットＡよＡｏは、チップの
４つのデータ出力をアドレスする。３つの下位アドレス
・ビットＡ、ＡＩＡ、は、８ビツトのレジスタ３８と４
０のうちのどちらかのレジスタ中のピッ１−をアドレス
する。したがって、下位から；３番目のアドレス・ビッ
トＡ２は２つのアレイ・チップ２８の一方を識別する。
を実施するための回路についてもつと完全トこ説明する
には、メモリ構成のさらに具体的な例が必要である。２
つのチップ２８内のビットは、アドレスＡＡ＝Ａ、−＝
＝Ａ、、Ａ４Ａ３Ａ２ＡＩＡｏによって別々にアドレス
可能である。アドレス・ビットＡ。は最下位ビットであ
る。２つの下位アドレス・ビットＡよＡｏは、チップの
４つのデータ出力をアドレスする。３つの下位アドレス
・ビットＡ、ＡＩＡ、は、８ビツトのレジスタ３８と４
０のうちのどちらかのレジスタ中のピッ１−をアドレス
する。したがって、下位から；３番目のアドレス・ビッ
トＡ２は２つのアレイ・チップ２８の一方を識別する。
４つの下位アドレス・ビットＡ３Ａ２Ａ、 Ａ、は、ブ
ロック内のすべてのピッ１〜をアドレスする。上位アド
レス・ピッｌ−Ａ Ｌ・・・・・・Ａ５Ａ、は、個別の
ブロックをアドレスする。下位４番目のアドレス・ビッ
トＡ３は、」−位アドレス・ビットＡＬ・・・・・・Ａ
ｓＡ４によってブロックに対する２つのチップ・アドレ
スのどちらが選択されたかを決定する。
ロック内のすべてのピッ１〜をアドレスする。上位アド
レス・ピッｌ−Ａ Ｌ・・・・・・Ａ５Ａ、は、個別の
ブロックをアドレスする。下位４番目のアドレス・ビッ
トＡ３は、」−位アドレス・ビットＡＬ・・・・・・Ａ
ｓＡ４によってブロックに対する２つのチップ・アドレ
スのどちらが選択されたかを決定する。
したがって第１図に示す上位アドレス・バス４８は、」
二位アドレス・ビットＡＬ・・・・・・Ａ、Ａ４を運ぶ
ことが分る。２本の下位アドレス・バス５０ないし５２
は、下位４番目のビットＡ３に対応するピッ１〜を運ぶ
。しかし、下位４番目のアドレス・ビットは、２本の下
位アドレス・バス５０ないし５２上で異なることがあり
得る。これらの部分的に異なる２つのビットを、それぞ
れＡ′３およびＡ″つとして識別することにする。ビッ
ト選択信号は、３つのアドレス・ビットＡ２Ａ、Ａ、＋
２つのレジスタ３８および４０の一方を表わす信号から
導かれるはずである。これらのアドレス・ビットがどの
ように印加されるかについては、後段で説明する。
二位アドレス・ビットＡＬ・・・・・・Ａ、Ａ４を運ぶ
ことが分る。２本の下位アドレス・バス５０ないし５２
は、下位４番目のビットＡ３に対応するピッ１〜を運ぶ
。しかし、下位４番目のアドレス・ビットは、２本の下
位アドレス・バス５０ないし５２上で異なることがあり
得る。これらの部分的に異なる２つのビットを、それぞ
れＡ′３およびＡ″つとして識別することにする。ビッ
ト選択信号は、３つのアドレス・ビットＡ２Ａ、Ａ、＋
２つのレジスタ３８および４０の一方を表わす信号から
導かれるはずである。これらのアドレス・ビットがどの
ように印加されるかについては、後段で説明する。
本発明におけるメモリ構成を次に示す。すなわち、
必要なアドレッシング信号をもたらす回路を次に説明す
る。使用システムは、目的アドレス即ち開始アドレスＡ
Ａ＝Ａｒｊ−＝−Ａ、Ａ、Ａ３Ａ、ＡｌＡ。
る。使用システムは、目的アドレス即ち開始アドレスＡ
Ａ＝Ａｒｊ−＝−Ａ、Ａ、Ａ３Ａ、ＡｌＡ。
を第２図に示す［１的アドレス・レジスタ５４にロード
する。この１４的アドレスは、所期ブロック内の最初の
アドレスであり、またブロック自体をアドレスする。」
二位アドレス・ピッ１〜ＡＬ・・・・・・Ａ３Ａ４は１
両方のアレイ・チップ２８に共通アドレスを与える上位
アドレス・バス４８に置かれる。
する。この１４的アドレスは、所期ブロック内の最初の
アドレスであり、またブロック自体をアドレスする。」
二位アドレス・ピッ１〜ＡＬ・・・・・・Ａ３Ａ４は１
両方のアレイ・チップ２８に共通アドレスを与える上位
アドレス・バス４８に置かれる。
３つの下位ビットＡ２Ａ、Ａ、は３本の線５６に置かれ
、後で詳述するレジスタ１−１的アドレスを形成する。
、後で詳述するレジスタ１−１的アドレスを形成する。
ビットＡ３Ａ２はアレイ・チップ２８のインターリーブ
読取り、したがって下位アドレス・バス５０および５２
−ヒを伝えられるアドレス・ピッ１−Ａ’３Ａ”、の値
を決定する。メモリ・ブロックおよびアレイ・チップ２
８の数の本構成では、下位アドレス・バス５０および５
２はそれぞれ単一のアドレス線から構成できる。
読取り、したがって下位アドレス・バス５０および５２
−ヒを伝えられるアドレス・ピッ１−Ａ’３Ａ”、の値
を決定する。メモリ・ブロックおよびアレイ・チップ２
８の数の本構成では、下位アドレス・バス５０および５
２はそれぞれ単一のアドレス線から構成できる。
発生しなければならない２つのアドレス・ビットＡ’３
Ａ”、の値は、次の表で与えられる。
Ａ”、の値は、次の表で与えられる。
目 的 第１の転送 第２の転送旦スΣ Ａ
、紅 Ｍユ 八 ｙユ ら５−８０１． １０
０１ ９−１２１． ０ １ １ ０ ０１．３−
１６ ０ １． ０ １ １ ０目的ビツト
は第１列に示される。これはブロック内の最初のアドレ
スであり、最下位の４つのアドレス・ビットＡ３Ａ２Ａ
１Ａｏに対応する。アドレス・ビットＡ３およびＡ２は
次の２列に含まれる。
、紅 Ｍユ 八 ｙユ ら５−８０１． １０
０１ ９−１２１． ０ １ １ ０ ０１．３−
１６ ０ １． ０ １ １ ０目的ビツト
は第１列に示される。これはブロック内の最初のアドレ
スであり、最下位の４つのアドレス・ビットＡ３Ａ２Ａ
１Ａｏに対応する。アドレス・ビットＡ３およびＡ２は
次の２列に含まれる。
これらの値に応じて、第１の転送に対するアドレス・ビ
ットＡ ’ ３およびＡ″３は続く次の２列でｒ５．え
られ、第２の転送に対するアドレス・ビットは最後の２
列で与えれる。アトＩノス・ビットＡ″３およびＡ″、
の値は、第１の転送と第２の転送の間に補数化される。
ットＡ ’ ３およびＡ″３は続く次の２列でｒ５．え
られ、第２の転送に対するアドレス・ビットは最後の２
列で与えれる。アトＩノス・ビットＡ″３およびＡ″、
の値は、第１の転送と第２の転送の間に補数化される。
再び第２図を参照すると、第Ｊの転送選択線５８と第２
の転送選択線６０は、アレイ・チップ２８に対するアク
セス時に交互に変化する相補信号を運び、そのアクセス
が第１の転送であるか、それとも第２の転送であるかを
示す。第２のチップに対するアドレス・ビットＡ″３の
値は第１の転送におけるアドレス・ビットＡ３の値であ
り、かつ第２の転送におけるその補数である。これは、
インバータ６２を使って、アドレス・ビットＡ３の真値
および補数値が、それぞれＡＮＤゲートに導かれるよう
にすることによって達成される。これらのＡＮＤゲー１
〜の出力は、Ａ Ｎ Ｉ） ／ ＯＲ回路６４のＯＲゲ
ートで結合される。ＡＮＤゲートの他の入力は、第１お
よび第２の転送選択線５８および６０１こよって制御さ
れる。ＡＮＤ１０Ｒ回路６４の出力は、第２のチップに
対する下位アドレス・バス５２に接続されており、信号
Ａ″３を運ぶ。
の転送選択線６０は、アレイ・チップ２８に対するアク
セス時に交互に変化する相補信号を運び、そのアクセス
が第１の転送であるか、それとも第２の転送であるかを
示す。第２のチップに対するアドレス・ビットＡ″３の
値は第１の転送におけるアドレス・ビットＡ３の値であ
り、かつ第２の転送におけるその補数である。これは、
インバータ６２を使って、アドレス・ビットＡ３の真値
および補数値が、それぞれＡＮＤゲートに導かれるよう
にすることによって達成される。これらのＡＮＤゲー１
〜の出力は、Ａ Ｎ Ｉ） ／ ＯＲ回路６４のＯＲゲ
ートで結合される。ＡＮＤゲートの他の入力は、第１お
よび第２の転送選択線５８および６０１こよって制御さ
れる。ＡＮＤ１０Ｒ回路６４の出力は、第２のチップに
対する下位アドレス・バス５２に接続されており、信号
Ａ″３を運ぶ。
第１のチップに対するアドレス・ビットＡ ’ ３につ
いては、排他的ＯＲゲート６６中でのアドレス・ビット
Ａ３およびＡ２が比較される。これは、インバータ６８
とＡ Ｎ Ｄ ／ ＯＲ回路７０からなる同様な構成へ
の入力である。ＡＮＤ１０Ｒ回路７０の出力は、第１の
チップに対する下位アドレス・バス５０に接続されてお
り、アドレス・ビットＡ ’ ３を運ぶ。第２図の回路
は、」二記の表の要件に合致する。
いては、排他的ＯＲゲート６６中でのアドレス・ビット
Ａ３およびＡ２が比較される。これは、インバータ６８
とＡ Ｎ Ｄ ／ ＯＲ回路７０からなる同様な構成へ
の入力である。ＡＮＤ１０Ｒ回路７０の出力は、第１の
チップに対する下位アドレス・バス５０に接続されてお
り、アドレス・ビットＡ ’ ３を運ぶ。第２図の回路
は、」二記の表の要件に合致する。
２つのレジスタ３８および４０は、第３図の回路によっ
て与えられる。第３図は第１図に示した８ビツトのうち
１ビツトのみを示す。実際には、ＩＢＭ社製造の多くの
メモリ製品では、第３図の回路がアレイ・チップ２８内
に含まれている。この構造はＬＳＳＤ （レベル感知走
査設計）ラッチと呼ばれ、論理チップのテスト用に使わ
れる。第３図は、単一ビットの場合に、非緩衝出力ビッ
トが出力線３６上をクロック入力線７４１ｚのクロック
信号Ａによって制御される第１−のラッチへ導かれるこ
とを示したものである。第１のラッチ７２のラッチ出力
は、Ａ Ｎ Ｄ ／ ＯＲ回路７６と、もう１本のクロ
ック入力線８０」二のクロック信号Ｂによって制御され
る第２のクラッチ７８の両方に導かれる。２つのクロッ
ク信号の形を第４図に示す。
て与えられる。第３図は第１図に示した８ビツトのうち
１ビツトのみを示す。実際には、ＩＢＭ社製造の多くの
メモリ製品では、第３図の回路がアレイ・チップ２８内
に含まれている。この構造はＬＳＳＤ （レベル感知走
査設計）ラッチと呼ばれ、論理チップのテスト用に使わ
れる。第３図は、単一ビットの場合に、非緩衝出力ビッ
トが出力線３６上をクロック入力線７４１ｚのクロック
信号Ａによって制御される第１−のラッチへ導かれるこ
とを示したものである。第１のラッチ７２のラッチ出力
は、Ａ Ｎ Ｄ ／ ＯＲ回路７６と、もう１本のクロ
ック入力線８０」二のクロック信号Ｂによって制御され
る第２のクラッチ７８の両方に導かれる。２つのクロッ
ク信号の形を第４図に示す。
クロック・パルスＡが最初に発生したとき、第１のラッ
チ７２への第１の転送が行われる。その後、クロック信
号Ｂに対するパルスが、第１のラッチ７２の内容を第２
のランチ７８中にもラッチさせる。その後、クロック信
号Ａに対する第２のパルスが、第１のラッチ７２への第
２の転送を起こさせる。その時点で、１つのブロックに
対するアレイ・チップ２８の読取りは完了し、すべての
データが２つのラッチ７２および７８で使用可能である
。
チ７２への第１の転送が行われる。その後、クロック信
号Ｂに対するパルスが、第１のラッチ７２の内容を第２
のランチ７８中にもラッチさせる。その後、クロック信
号Ａに対する第２のパルスが、第１のラッチ７２への第
２の転送を起こさせる。その時点で、１つのブロックに
対するアレイ・チップ２８の読取りは完了し、すべての
データが２つのラッチ７２および７８で使用可能である
。
しかし、第１のラッチ７２は、第１のクロック・パルス
Ａの発生直後に読取ることができる。ゲート経路選択線
８２上の制御信号が、２つのラッチ７２および７８のど
ちらが読取られているかを決定する。第１のクロック・
パルスＡの後では、この制御信号は真である。制御信号
は、クロック・パルスＢの発生によってもビットの実際
の読取りによっても変更される。クロック・パルスＢが
発生したときそのビットが未だ読取られていないと仮定
すると、読取られていないデータが第２のランチ７８に
転送され、したがって、現在偽である制御信号がインバ
ータ８４によって反転されて第２のラッチ７８を選択す
る。一度第２のラッチ７８内のデータが読取られると、
それに続く制御信号の変化によって第１のラッチ７２の
読取りが再び可能になる。ＡＮＤ１０Ｒ回路７６の出力
は、第５図に示す選択機構８８への８つの入力の１．つ
である出力線８６に接続されている。ダブル・レジスタ
９０には、第３図の回路が８個存在する。
Ａの発生直後に読取ることができる。ゲート経路選択線
８２上の制御信号が、２つのラッチ７２および７８のど
ちらが読取られているかを決定する。第１のクロック・
パルスＡの後では、この制御信号は真である。制御信号
は、クロック・パルスＢの発生によってもビットの実際
の読取りによっても変更される。クロック・パルスＢが
発生したときそのビットが未だ読取られていないと仮定
すると、読取られていないデータが第２のランチ７８に
転送され、したがって、現在偽である制御信号がインバ
ータ８４によって反転されて第２のラッチ７８を選択す
る。一度第２のラッチ７８内のデータが読取られると、
それに続く制御信号の変化によって第１のラッチ７２の
読取りが再び可能になる。ＡＮＤ１０Ｒ回路７６の出力
は、第５図に示す選択機構８８への８つの入力の１．つ
である出力線８６に接続されている。ダブル・レジスタ
９０には、第３図の回路が８個存在する。
セレクタ８８は、単一ビットの出力線４６に接続するた
め８つの入力８６の１つを選択する。セレクタ８８は、
プリセット・カウンタ９２のカウンタ出力によって制御
される。このカウンタは、テキサス・インスツルメンツ
（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）製造の５Ｎ５
４ＡＴ、５１９０型に類似のものとすることができる。
め８つの入力８６の１つを選択する。セレクタ８８は、
プリセット・カウンタ９２のカウンタ出力によって制御
される。このカウンタは、テキサス・インスツルメンツ
（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）製造の５Ｎ５
４ＡＴ、５１９０型に類似のものとすることができる。
カウンタ９２は、線５６上のレジスタ目的ア１くレス・
ピッ１〜Ａ、 、 Ａ ｔ Ａ 、のレジスタ目的アド
レスによってブリセラ１−される。このプリセットは、
制御入力線９４にパルスを与えることによって制御され
る。一度カウンタ９２がプリセットされると、クロック
入力線９６上のクロック信号はレジスタ読取り速度ｔ
で動作してカウンタ９２を循環式に増分し、セレクタ８
８に対する入力線８６の別々の１本を選択する。カウン
タ９２の上位出力は、ゲート経路選択線８２上の制御信
号を変更するために使用４できる。
ピッ１〜Ａ、 、 Ａ ｔ Ａ 、のレジスタ目的アド
レスによってブリセラ１−される。このプリセットは、
制御入力線９４にパルスを与えることによって制御され
る。一度カウンタ９２がプリセットされると、クロック
入力線９６上のクロック信号はレジスタ読取り速度ｔ
で動作してカウンタ９２を循環式に増分し、セレクタ８
８に対する入力線８６の別々の１本を選択する。カウン
タ９２の上位出力は、ゲート経路選択線８２上の制御信
号を変更するために使用４できる。
Ｆ０発明の効果
上述したように、本発明は、アレイ・チップとバッファ
からの読取り速度が異なるために生じるギャップ時間と
いう欠点がない。支援回路は比較的簡単であり、その多
くはＦＣＣワード内の７２ビツトすべてによって共用で
きる。それにより、ブロック転送用に複数出力のメモリ
・アレイが使用できるようになる。個々のチップを各複
数ビット毎に付勢する必要がないため、複数出力メモリ
・アレイの消費電力が減る。この電力減少により、メモ
リ・アクセスに関連する電力サージも減少する。ブロッ
ク内で複数出力を使用すると、エラー訂正能力に影響を
及ぼすことなく、ＦＣＣワードの７２ビツトを異なるメ
モリ・チップ間に分散させることができる。また単一ビ
ット出力を供給する複数出力チップの使用により、配線
効率が向上する。
からの読取り速度が異なるために生じるギャップ時間と
いう欠点がない。支援回路は比較的簡単であり、その多
くはＦＣＣワード内の７２ビツトすべてによって共用で
きる。それにより、ブロック転送用に複数出力のメモリ
・アレイが使用できるようになる。個々のチップを各複
数ビット毎に付勢する必要がないため、複数出力メモリ
・アレイの消費電力が減る。この電力減少により、メモ
リ・アクセスに関連する電力サージも減少する。ブロッ
ク内で複数出力を使用すると、エラー訂正能力に影響を
及ぼすことなく、ＦＣＣワードの７２ビツトを異なるメ
モリ・チップ間に分散させることができる。また単一ビ
ット出力を供給する複数出力チップの使用により、配線
効率が向上する。
第］−図は、本発明の記憶システムのブロック図、第２
図は、第１図のためのアドレッシング制御のブロック図
、第３図は、第１図の２個のレジスタの実施例のブロッ
ク図、第４図は、第３図の回路の動作のタイミングを示
す説明図、第５図は、第１図の直列側部分のブロック図
、第６図は、コンピュータ・システムのブロック図、第
７図は、ブロック転送用に使用される１ビツト・メモリ
・チップの説明図、第８図は、従来技術のブロック転送
メモリ・システムのブロック図、第９図は、ブロック転
送用に使用される複数ビット・メモリ・チップの説明図
、第１０および第１１図は、ギャップ時間とブロック転
送の開始アドレスとの関係を示す説明図である。 ２８・・・・アレイ・チップ、３８．４０・・・・レジ
スタ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理人 岡 １） 次 生（外１名）
図は、第１図のためのアドレッシング制御のブロック図
、第３図は、第１図の２個のレジスタの実施例のブロッ
ク図、第４図は、第３図の回路の動作のタイミングを示
す説明図、第５図は、第１図の直列側部分のブロック図
、第６図は、コンピュータ・システムのブロック図、第
７図は、ブロック転送用に使用される１ビツト・メモリ
・チップの説明図、第８図は、従来技術のブロック転送
メモリ・システムのブロック図、第９図は、ブロック転
送用に使用される複数ビット・メモリ・チップの説明図
、第１０および第１１図は、ギャップ時間とブロック転
送の開始アドレスとの関係を示す説明図である。 ２８・・・・アレイ・チップ、３８．４０・・・・レジ
スタ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理人 岡 １） 次 生（外１名）
Claims (2)
- （１）少くとも一対のメモリ・アレイ・チップと、レジ
スタと、 第１のアドレスに応じて、前記チップの１つから前記レ
ジスタの第１の部分に第１のビット・グループを印加す
る手段と、 第２のアドレスに応じて、前記チップの別の１つから前
記レジスタの第２の部分に第２のビット・グループを印
加する手段と、 前記レジスタからのビットをブロック転送するための開
始アドレスを決定する手段と、 前記決定手段に応じて、前記開始アドレスの値にもとづ
いて前記第１および第２のアドレスを与える手段と、 から成るランダム・アクセス・メモリ。 - （２）前記第１および第２のアドレスに応答する前記手
段によつて前記レジスタに印加された前記ビットを前記
ブロック転送方式で順次転送する手段を備えた、 特許請求の範囲第（１）項記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/791,833 US4796222A (en) | 1985-10-28 | 1985-10-28 | Memory structure for nonsequential storage of block bytes in multi-bit chips |
| US791833 | 1985-10-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102497A true JPS62102497A (ja) | 1987-05-12 |
| JPH0531176B2 JPH0531176B2 (ja) | 1993-05-11 |
Family
ID=25154925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214229A Granted JPS62102497A (ja) | 1985-10-28 | 1986-09-12 | ランダム・アクセス・メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796222A (ja) |
| EP (1) | EP0220535A3 (ja) |
| JP (1) | JPS62102497A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992979A (en) * | 1985-10-28 | 1991-02-12 | International Business Machines Corporation | Memory structure for nonsequential storage of block bytes in multi bit chips |
| US5274596A (en) * | 1987-09-16 | 1993-12-28 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks |
| DE3776798D1 (de) * | 1987-11-23 | 1992-03-26 | Philips Nv | Schnell arbeitender statischer ram-speicher mit grosser kapazitaet. |
| US4912631A (en) * | 1987-12-16 | 1990-03-27 | Intel Corporation | Burst mode cache with wrap-around fill |
| JPH01226057A (ja) * | 1988-03-07 | 1989-09-08 | Toshiba Corp | データエラー検出方法 |
| US5109485A (en) * | 1988-08-30 | 1992-04-28 | Ncr Corporation | Method for transferring data between memories |
| US4993028A (en) * | 1988-09-07 | 1991-02-12 | Thinking Machines Corporation | Error detection and correction coding |
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