JPH09207369A

JPH09207369A - サーマルヘッド

Info

Publication number: JPH09207369A
Application number: JP34150595A
Authority: JP
Inventors: Tetsuharu Hyodo; 徹治兵頭; Koji Kato; 浩二加藤
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1995-11-29
Filing date: 1995-12-27
Publication date: 1997-08-12

Abstract

(57)【要約】【目的】小型化、低価格化が可能なサーマルヘッドを
提供する。【構成】サーマルヘッド１１は、多数の発熱素子Ｒ１
〜Ｒｎを駆動するための駆動ＩＣ１２とを備える。駆動
ＩＣ１２は、クロック信号に基づいて印画データをシリ
アル転送するシフトレジスタ１７と、ラッチ信号に基づ
いてシフトレジスタ１７に転送された印画データを格納
するラッチ回路１６と、１つのラッチ回路１６からの出
力がＭ本（Ｍは１以上の自然数）分岐して入力され、Ｍ
個のストローブ信号に基づいて該ラッチ回路からの出力
を選択的に開閉する複数のゲート回路Ｇ１〜Ｇｎと、ゲ
ート回路Ｇ１〜Ｇｎからの出力に基づいて各発熱素子の
通電を制御するスイッチング素子Ｔ１〜Ｔｎとを含む。
さらにサーマルヘッド１１は、外部からのクロック信号
をＭ個の周期で抽出してシフトレジスタに供給するため
のクロック制御回路２０を備え、１つの印字ラインをＭ
回の時分割駆動で印画を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワードプロセッサやフ
ァクシミリ等のプリンタ機構として組み込まれるサーマ
ルヘッドに関する。

【０００２】

【従来の技術】サーマルヘッドは、アルミナ等から成る
電気絶縁性基板上にガラスから成る蓄熱層と、ＴａＮ
（窒化タンタル）等から成る抵抗体膜およびＡｌ等から
成る電極層が順次形成された後、フォトリソグラフィー
によって共通電極、発熱素子、個別電極が分割成形され
る。

【０００３】さらに基板上には、各発熱素子を印画制御
するための駆動ＩＣ（集積回路）が搭載され、各個別電
極と駆動ＩＣ内のスイッチング素子がハンダバンプやＡ
ｕワイヤ等によって接続されている。各駆動ＩＣを制御
するための各信号配線は、基板と電気的に接続された外
部配線基板によって、基板上の端子配線に供給されてい
る。端子配線と各駆動ＩＣは、同様に、ハンダバンプや
Ａｕワイヤ等によって電気的に接続されている。

【０００４】図１２は、従来のサーマルヘッドの一例を
示す等価回路図である。サーマルヘツド１は、共通電極
４および個別電極５がそれぞれ接続された複数の発熱素
子Ｒと、発熱素子Ｒを所定個数単位で接続した複数の駆
動ＩＣ２で構成される。なお、図１２は駆動ＩＣ２の１
個分の回路を示している。

【０００５】駆動ＩＣ２は、印画データをシリアル転送
する複数ビットのシフトレジスタ７と、転送されたデー
タを一時記憶する複数ビットのラッチ回路６と、２つの
ストローブ信号ＳＴＢ１、ＳＴＢ２に基づいてラッチ回
路６の各出力を開閉するＡＮＤゲートＧ１〜Ｇｎと、発
熱素子Ｒに流れる電流を個別に開閉するスイッチング素
子Ｔ１〜Ｔｎなどで構成される。なお、ＡＮＤゲートＧ
１〜Ｇｎの前半部分はストローブ信号ＳＴＢ１によって
制御され、ＡＮＤゲートＧ１〜Ｇｎの後半部分はストロ
ーブ信号ＳＴＢ２によって制御される。

【０００６】サーマルヘッド１には、データ信号ＳＩ
と、データ信号ＳＩの転送に同期したクロック信号ＣＬ
Ｋと、転送されたデータを一時記憶させるラッチ信号Ｌ
ＡＴと、ラッチされたデータに基づいて発熱素子Ｒを駆
動する２つのストローブ信号ＳＴＢ１、ＳＴＢ２とがホ
スト装置等から供給される。

【０００７】スイッチング素子Ｔ１〜Ｔｎのソースはグ
ランド線３で共通に接続されており、発熱素子Ｒが発熱
する場合、電圧ＶＨが印加された共通電極４、発熱素子
Ｒ、個別電極５、スイッチング素子Ｔ１〜Ｔｎおよびグ
ランド線３を経由して電流が流れる。

【０００８】この動作タイミングについて説明する。ま
ずクロック信号ＣＬＫに同期して、データ信号ＳＩがシ
フトレジスタ７に転送される。次にラッチ信号ＬＡＴの
反転によって、シフトレジスタ７に転送されたデータが
ラッチ回路６に一時記憶される。

【０００９】次に、ストローブ信号ＳＴＢ１がローレベ
ル、ストローブ信号ＳＴＢ２がハイレベルになると、Ａ
ＮＤゲートＧ１〜Ｇｎの前半部分が開いて、ラッチ回路
６のうち前半部分のデータがスイッチング素子Ｔ１〜Ｔ
ｎの前半部分のゲートに印加される。すると、印画デー
タに応じて発熱素子Ｒに電流が流れ、発生したジュール
熱は感熱記録媒体を印画する。

【００１０】次に、ストローブ信号ＳＴＢ１がハイレベ
ル、ストローブ信号ＳＴＢ２がローレベルになると、Ａ
ＮＤゲートＧ１〜Ｇｎの後半部分が開いて、ラッチ回路
６のうち後半部分のデータがスイッチング素子Ｔ１〜Ｔ
ｎの後半部分のゲートに印加される。すると、印画デー
タに応じて発熱素子Ｒに電流が流れ、発生したジュール
熱は感熱記録媒体を印画する。

【００１１】こうして２つのストローブ信号ＳＴＢ１、
ＳＴＢ２を使用することによって、２回の時分割駆動が
行われる。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
駆動ＩＣではシフトレジスタ、ラッチ、ゲートおよびス
イッチング素子など多数の部品点数が必要になるため、
小型化が困難であるとともに、コスト増加の一要因にな
っている。特に、発熱素子の通電を独立に制御するに
は、印画画素と同じビット数分だけシフトレジスタ、ラ
ッチ、ゲートおよびスイッチング素子を設ける必要があ
る。

【００１３】さらに、１つのスイッチング素子には大き
な電流が流れるため、複数列のＭＯＳトランジスタを並
列接続して許容電流を高めている。そのためスイッチン
グ素子の面積は駆動ＩＣの面積の４０〜７０％を占めて
いる。

【００１４】本発明の目的は、駆動ＩＣの小型化によっ
て、更なる小型化、低価格化を実現できるサーマルヘッ
ドを提供することである。

【００１５】

【課題を解決するための手段】本発明は、電気絶縁性基
板の上面に形成された多数の発熱素子と、各発熱素子の
一端に共通に接続された共通電極と、各発熱素子の他端
に個別に接続された複数の個別電極と、各発熱素子を駆
動するための駆動ＩＣとを備えたサーマルヘッドにおい
て、該駆動ＩＣは、クロック信号に基づいて印画データ
をシリアル転送するシフトレジスタと、ラッチ信号に基
づいて、シフトレジスタに転送された印画データを格納
するラッチ回路と、１つのラッチ回路からの出力がＭ本
（Ｍは１以上の自然数）分岐して入力され、Ｍ個のスト
ローブ信号に基づいて該ラッチ回路からの出力を選択的
に開閉する複数のゲート回路と、該ゲート回路からの出
力に基づいて、各発熱素子の通電を制御するスイッチン
グ素子とを含み、さらに、サーマルヘッドは、外部から
のクロック信号をＭ個の周期で抽出してシフトレジスタ
に供給するためのクロック制御回路を備え、１つの印字
ラインをＭ回の時分割駆動で印画を行うことを特徴とす
るサーマルヘッドである。

【００１６】

【作用】本発明に従えば、１ライン分の印画データをシ
リアル転送するとともに、クロック制御回路はクロック
信号をＭ個の周期で抽出してシフトレジスタに供給して
いるため、シフトレジスタには印画データがＭ個に１つ
の割合で格納される。そして、Ｍ個のストローブ信号の
うち第１のストローブ信号をオンにすると、１ラインの
印画画素のうち第１のグループだけが通電される。

【００１７】次に、同じ１ライン分の印画データをシリ
アル転送するとともに、クロック制御回路はクロック信
号を、Ｍ個の周期であって前回より１クロック分シフト
したタイミングで抽出してシフトレジスタに供給するた
め、シフトレジスタにはＭ個の周期で１画素分シフトし
た印画データが格納される。そして、Ｍ個のストローブ
信号のうち第２のストローブ信号をオンにすると、１ラ
インの印画画素のうち第２のグループだけが通電され
る。

【００１８】こうして１ライン分の印画データをＭ回に
分けてシフトレジスタに転送しつつ、１ラインの印画画
素のうち第１のグループから第Ｍのグループを順番に時
分割で駆動することができる。したがって、１ビット分
のシフトレジスタおよびラッチ回路でＭ個の印画画素を
制御できるため、シフトレジスタおよびラッチ回路の全
体ビット数をＭ分の１に低減化でき、駆動ＩＣの小型化
に資する。

【００１９】

【実施例】図１は、本発明の第１実施例を示す等価回路
図である。サーマルヘツド１１は、共通電極１４および
個別電極１５がそれぞれ接続された複数の発熱素子Ｒ１
〜Ｒｎと、発熱素子Ｒ１〜Ｒｎを所定個数単位で接続し
た複数の駆動ＩＣ１２で構成される。なお、図１は駆動
ＩＣ１２の１個分の回路を示している。

【００２０】駆動ＩＣ１２は、印画データをシリアル転
送する複数ビットのシフトレジスタ１７と、転送された
データを一時記憶する複数ビットのラッチ回路１６と、
２つのストローブ信号ＳＴＢ１、ＳＴＢ２に基づいてラ
ッチ回路１６の各出力を開閉するＡＮＤゲートＧ１〜Ｇ
ｎと、発熱素子Ｒ１〜Ｒｎに流れる電流を個別に開閉す
るスイッチング素子Ｔ１〜Ｔｎなどで構成される。な
お、ｎ個のＡＮＤゲートＧ１〜Ｇｎのうち、奇数番目の
ＡＮＤゲートＧ１、Ｇ３、…はストローブ信号ＳＴＢ１
によって制御され、偶数番目のＡＮＤゲートＧ２、Ｇ
４、…はストローブ信号ＳＴＢ２によって制御される。

【００２１】サーマルヘッド１１には、データ信号ＳＩ
と、データ信号ＳＩの転送に同期したクロック信号ＣＬ
ＫＯと、転送されたデータを一時記憶させるラッチ信号
ＬＡＴと、ラッチされたデータに基づいて発熱素子Ｒ１
〜Ｒｎを選択的に駆動する２つのストローブ信号ＳＴＢ
１、ＳＴＢ２とがホスト装置等からそれぞれ供給されて
いる。さらに、クロック制御回路２０は、クロック信号
ＣＬＫＯを２パルス周期に１パルスの割合で抽出してク
ロック信号ＣＬＫＩを生成し、駆動ＩＣ１２内のシフト
レジスタ１７に供給している。

【００２２】スイッチング素子Ｔ１〜Ｔｎのソースはグ
ランド線１３で共通に接続されており、発熱素子Ｒ１〜
Ｒｎが発熱する場合、電圧ＶＨが印加された共通電極１
４、発熱素子Ｒ１〜Ｒｎ、個別電極１５、スイッチング
素子Ｔ１〜Ｔｎおよびグランド線１３を経由して電流が
流れる。

【００２３】図２は、図１のクロック制御回路２０の一
例を示す回路図である。クロック制御回路２０は、２つ
の１２ビットカウンタＣＴ１、ＣＴ２と、数個の論理素
子で構成される。

【００２４】クロック信号ＣＬＫＯは、１２ビットカウ
ンタＣＴ１、ＣＴ２のクロック端子ＣＣおよびＡＮＤゲ
ートＣＧ１、ＣＧ２にそれぞれ入力される。ストローブ
信号ＳＴＢ１は、１２ビットカウンタＣＴ１のセット端
子ＳＥＴ、１２ビットカウンタＣＴ２のリセット端子Ｒ
ＥＳおよびＡＮＤゲートＣＧ１にそれぞれ入力されると
ともに、インバータＩＧによって反転されて１２ビット
カウンタＣＴ１のリセット端子ＲＥＳ、１２ビットカウ
ンタＣＴ２のセット端子ＳＥＴおよびＡＮＤゲートＣＧ
２にそれぞれ入力される１２ビットカウンタＣＴ１の第１ビットポートからの出
力はＡＮＤゲートＣＧ１に入力される。１２ビットカウ
ンタＣＴ２の第１ビットポートからの出力はインバータ
ＩＧを介してＡＮＤゲートＣＧ２に入力される。ＡＮＤ
ゲートＣＧ１、ＣＧ２の各出力はＯＲゲートに入力さ
れ、ＯＲゲートからクロック信号ＣＬＫＩが出力され
る。

【００２５】図３は、動作を示すタイミングチャートで
ある。まずクロック信号ＣＬＫＯに同期して１ライン分
のデータ信号ＳＩがシフトレジスタ１７に転送される。
このとき、ストローブ信号ＳＴＢ１、ＳＴＢ２はともに
ハイレベルであり、印画動作は停止している。図２のク
ロック制御回路２０では、１２ビットカウンタＣＴ１だ
けが２分周カウント動作を行う。すると図３に示すよう
に、クロック信号ＣＬＫＯのうち奇数番目のクロックパ
ルスだけが抽出されて、ＡＮＤゲートＣＧ１からクロッ
ク信号ＣＬＫＩとして出力される。

【００２６】したがって、図１に示すように、シフトレ
ジスタ１７には１ラインのデータのうち奇数番目のデー
タだけが転送される。次に、ラッチ信号ＬＡＴが反転し
て（図３では不図示）、シフトレジスタ１７に転送され
たデータがラッチ回路１６に格納される。

【００２７】次に、ストローブ信号ＳＴＢ１がローレベ
ルに反転すると、奇数番目のスイッチング素子Ｔ１、Ｔ
３、…がデータに応じて導通し、対応する発熱素子Ｒ
１、Ｒ３、…が発熱する。こうして奇数番目の画素につ
いて印画動作を行う。

【００２８】次に、上述と同じ１ライン分のデータ信号
ＳＩがクロック信号ＣＬＫＯに同期してシフトレジスタ
１７に転送される。このとき、ストローブ信号ＳＴＢ１
はローレベルであるため、図２のクロック制御回路２０
において、１２ビットカウンタＣＴ２だけが２分周カウ
ント動作を行う。すると図３に示すように、クロック信
号ＣＬＫＯのうち偶数番目のクロックパルスだけが抽出
されて、ＡＮＤゲートＣＧ２からクロック信号ＣＬＫＩ
として出力される。

【００２９】したがって、図１に示すように、シフトレ
ジスタ１７には１ラインのデータのうち偶数番目のデー
タだけが転送される。次に、ラッチ信号ＬＡＴが反転し
て（図３では不図示）、シフトレジスタ１７に転送され
たデータがラッチ回路１６に格納される。

【００３０】次に、ストローブ信号ＳＴＢ２がローレベ
ルに反転すると、偶数番目のスイッチング素子Ｔ２、Ｔ
４、…がデータに応じて導通し、対応する発熱素子Ｒ
２、Ｒ４、…が発熱する。こうして偶数番目の画素につ
いて印画動作を行う。

【００３１】次に、次の１ライン分のデータ信号ＳＩが
クロック信号ＣＬＫＯに同期してシフトレジスタ１７に
転送される。このとき、ストローブ信号ＳＴＢ１はハイ
レベルであるため、図２のクロック制御回路２０におい
て、１２ビットカウンタＣＴ１だけが２分周カウント動
作を行う。すると図３に示すように、クロック信号ＣＬ
ＫＯのうち奇数番目のクロックパルスだけが抽出され
て、ＡＮＤゲートＣＧ１からクロック信号ＣＬＫＩとし
て出力される。

【００３２】したがって、図１に示すように、シフトレ
ジスタ１７には次の１ラインのデータのうち奇数番目の
データだけが転送される。次に、ラッチ信号ＬＡＴが反
転して（図３では不図示）、シフトレジスタ１７に転送
されたデータがラッチ回路１６に格納される。

【００３３】次に、ストローブ信号ＳＴＢ１がローレベ
ルに反転すると、奇数番目のスイッチング素子Ｔ１、Ｔ
３、…がデータに応じて導通し、対応する発熱素子Ｒ
１、Ｒ３、…が発熱する。こうして次の１ラインの奇数
番目の画素について印画動作を行う。

【００３４】このようにホスト装置は１ライン分のデー
タを２回送出するとともに、クロック制御回路２０によ
って、最初の１回は奇数番画素に対応したデータ転送を
行い、２回目では偶数番画素に対応したデータ転送を行
う。こうして駆動ＩＣ１２をシフトレジスタおよびラッ
チ回路の全体ビット数を従来と比べて半分にした回路構
成で、奇数番画素と偶数番画素との時分割駆動を行うこ
とができる。

【００３５】図４は、図１の駆動ＩＣ１２内のスイッチ
ング素子近傍を拡大した配線図である。１つのスイッチ
ング素子３０において、櫛状に形成されたドレイン３１
およびソース３３が互いに対向するように配置され、両
者間に介在するようにゲート３２が配置される。ドレイ
ン３１は、各発熱素子Ｒ１〜Ｒｎに接続するために設け
られた接続端子３４に接続されている。また、ソース３
３は、グランド線１３に共通接続されている。また、各
ゲート３２は、駆動ＩＣ１２内のＡＮＤゲートＧ１〜Ｇ
ｎにそれぞれ接続されている。

【００３６】スイッチング素子３０を交互に千鳥配置す
ることによって、隣接する接続端子３４も千鳥配置する
ことが可能になり、接続端子３４同士の間隔を広く確保
でき、そのため半田付けの際のショート不良率を改善で
きる。

【００３７】また従来は、櫛状に形成されたドレイン３
１は１箇所に集中配置されていたため、トランジスタ領
域の幅Ｗは櫛８列分に相当していたが、図４においては
接続端子３４の両側にもドレイン３１およびゲート３２
を配置し、特にドレイン３１を分散配置することによっ
て、トランジスタ領域の幅Ｗを櫛６列分に減少してい
る。そのため駆動ＩＣ１２の全体を小型化することがで
きる。

【００３８】こうしてシフトレジスタおよびラッチ回路
の全体ビット数の低減化と合わせて、駆動ＩＣ１２の面
積を大幅に低減化できる。

【００３９】なお、以上の説明では、クロック制御回路
２０として２つの１２ビットカウンタＣＴ１、ＣＴ２を
使用する例を示したが、その代わりに２つの２ビットカ
ウンタを使用することも可能である。

【００４０】図５は、本発明の第２実施例を示す等価回
路図である。サーマルヘツド１１は、共通電極１４およ
び個別電極１５がそれぞれ接続された複数の発熱素子Ｒ
１〜Ｒｎと、発熱素子Ｒ１〜Ｒｎを所定個数単位で接続
した複数の駆動ＩＣ１２で構成される。なお、図１は駆
動ＩＣ１２の１個分の回路を示している。

【００４１】駆動ＩＣ１２は、印画データをシリアル転
送する複数ビットのシフトレジスタ１７と、転送された
データを一時記憶する複数ビットのラッチ回路１６と、
３つのストローブ信号ＳＴＢ１、ＳＴＢ２、ＳＴＢ３に
基づいてラッチ回路１６の各出力を開閉するＡＮＤゲー
トＧ１〜Ｇｎと、発熱素子Ｒ１〜Ｒｎに流れる電流を個
別に開閉するスイッチング素子Ｔ１〜Ｔｎなどで構成さ
れる。なお、ｎ個のＡＮＤゲートＧ１〜Ｇｎは、数字３
の余数に対応した３つのグループに区分され、第１グル
ープのＡＮＤゲートＧ１、Ｇ４、Ｇ７、…はストローブ
信号ＳＴＢ１によって制御され、第２グループのＡＮＤ
ゲートＧ２、Ｇ５、Ｇ８、…はストローブ信号ＳＴＢ２
によって制御され、第３グループのＡＮＤゲートＧ３、
Ｇ６、Ｇ９、…はストローブ信号ＳＴＢ３によって制御
される。

【００４２】サーマルヘッド１１には、データ信号ＳＩ
と、データ信号ＳＩの転送に同期したクロック信号ＣＬ
ＫＯと、転送されたデータを一時記憶させるラッチ信号
ＬＡＴと、ラッチされたデータに基づいて発熱素子Ｒ１
〜Ｒｎを選択的に駆動する３つのストローブ信号ＳＴＢ
１、ＳＴＢ２、ＳＴＢ３とがホスト装置等からそれぞれ
供給されている。さらに、クロック制御回路２０ａは、
クロック信号ＣＬＫＯを３パルス周期に１パルスの割合
で抽出してクロック信号ＣＬＫＩを生成し、駆動ＩＣ１
２内のシフトレジスタ１７に供給している。

【００４３】スイッチング素子Ｔ１〜Ｔｎのソースはグ
ランド線１３で共通に接続されており、発熱素子Ｒ１〜
Ｒｎが発熱する場合、電圧ＶＨが印加された共通電極１
４、発熱素子Ｒ１〜Ｒｎ、個別電極１５、スイッチング
素子Ｔ１〜Ｔｎおよびグランド線１３を経由して電流が
流れる。

【００４４】図６は、図５のクロック制御回路２０ａの
一例を示す回路図である。クロック制御回路２０ａは、
３つの１２ビットカウンタＣＴ１、ＣＴ２、ＣＴ３と、
数個の論理素子で構成される。

【００４５】クロック信号ＣＬＫＯは、１２ビットカウ
ンタＣＴ１〜ＣＴ３のクロック端子ＣＣおよびＡＮＤゲ
ートＣＧ１にそれぞれ入力され、さらにクロック信号Ｃ
ＬＫＯの半周期分遅延させるディレイ回路ＤＬを介して
ＡＮＤゲートＣＧ２、ＣＧ３に入力される。

【００４６】ストローブ信号ＳＴＢ１、ＳＴＢ２は、Ａ
ＮＤゲート２１に入力され、その出力は１２ビットカウ
ンタＣＴ１のセット端子ＳＥＴおよびＡＮＤゲートＣＧ
１にそれぞれ入力され、さらにゲート２２を介してリセ
ット端子ＲＥＳに入力される。１２ビットカウンタＣＴ
１の第１ビットポートおよび第２ビットポートからの出
力は、ゲート２５を介してＡＮＤゲートＣＧ１に入力さ
れるとともに、アンドゲートＡＧ１およびディレイ回路
ＤＬを介してゲート２２に入力される。

【００４７】一方、ストローブ信号ＳＴＢ１は、１２ビ
ットカウンタＣＴ２のセット端子ＳＥＴ、ＡＮＤゲート
ＣＧ２およびゲート２３にそれぞれ入力され、ゲート２
３の出力は１２ビットカウンタＣＴ２のリセット端子Ｒ
ＥＳに入力される。１２ビットカウンタＣＴ２の第１ビ
ットポートおよび第２ビットポートからの出力は、ゲー
ト２６を介してＡＮＤゲートＣＧ２に入力されるととも
に、アンドゲートＡＧ２を介してゲート２３に入力され
る。

【００４８】他方、ストローブ信号ＳＴＢ２は、１２ビ
ットカウンタＣＴ３のセット端子ＳＥＴ、ＡＮＤゲート
ＣＧ３およびゲート２４にそれぞれ入力され、ゲート２
４の出力は１２ビットカウンタＣＴ３のリセット端子Ｒ
ＥＳに入力される。１２ビットカウンタＣＴ２の第１ビ
ットポートおよび第２ビットポートからの出力は、ＡＮ
ＤゲートＣＧ３に入力され、その出力はＡＮＤゲートＣ
Ｇ３およびゲート２４に入力される。

【００４９】ＡＮＤゲートＣＧ１、ＣＧ２、ＣＧ３の各
出力はＯＲゲートに入力され、ＯＲゲートからクロック
信号ＣＬＫＩが出力される。

【００５０】図７は、図５のクロック制御回路２０ａの
他の例を示す回路図である。クロック制御回路２０ａ
は、３つの１２ビットカウンタＣＴ１、ＣＴ２、ＣＴ３
と、数個の論理素子で構成されるとともに、図６と同じ
回路構成に加えて、図５のデータ信号ＳＩを取り込ん
で、ＯＲゲートの出力によって制御されるＡＮＤゲート
２７を介在させている点が相違する。

【００５１】次に図５を参照しながら動作を説明する。
まずクロック信号ＣＬＫＯに同期して１ライン分のデー
タ信号ＳＩがシフトレジスタ１７に転送される。このと
き、ストローブ信号ＳＴＢ１、ＳＴＢ２、ＳＴＢ３はと
もにハイレベルであり、印画動作は停止している。クロ
ック制御回路２０ａでは、１２ビットカウンタＣＴ１だ
けが４分周カウント動作を行う。するとクロック信号Ｃ
ＬＫＯのうち、数字３の余数が１となる第１グループの
クロックパルスだけが抽出されて、ＡＮＤゲートＣＧ１
からクロック信号ＣＬＫＩとして出力される。

【００５２】こうしてシフトレジスタ１７には１ライン
のデータのうち第１グループのデータだけが転送され
る。次に、ラッチ信号ＬＡＴが反転して、シフトレジス
タ１７に転送されたデータがラッチ回路１６に格納され
る。

【００５３】次に、ストローブ信号ＳＴＢ１がローレベ
ルに反転すると、第１グループのスイッチング素子Ｔ
１、Ｔ４、Ｔ７、…がデータに応じて導通し、対応する
発熱素子Ｒ１、Ｒ３、Ｒ７、…が発熱する。こうして第
１グループの画素について印画動作を行う。

【００５４】次に、同じ１ライン分のデータ信号ＳＩが
クロック信号ＣＬＫＯに同期してシフトレジスタ１７に
転送される。このとき、ストローブ信号ＳＴＢ１はロー
レベルとなり、クロック制御回路２０ａにおいて、１２
ビットカウンタＣＴ２だけが４分周カウント動作を行
う。すると、クロック信号ＣＬＫＯのうち数字３の余数
が２となる第２グループのクロックパルスだけが抽出さ
れて、ＡＮＤゲートＣＧ２からクロック信号ＣＬＫＩと
して出力される。

【００５５】こうしてシフトレジスタ１７には１ライン
のデータのうち第２グループのデータだけが転送され
る。次に、ラッチ信号ＬＡＴが反転して、シフトレジス
タ１７に転送されたデータがラッチ回路１６に格納され
る。

【００５６】次に、ストローブ信号ＳＴＢ２がローレベ
ルに反転すると、第２グループのスイッチング素子Ｔ
２、Ｔ５、Ｔ８、…がデータに応じて導通し、対応する
発熱素子Ｒ２、Ｒ５、Ｒ８、…が発熱する。こうして第
２グループの画素について印画動作を行う。

【００５７】次に、同じ１ライン分のデータ信号ＳＩが
クロック信号ＣＬＫＯに同期してシフトレジスタ１７に
転送される。このとき、ストローブ信号ＳＴＢ１はハイ
レベル、ストローブ信号ＳＴＢ２はローレベルとなり、
クロック制御回路２０ａにおいて、１２ビットカウンタ
ＣＴ３だけが４分周カウント動作を行う。すると、クロ
ック信号ＣＬＫＯのうち数字３の余数が３となる第３グ
ループのクロックパルスだけが抽出されて、ＡＮＤゲー
トＣＧ３からクロック信号ＣＬＫＩとして出力される。

【００５８】こうしてシフトレジスタ１７には１ライン
のデータのうち第３グループのデータだけが転送され
る。次に、ラッチ信号ＬＡＴが反転して、シフトレジス
タ１７に転送されたデータがラッチ回路１６に格納され
る。

【００５９】次に、ストローブ信号ＳＴＢ３がローレベ
ルに反転すると、第３グループのスイッチング素子Ｔ
３、Ｔ６、Ｔ９、…がデータに応じて導通し、対応する
発熱素子Ｒ３、Ｒ６、Ｒ９、…が発熱する。こうして第
３グループの画素について印画動作を行う。

【００６０】このようにホスト装置は１ライン分のデー
タを３回送出するとともに、クロック制御回路２０によ
って、最初の１回は第１グループの画素に対応したデー
タ転送を行い、２回目では第２グループ、３回目では第
３グループの画素にそれぞれ対応したデータ転送を行
う。こうして駆動ＩＣ１２をシフトレジスタおよびラッ
チ回路の全体ビット数を従来と比べて３分の１に低減し
た回路構成で、３回の時分割駆動を行うことができる。

【００６１】なお、以上の説明では２回および３回の時
分割駆動の例を示したが、４回以上の時分割駆動も同様
に可能である。

【００６２】図８は、駆動ＩＣ１２の接続端子３４の配
置例を示す底面図である。図４に示した接続端子３４
は、駆動ＩＣ１２の中央付近では２列千鳥で直線的に配
置されており、駆動ＩＣ１２の両側付近では、長手方向
に対して約４５度の方向に傾斜して並んでいる。

【００６３】こうした配置によって、駆動ＩＣ１２の長
手寸法を短くすることができるとともに、接続端子３４
の分布密度が両側で増加するため、駆動ＩＣ１２の半田
付け強度が両側でより強化される。そのため、駆動ＩＣ
１２が搭載されるセラミック基板が熱膨張と熱収縮を繰
り返した場合、駆動ＩＣ１２に加わる熱応力に対して充
分に対抗することができる。

【００６４】図９は、駆動ＩＣ１２内のスイッチング素
子の他の配置例を示す概略配線図である。図１および図
５に示す発熱素子Ｒ１〜Ｒｎに接続するための各接続端
子３４は千鳥配置され、接続端子３４同士の間にスイッ
チング素子用領域が交互に確保されている。

【００６５】たとえば、発熱素子Ｒ１を駆動するスイッ
チング素子Ｔ１は、接続端子３４に隣接した２つのスイ
ッチング素子用領域に分割して形成され、また発熱素子
Ｒ２を駆動するスイッチング素子Ｔ２は、同じ２つのス
イッチング素子用領域に分割して形成され、さらに分割
されたスイッチング素子Ｔ１、Ｔ２は相互に電気絶縁を
保持しつつ積層するように形成されている。

【００６６】スイッチング素子Ｔ３、Ｔ４など、奇数番
および偶数番のスイッチング素子同士も同様に、２つの
スイッチング素子用領域に分割され、かつ相互に積層さ
れる構造で形成されている。

【００６７】なお、ＡＮＤゲートＧ１〜Ｇｎ、ラッチ回
路１６、シフトレジスタ１７などから成るロジック回路
３７が、駆動ＩＣ１２内の別の領域に形成されている。
また、ロジック回路３７に隣接するように、ロジック回
路３７の各種信号を伝える信号線を接続するための信号
接続端子３６や駆動ＩＣ１２のグランド端子３５が配置
されている。

【００６８】こうしたスイッチング素子用領域を交互に
千鳥配置し、しかも隣接する接続端子３４を千鳥配置す
ることによって、接続端子３４同士の間隔を広く確保で
き、そのため半田付けの際のショート不良率を改善でき
る。また、スイッチング素子用領域の面積縮小化によっ
て、接続端子３４同士の長手方向のピッチＰも小さくす
ることが可能になり、駆動ＩＣ１２の幅方向の長さＹを
保ちつつ長手方向の長さＸを従来よりも短縮化でき、駆
動ＩＣの小型化を実現できる。

【００６９】図１０は、スイッチング素子の積層構造の
一例を示す部分断面図である。ここでは、スイッチング
素子をＭＯＳ型ＦＥＴで構成した例を示す。Ｓｉなどか
ら成る基板４０の上に、ＳｉＯ₂ などから成る厚さ１μ
ｍ程度の絶縁層４１を全面形成した後、Ｐ⁺-Ｓｉなどか
ら成るソース電極層４５、ゲート電極層４６およびドレ
イン電極層４７を厚さ１μｍ程度にそれぞれ形成する。

【００７０】次に、各電極層４５、４６、４７の間隙を
埋めるようにＳｉＯ₂ やＳｉＮなどから成る絶縁層４２
を厚さ１〜５μｍ程度に形成し、ソース電極層４５およ
びドレイン電極層４７の上面は露出するように、ゲート
電極層４６の上面は極薄の絶縁膜が形成されるようにす
る。

【００７１】次に、全面に渡って多結晶シリコン膜を形
成した後、レーザ照射によってアニールしすることによ
ってＰ型Ｓｉ層４３を形成する。その後、Ｐ型Ｓｉ層４
３において、ソース電極層４５およびドレイン電極層４
７の近傍領域および該近傍領域に対向する領域にＮ型ド
ーパントをドープして、Ｎ型Ｓｉ層４８、４９、５０、
５１を形成する。

【００７２】次に、Ｎ型Ｓｉ層５０、５１の上面の一部
を露出するように、ＳｉＯ₂ やＳｉＮなどから成る絶縁
層４４を厚さ１〜５μｍ程度に形成し、さらに後工程で
形成するゲート電極層５３の位置において極薄の絶縁膜
となるようにする。そして、ソース電極層５２をＮ型Ｓ
ｉ層５０と接続するように、ドレイン電極層５４をＮ型
Ｓｉ層５１と接続するように、さらにゲート電極層５３
を極薄の絶縁膜の上にそれぞれ形成する。

【００７３】こうした構造において、ゲート電極層４６
への印加電圧によってＮ型Ｓｉ層４８とＮ型Ｓｉ層４９
との間の空乏層の厚さが制御される第１のＭＯＳ型ＦＥ
Ｔが構成される。さらに、ゲート電極層５３への印加電
圧によってＮ型Ｓｉ層５０とＮ型Ｓｉ層５１との間の空
乏層の厚さが制御される第２のＭＯＳ型ＦＥＴが構成さ
れる。こうして２つのＭＯＳ型ＦＥＴの積層構造を実現
することができる。

【００７４】また、図１に示したように、隣接する２つ
のスイッチング素子を時分割駆動する方式においては、
第１および第２のＭＯＳ型ＦＥＴが両方同時に動作する
ことが原理的に回避できるため、一方の動作が他方に影
響を与えることがなく、相互に独立した動作が可能にな
る。

【００７５】図１１（ａ）はスイッチング素子の積層構
造の他の例を示す部分断面図であり、図１１（ｂ）はそ
の等価回路図である。ここでは、スイッチング素子をバ
イポーラトランジスタで構成した例を示す。

【００７６】Ｓｉなどから成る基板６０の上に、ＳｉＯ
₂ などから成る厚さ１μｍ程度の絶縁層６１を全面形成
した後、コレクタとして機能するＮ型Ｓｉ層６２、ベー
スとして機能するＰ型Ｓｉ層６３およびエミッタとして
機能するＮ型Ｓｉ層６４をそれぞれ厚さ１〜５μｍ程度
に形成することによって、第１のバイポーラトランジス
タを形成する。

【００７７】次に、ＳｉＯ₂ などから成る厚さ１μｍ程
度の絶縁層６７をＮ型Ｓｉ層６４の上面の一部を除いて
全面形成することによって、電気絶縁を確保する。その
後、Ｎ型Ｓｉ層６４と接続するように、ベースとして機
能するＰ型Ｓｉ層６５およびコレクタとして機能するＮ
型Ｓｉ層６６をそれぞれ厚さ１〜５μｍ程度に形成する
ことによって、第２のバイポーラトランジスタを形成す
る。

【００７８】こうした構造において、図１１（ｂ）に示
すように、Ｎ型Ｓｉ層６４のエミッタを共有した２つの
バイポーラトランジスタが積層構造で実現される。

【００７９】また、図１に示したように、隣接する２つ
のスイッチング素子を時分割駆動する方式においては、
第１および第２のバイポーラトランジスタが両方同時に
動作することが原理的に回避できるため、一方の動作が
他方に影響を与えることがなく、相互に独立した動作が
可能になる。

【００８０】なお以上の説明では、ＭＯＳ型ＦＥＴおよ
びバイポーラトランジスタの２層積層構造の例を示した
が、同様な製造プロセスを繰り返すことによって、３層
以上の積層構造のスイッチング素子を形成することも可
能である。

【００８１】また、こうした積層構造を応用して、図９
に示すロジック回路３７の上層側または下層側にスイッ
チング素子を形成することによって、ロジック回路領域
とスイッチング素子用領域とを重複させて回路素子を形
成することも可能であり、これによって駆動ＩＣ１２の
より小型化を図ることができる。

【００８２】

【発明の効果】以上詳説したように本発明によれば、１
ライン分の印画データをシリアル転送するとともに、ク
ロック制御回路はクロック信号をＭ個の周期で抽出して
シフトレジスタに供給しているため、シフトレジスタに
は印画データがＭ個に１つの割合で格納される。

【００８３】こうして１ライン分の印画データをＭ回に
分けてシフトレジスタに転送しつつ、１ラインの印画画
素のうち第１のグループから第Ｍのグループを順番に時
分割で駆動することができる。したがって、１ビット分
のシフトレジスタおよびラッチ回路でＭ個の印画画素を
制御できるため、シフトレジスタおよびラッチ回路の全
体ビット数をＭ分の１に低減化でき、駆動ＩＣの小型化
に資する。

【００８４】こうしてサーマルヘッドの更なる小型化、
低価格化を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す等価回路図である。

【図２】図１のクロック制御回路２０の一例を示す回路
図である。

【図３】動作を示すタイミングチャートである。

【図４】図１の駆動ＩＣ１２内のスイッチング素子近傍
を拡大した配線図である。

【図５】本発明の第２実施例を示す等価回路図である。

【図６】図５のクロック制御回路２０ａの一例を示す回
路図である。

【図７】図５のクロック制御回路２０ａの他の例を示す
回路図である。

【図８】駆動ＩＣ１２の接続端子３４の配置例を示す底
面図である。

【図９】駆動ＩＣ１２内のスイッチング素子の他の配置
例を示す概略配線図である。

【図１０】スイッチング素子の積層構造の一例を示す部
分断面図である。

【図１１】図１１（ａ）はスイッチング素子の積層構造
の他の例を示す部分断面図であり、図１１（ｂ）はその
等価回路図である。

【図１２】従来のサーマルヘッドの一例を示す等価回路
図である。

【符号の説明】

１１サーマルヘッド１２駆動ＩＣ１３グランド線１４共通電極１５個別電極１６ラッチ回路１７シフトレジスタ２０、２０ａクロック制御回路３１ドレイン３２ゲート３３ソース３４接続端子Ｇ１〜ＧｎＡＮＤゲートＴ１〜Ｔｎ、３０スイッチング素子Ｒ１〜Ｒｎ発熱素子

Claims

【特許請求の範囲】

【請求項１】電気絶縁性基板の上面に形成された多数
の発熱素子と、各発熱素子の一端に共通に接続された共通電極と、各発熱素子の他端に個別に接続された複数の個別電極
と、各発熱素子を駆動するための駆動ＩＣとを備えたサーマ
ルヘッドにおいて、該駆動ＩＣは、クロック信号に基づいて印画データをシ
リアル転送するシフトレジスタと、ラッチ信号に基づいて、シフトレジスタに転送された印
画データを格納するラッチ回路と、１つのラッチ回路からの出力がＭ本（Ｍは１以上の自然
数）分岐して入力され、Ｍ個のストローブ信号に基づい
て該ラッチ回路からの出力を選択的に開閉する複数のゲ
ート回路と、該ゲート回路からの出力に基づいて、各発熱素子の通電
を制御するスイッチング素子とを含み、さらに、サーマルヘッドは、外部からのクロック信号を
Ｍ個の周期で抽出してシフトレジスタに供給するための
クロック制御回路を備え、１つの印字ラインをＭ回の時
分割駆動で印画を行うことを特徴とするサーマルヘッ
ド。