JPH0999575A - サーマルヘッド - Google Patents

Abstract

(57)【要約】 【課題】駆動ＩＣの小型化が困難であり、また配線が複
雑になると、ショートや断線等が発生し易かった。 【解決手段】電気絶縁性基板１０の上面に形成された複
数個の発熱素子Ｒと、各発熱素子Ｒの一旦に共通に接続
された共通電極１４と、各発熱素子Ｒの他端に個別に接
続された複数個の個別電極１５と、各発熱素子Ｒを駆動
するための駆動ＩＣ１２とを備えたサーマルヘッドにお
いて、電気絶縁性基板１０の上面に、各個別電極１５へ
の供給電力を開閉する複数のスイッチング素子を形成す
るとともに、該スイッチング素子を前記駆動ＩＣ１２か
らの出力信号によって制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワードプロセッサやフ
ァクシミリ等のプリンタ機構として組み込まれるサーマ
ルヘッドに関する。

【０００２】

【従来の技術】サーマルヘッドは、アルミナ等から成る
電気絶縁性基板上にガラスから成る蓄熱層と、ＴａＮ
（窒化タンタル）等から成る抵抗体膜およびＡｌ等から
成る電極層が順次形成された後、フォトリソグラフィー
によって共通電極、発熱素子、個別電極が分割される。

【０００３】さらに基板上には、各発熱素子を印画制御
するための駆動ＩＣ（集積回路）が搭載され、各個別電
極と駆動ＩＣ内のスイッチング素子がハンダバンプやＡ
ｕワイヤ等によって接続されている。各駆動ＩＣを制御
するための各信号配線は、基板と電気的に接続された外
部配線基板によって、基板上の端子配線に供給されてい
る。端子配線と各駆動ＩＣは、同様に、ハンダバンプや
Ａｕワイヤ等によって電気的に接続されている。

【０００４】図２２は、従来のサーマルヘッドの一例を
示す等価回路図である。サーマルヘッドは、共通電極４
および個別電極５がそれぞれ接続された複数の発熱素子
Ｒと、発熱素子Ｒを所定個数単位で接続した駆動ＩＣ２
で構成される。各駆動ＩＣには、データ信号ＤＡＴＡ
と、データ信号ＤＡＴＡを１ラインごとに転送するクロ
ック信号ＣＬＫと、転送された１ライン分のデータを一
時記憶させるラッチ信号ＬＡＴと、ラッチされたデータ
に基づいて発熱素子Ｒを駆動するためのストローブ信号
ＳＴＢが入力される。さらに各駆動ＩＣはグランド線３
で共通に接続されており、発熱素子Ｒが発熱する場合、
電流は電圧ＶＨが印加された共通電極４、発熱素子Ｒ、
個別電極５、駆動ＩＣ２内のスイッチング素子およびク
ランド線３を経由して流れる。

【０００５】図２３は、駆動ＩＣ２の内部回路部であ
る。駆動ＩＣ２は、データをシリアル転送するシフトレ
ジスタＳＲ１〜ＳＲｎと、データを一時記憶するラッチ
回路Ｌ１〜Ｌｎと、ラッチ回路Ｌ１〜Ｌｎの出力を開閉
するＡＮＤゲートＧ１〜Ｇｎと、発熱素子Ｒに流れる電
流を個別に開閉するスイッチング素子Ｔ１〜Ｔｎと、発
熱素子Ｒを接続するための接続パッドＨ１〜Ｈｎなどで
構成される。

【０００６】この動作を図２４のタイミングチャートに
従って説明する。まずクロック信号ＣＬＫに同期して、
図２２に示すサーマルヘッドの１ライン分のデータＤＡ
ＴＡがシフトレジスタＳＲ１〜ＳＲｎに転送される。次
にラッチ信号ＬＡＴの反転によって、シフトレジスタＳ
Ｒ１〜ＳＲｎに転送されたデータがラッチ回路Ｌ１〜Ｌ
ｎに一時記憶される。次にストローブ信号ＳＴＢが反転
するとＡＮＤゲートＧ１〜Ｇｎが開いて、ラッチ回路Ｌ
１〜Ｌｎのデータがスイッチング素子Ｔ１〜Ｔｎのゲー
トに印加される。すると、ラッチさらたデータのレベル
に応じて発熱素子ＲＮＩ電流が流れ、発生したジュール
熱は感熱記録媒体を印画する。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
駆動ＩＣではシフトレジスタ、ラッチ、ゲート、スイッ
チング素子など多数の部品点数が必要になるため、小型
化が困難であるとともに、コスト増加の一要因になって
いる。特に、スイッチング素子は大きな電流が流れるた
め、駆動ＩＣの面積の４０〜７０％を閉めている。

【０００８】さらに、近年のサーマルヘッドの小型化、
高密度化に伴って、接続パッドの設置間隔も小さくする
必要があるが、スイッチング素子事態の小型化が難しい
ために、接続パッドおよび配線パターンの配置での工夫
が要求される。しかし、配線が複雑になると、ショート
や断線等の問題が新たに浮上してくる。特に個別電極周
辺のリード線には大きな電流が流れるため、リード線の
幅および間隔もあまり狭くできない。

【０００９】本発明の目的は、更なる小型化、低価格化
が可能なサーマルヘッドを提供することである。

【００１０】

【課題を解決するための手段】本発明は、電気絶縁性基
板の上面に形成された複数個の発熱素子と、各発熱素子
の一旦に共通に接続された共通電極と、各発熱素子の他
端に個別に接続された複数個の個別電極と、各発熱素子
を駆動するための駆動ＩＣとを備えたサーマルヘッドに
おいて、電気絶縁性基板の上面に、各個別電極への供給
電力を開閉する複数のスイッチング素子が形成されてお
り、且つ、該スイッチング素子は前記駆動ＩＣからの出
力信号によって制御されることを特徴とするサーマルヘ
ッドである。

【００１１】また本発明は、電気絶縁性基板の上面また
は内部に、各スイッチング素子の出力線に対して共通接
続されたグランド電極が形成されていることを特徴とす
る。またに本発明は、電気絶縁性基板の上面または内部
に、各スイッチング素子の制御線に対して接続された制
御電極が形成されていることを特徴とする。

【００１２】

【作用】本発明に従えば、発熱素子を駆動するスイッチ
ング素子を電気絶縁性基板の上面に形成しているため、
駆動ＩＣを格段に小型化することができる。また、スイ
ッチング素子を制御する信号線は細いリード線で足りる
ため、高密度の配線および接続が可能になる。

【００１３】また本発明に従えば、電気絶縁性基板の上
面または内部に、各スイッチング素子の出力線に対して
共通接続されたグランド線んが形成されているため、大
電流が流れるグランド電極を駆動ＩＣ内に引き回す必要
がない。したがって、駆動ＩＣの小型化がさらに容易に
なる。

【００１４】また本発明に従えば、電気絶縁性基板の上
面または内部に、各スイッチング素子の制御線に対して
接続された制御電極が形成されているため、高密度の配
線および接続が可能になる。

【００１５】

【実施例】以下、本発明を添付図面に基づいて詳細に説
明する。

【００１６】（第１実施例）図１は、本発明の第１実施
例を示す部分平面図である。電気絶縁性基板１０の上面
に、複数個の発熱素子Ｒが一定間隔で直線状に形成され
ており、発熱素子Ｒの一端は共通電極１４に共通接続さ
れている。一方、発熱素子Ｒの他端は同数の個別電極１
５に個別に接続され、個別電極１５は所定数ごとに駆動
ＩＣ（集積回路）１２に向かって配線される。

【００１７】発熱素子Ｒと駆動ＩＣ１２との間には、グ
ランド電極１６が基板１０の上面に配線され、グランド
電極１６と各個別電極１５との間にはスイッチング素子
２０が形成されている。さらに、駆動ＩＣ１２から各ス
イッチング素子２０を制御するための制御電極１７が引
き出されている。

【００１８】図２は、図１のＡ１〜Ａ１線に沿った断面
図である。ここで、スイッチング素子２０を含む中央の
断面図は、理解容易のために特に拡大して示している。

【００１９】右側の断面図を見ると、アルミナ等から成
る電気絶縁性基板１０の上にガラス等から成る蓄熱層１
１が形成され、その上面にＴａＮ（窒化タンタル）等か
ら成る抵抗体層９が形成され、さらにその上にＡｌ等か
ら成る電極層が順次形成された後、フォトリソグラフィ
ーによって共通電極１４、個別電極１５が分割成形さ
れ、両者に挟まれた領域が発熱素子Ｒを構成する。最上
面には、ガラス等から成る保護層１３が形成される。

【００２０】左側の断面図を見ると、駆動ＩＣ１２がハ
ンダバンプ等によって各種リード配線に接続されてい
る。

【００２１】中央の断面図において、基板１０の上にス
イッチング素子２０が形成されている。その製造方法に
ついて説明すると、まずプラズマＣＶＤ（化学気相成
長）等を用いて基板１０の上にｎ−Ｓｉ層２１を形成
し、次にｎ−Ｓｉ層２１の両側にｐ⁺ −Ｓｉ層２２、２
３を形成し、右側は個別電極１５と接続される。さら
に、これらを覆うようにＳｉＮ等から成る絶縁層２４を
スパッタリングやプラズマＣＶＤ等を用いて形成する。
次に、ｎ−Ｓｉ層２１の上方で、絶縁層２４を介在させ
るようにＡｌやＳｉ等から成るゲート電極２５を形成す
る。ゲート電極２５は、駆動ＩＣ１２の制御電極１７と
接続されている。

【００２２】ｐ⁺ −Ｓｉ層２３の上には、ＡｌやＳｉ等
から成るグランド電極１６が形成され、さらに上面全体
は保護層１３によって被覆される。こうしてＭＯＳ−Ｆ
ＥＴ型のスイッチング素子２０を形成することができ
る。

【００２３】なお、グランド電極１６の製法に関して、
抵抗体層９や電極層１４、１５を形成する前に、たとえ
ばスクリーン印刷等を用いて基板１０の上にＡｇペース
トを塗布した後、６００℃程度の焼成で形成する厚膜形
成法を使用しても構わない。図３は、第１実施例の等価
回路図である。ここでは、１個の駆動ＩＣ１２が６４個
の発熱素子を駆動する例を示しているが、複数の駆動Ｉ
Ｃを用いても同様である。

【００２４】駆動ＩＣ１２は、データをシリアル転送す
るシフトレジスタＳＲ１〜ＳＲ６４と、データを一時記
憶するラッチ回路Ｌ１〜Ｌ６４と、ラッチ回路Ｌ１〜Ｌ
６４の出力を開閉するＡＮＤゲートＧ１〜Ｇ６４などで
構成される。スイッチング素子Ｔ１〜Ｔ６４は、図１お
よび図２に示したスイッチング素子２０で構成され、そ
のゲートは制御電極１７を介してＡＮＤゲートＧ１〜Ｇ
６４に接続される。また、スイッチング素子Ｔ１〜Ｔ６
４のソースはグランド電極１６に共通接続されている。
また、スイッチング素子Ｔ１〜Ｔ６４のドレインは、個
別電極１５を介して各発熱素子Ｒ１〜Ｒ６４に接続され
ている。

【００２５】この動作は、従来と同様に、まずクロック
信号ＣＬＫに同期して、１ライン分のデータＤＡＴＡの
うち６４個分がシフトレジスタＳＲ１〜ＳＲ６４に転送
される。次にラッチ信号ＬＡＴの反転によって、シフト
レジスタＳＲ１〜ＳＲ６４に転送されたデータがラッチ
回路Ｌ１〜Ｌ６４に一時記憶される。次にストローブ信
号ＳＴＢが反転するとＡＮＤゲートＧ１〜Ｇ６４が開い
て、ラッチ回路Ｌ１〜Ｌ６４のデータがスイッチング素
子Ｔ１〜Ｔ６４のゲートに印加される。すると、ラッチ
されたデータのレベルに応じて発熱素子Ｒに電流が流
れ、発生したジュール熱は感熱記録媒体を印画する。

【００２６】このように発熱素子Ｒを駆動するスイッチ
ング素子２０を電気絶縁性基板１０の上面に形成してい
るため、駆動ＩＣ１２を格段に小型化することができ
る。また、スイッチング素子２０を制御する制御電極１
７は細いリード線で足りるため、高密度の配線および接
続が可能になる。

【００２７】（第２実施例）図４は、本発明の第２実施
例を示す部分平面図である。本実施例では、第１実施例
のものと比べて、２本のグランド電極１６ａ、１６ｂが
配線され、グランド電極１６ａは奇数番目のスイッチン
グ素子２０に接続され、グランド電極１６ｂは偶数番目
のスイッチング素子２０に接続されている点が相違す
る。

【００２８】電気絶縁性基板１０の上面に、複数個の発
熱素子Ｒが一定間隔で直線状に形成されており、発熱素
子Ｒの一端は共通電極１４に共通接続されている。一
方、発熱素子Ｒの他端は同数の個別電極１５に個別に接
続され、個別電極１５は所定数ごとに駆動ＩＣ（集積回
路）１２に向かって配線される。

【００２９】発熱素子Ｒと駆動ＩＣ１２との間には、２
本のグランド電極１６ａ、１６ｂが基板１０の上面に配
線され、奇数番目のスイッチング素子２０はグランド電
極１６ａに接続され、偶数番目のスイッチング素子２０
はグランド電極１６ｂに接続されるように、千鳥配置状
に形成されている。さらに、駆動ＩＣ１２から引き出さ
れている１つの制御電極１７は、２つのスイッチング素
子２０を制御するように形成される。

【００３０】図５は、図４のＡ２−Ａ２線に沿った断面
図である。ここでも同様に、スイッチング素子２０を含
む中央の断面図は、理解容易のために特に拡大してい
る。また、右側の断面図および左側の断面図について
は、図２のものと同様であるため重複説明を省く。

【００３１】中央の断面図において、スイッチング素子
２０のソースはｐ⁺ −Ｓｉ層２３を介してグランド電極
１６ｂに接続されている。一方、グランド電極１６ａ
は、グランド電極１６ｂから一定距離隔てて短絡しない
ように形成されている。なお、ここでは奇数番目のスイ
ッチング素子２０の例を示しているが、偶数番目のスイ
ッチング素子２０の場合は、スイッチング素子２０全体
に左方にシフトしてグランド電極１６ｂと接続できるよ
うに構成され、グランド電極１６ａは電気絶縁層（不図
示）を介して他の層と短絡しないように配線される。

【００３２】図６は、第２実施例の等価回路図である。
ここでは、１個の駆動ＩＣ１２が６４個の発熱素子を駆
動する例を示しているが、複数の駆動ＩＣを用いても同
様である。また、第１実施例と相違する点は、３２個分
の制御回路を用いて６４個分の発熱素子を時分割駆動し
ている点である。

【００３３】駆動ＩＣ１２は、データをシリアル転送す
るシフトレジスタＳＲ１〜ＳＲ３２と、データを一時記
憶するラッチ回路Ｌ１〜Ｌ３２と、ラッチ回路Ｌ１〜Ｌ
３２の出力を開閉するＡＮＤゲートＧ１〜Ｇ３２などで
構成される。スイッチング素子Ｔ１〜Ｔ６４は、図４お
よび図５に示したスイッチング素子２０で構成される。
そのゲートは制御電極１７を介して２つずつ共通接続さ
れ、ＡＮＤゲートＧ１〜Ｇ３２に接続される。また、奇
数番目のスイッチング素子Ｔ１、Ｔ３、…Ｔ６３のソー
スはグランド電極１６ａに共通接続される。偶数番目の
スイッチング素子Ｔ２、Ｔ４、…Ｔ６４のソースはグラ
ンド電極１６ｂに共通接続される。また、スイッチング
素子Ｔ１〜Ｔ６４のドレインは、個別電極１５を介して
各発熱素子Ｒ１〜Ｒ６４に接続されている。

【００３４】グランド電極１６ａ、１６ｂは、別の回路
系で制御されるスイッチング素子ＳＷａ、ＳＷｂを介し
てそれぞれ接地されている。

【００３５】この動作を図７のタイミングチャートに従
って説明する。

【００３６】まず、１ライン分のデータのうち奇数番画
素の３２個分のデータＤ１ａがクロック信号ＣＬＫに同
期して、シフトレジスタＳＲ１〜ＳＲ３２に転送され
る。次にラッチ信号ＬＡＴの反転によって、シフトレジ
スタＳＲ１〜ＳＲ３２に転送されたデータがラッチ回路
Ｌ１〜Ｌ３２に一時記憶される。次にストローブ信号Ｓ
ＴＢが反転するとＡＮＤゲートＧ１〜Ｇ３２が開いて、
ラッチ回路Ｌ１〜Ｌ３２のデータがスイッチング素子Ｔ
１〜Ｔ６４のゲートに印加される。

【００３７】一方、ストローブ信号ＳＴＢとほぼ同じタ
イミングでスイッチング素子ＳＷａのみが導通する。す
ると、スイッチング素子Ｔ１〜Ｔ６４のうち奇数番目の
ものだけが導通状態になり、ラッチされたデータのレベ
ルに応じて奇数番目の発熱素子Ｒ１、Ｒ３、…Ｒ６３に
選択的に電流が流れ、発生したジュール熱は感熱記録媒
体を印画する。

【００３８】次に、１ライン分のデータのうち偶数番画
素の３２個分のデータＤ１ｂがクロック信号ＣＬＫに同
期して、シフトレジスタＳＲ１〜ＳＲ３２に転送され
る。次にラッチ信号ＬＡＴの反転によって、シフトレジ
スタＳＲ１〜ＳＲ３２に転送されたデータがラッチ回路
Ｌ１〜Ｌ３２に一時記憶される。次にストローブ信号Ｓ
ＴＢが反転するとＡＮＤゲートＧ１〜Ｇ３２が開いて、
ラッチ回路Ｌ１〜Ｌ３２のデータがスイッチング素子Ｔ
１〜Ｔ６４のゲートに印加される。

【００３９】一方、ストローブ信号ＳＴＢとほぼ同じタ
イミングでスイッチング素子ＳＷｂのみが導通する。す
ると、スイッチング素子Ｔ１〜Ｔ６４のうち偶数番目の
ものだけが導通可能になり、ラッチされたデータのレベ
ルに応じて偶数番目の発熱素子Ｒ２、Ｒ４、…Ｒ６４に
選択的に電流が流れ、発生したジュール熱は感熱記録媒
体を印画する。

【００４０】以下同様に、第２ラインの奇数番画素のデ
ータＤ２ａと偶数番画素のデータＤ２ｂが交互に転送、
印画され、各ラインの奇数番画素と偶数番画素は交互に
時分割駆動によって形成される。

【００４１】このように発熱素子Ｒを駆動するスイッチ
ング素子２０を電気絶縁性基板１０の上面に形成してい
るため、駆動ＩＣ１２を格段に小型化することができ
る。また、スイッチング素子２０を制御する制御電極１
７は細いリード線で足りるため、高密度の配線および接
続が可能になる。特に本実施例では、時分割駆動によっ
て駆動ＩＣの回路規模を約半分にできるため、サーマル
ヘッドの小型化、低価格化に資する。

【００４２】なお、本実施例では、奇数番と偶数番の時
分割駆動の例を示したが、３回以上の時分割駆動でも適
用できる。

【００４３】（第３実施例）図８は、本発明の第３実施
例を示す部分平面図である。本実施例では、第１実施例
のものと比べて、２本のグランド電極１６ａ、１６ｂが
基板１０の内部に配線され、グランド電極１６ａは奇数
盤面のスイッチング素子２０に接続され、グランド電極
１６ｂは偶数番目のスイッチング素子２０に接続されて
いる点が相違する。

【００４４】電気絶縁性基板１０の上面に、複数個の発
熱素子Ｒが一定間隔で直線状に形成されており、発熱素
子Ｒの一端は共通電極１４に共通接続されている。一
方、発熱素子Ｒの他端は同数の個別電極１５に個別に接
続され、個別電極１５は所定数ごとに駆動ＩＣ（集積回
路）１２に向かって配線される。

【００４５】発熱素子Ｒと駆動ＩＣ１２との間には、２
本のグランド電極１６ａ、１６ｂが基板１０の内部に配
線され、部分的に表面に露出している。奇数番目のスイ
ッチング素子２０はグランド電極１６ａに接続され、偶
数番目のスイッチング素子２０はグランド電極１６ｂに
接続されるように、千鳥配置状に形成されている。さら
に、駆動ＩＣ１２から引き出されている１つの制御電極
１７は、２つのスイッチング素子２０を制御するように
形成される。

【００４６】図９は、図８のＡ３−Ａ３線に沿った断面
図である。ここでも同様に、スイッチング素子２０を含
む中央の断面図は、理解容易のために特に拡大してい
る。また、右側の断面図および左側の断面図について
は、図２のものと同様であるため重複説明を省く。

【００４７】中央の断面図において、基板１０として多
層アルミナ基板を使用し、本実施例ではグランド電極１
６ａ、１６ｂを構成する導体部分がアルミナ基板内にメ
タライズ層が発熱素子列と平行に埋め込まれ、奇数番お
よび偶数番のスイッチング素子２０を形成する領域に対
応して千鳥配置状に基板１０の上面に露出するように予
め形成された基板を使用する。こうしてグランド電極１
６ａ、１６ｂの低抵抗化を図ることができる。

【００４８】スイッチング素子２０はＮＰＮバイポーラ
トランジスタで形成されている。その製造方法について
説明すると、まずプラズマＣＶＤ（化学気相成長）等を
用いてグランド電極の露出部分を覆うように、基板１０
の上にｎ−Ｓｉ層２６を形成する。次にｎ−Ｓｉ層２６
の上に制御電極１７と接続するようにｐ−Ｓｉ層２７を
形成する。次に、ｐ−Ｓｉ層２７の上に個別電極１５と
接続するようにｎ−Ｓｉ層２８を形成する。さらに上面
全体には保護層１３によって被覆される。こうして、エ
ミッタがグランド電極に接続され、ベースが制御電極１
７に接続され、コレクタが個別電極１５と接続されたバ
イポーラ型のスイッチング素子２０を形成することがで
きる。

【００４９】ここでは奇数番目のスイッチング素子２０
の例を示しているが、偶数番目のスイッチング素子２０
の場合は、スイッチング素子２０全体が左方にシフトし
てグランド電極１６ｂと接続できるように構成され、グ
ランド電極１６ａは基板１０の内部に他の層と短絡しな
いように埋め込まれている。

【００５０】図１０は、第３実施例の等価回路図であ
る。第２実施例と相違する点は、スイッチング素子Ｔ１
〜Ｔ６４がバイポーラ型トランジスタで構成されている
点である。

【００５１】駆動ＩＣ１２は、データをシリアル転送す
るシフトレジスタＳＲ１〜ＳＲ３２と、データを一時記
憶するラッチ回路Ｌ１〜Ｌ３２と、ラッチ回路Ｌ１〜Ｌ
３２の出力を開閉するＡＮＤゲートＧ１〜Ｇ３２などで
構成される。スイッチング素子Ｔ１〜Ｔ６４は、図９の
バイポーラ型のスイッチング素子２０で構成される。そ
のベースは制御電極１７を介して２つずつ共通接続さ
れ、ＡＮＤゲートＧ１〜Ｇ３２に接続される。また、奇
数番目のスイッチング素子Ｔ１、Ｔ３、…Ｔ６３のエミ
ッタはグランド電極１６ａに共通接続される。偶数番目
のスイッチング素子Ｔ２、Ｔ４、…Ｔ６４のエミッタは
グランド電極１６ｂに共通接続される。また、スイッチ
ング素子Ｔ１〜Ｔ６４のコレクタは、個別電極１５を介
して各発熱素子Ｒ１〜Ｒ６４に接続されている。

【００５２】グランド電極１６ａ、１６ｂは、別の回路
系で制御されるスイッチング素子ＳＷａ、ＳＷｂを介し
てそれぞれ接地されている。

【００５３】この動作は、第２実施例と同じであり、図
７のタイミングチャートに従って簡単に説明する。

【００５４】まず、１ラインの奇数番画素の３２個分の
データＤ１ａがクロック信号ＣＬＫに同期して、シフト
レジスタＳＲ１〜ＳＲ３２に転送され、次にラッチ信号
ＬＡＴの反転によって転送されたデータがラッチ回路Ｌ
１〜Ｌ３２に一時記憶される。次にストローブ信号ＳＴ
Ｂが反転し、同時にスイッチング素子ＳＷａのみが導通
すると、奇数番のスイッチング素子Ｔ１、Ｔ３、…Ｔ６
３だけが導通可能になり、ラッチされたデータに応じて
奇数番目の発熱素子Ｒ１、Ｒ３、…Ｒ６３に選択的に電
流が流れ、感熱記録媒体を印画する。

【００５５】次に、１ラインの偶数番画素の３２個分の
データＤ１ｂについても同様に、シフトレジスタＳＲ１
〜ＳＲ３２に転送され、ラッチ信号ＬＡＴの反転によっ
て、ラッチ回路Ｌ１〜Ｌ３２に一時記憶される。次にス
トローブ信号ＳＴＢが反転し、同時にスイッチング素子
ＳＷｂのみが導通すると、偶数番目のスイッチング素子
Ｔ２、Ｔ４、…Ｔ６４だけが導通可能になり、ラッチさ
れたデータに応じて偶数番目の発熱素子Ｒ２、Ｒ４、…
Ｒ６４に選択的に電流が流れ、感熱記録媒体を印画す
る。

【００５６】このように発熱素子Ｒを駆動するスイッチ
ング素子２０を電気絶縁性基板１０の上面に形成してい
るため、駆動ＩＣ１２を格段に小型化することができ
る。また、スイッチング素子２０を制御する制御電極１
７は細いリード線で足りるらめ、高密度の配線および接
続が可能になる。特に本実施例では、時分割駆動によっ
て駆動ＩＣの回路規模を約半分にできるため、サーマル
ヘッドの小型化、低価格化に資する。なお、本実施例で
は、奇数番と偶数番との時分割駆動の例を示したが、３
回以上の時分割駆動でも適用できる。

【００５７】また、グランド電極１６ａ、１６ｂを基板
１０の内部にメタライズ層として形成しているため、低
抵抗化が実現する。

【００５８】（第４実施例）図１１は、本発明の第４実
施例を示す部分平面図である。本実施例では、第３実施
例のものと比べて、２本のグランド電極１６ａ、１６ｂ
がＦＰＣ（フレキシブルプリント基板）２９に配線さ
れ、グランド電極１６ａと奇数番目のスイッチング素子
２０と接続、およびグランド電極１６ｂと偶数番目のス
イッチング素子２０との接続が異方性導電膜３０で行わ
れている点が相違する。

【００５９】電気絶縁性基板１０の上面に、複数個の発
熱素子Ｒが一定間隔で直線状に形成されており、発熱素
子Ｒの一端は共通電極１４に共通接続されている。一
方、発熱素子Ｒの他端は同数の個別電極１５に個別に接
続され、個別電極１５は所定数ごとに駆動ＩＣ（集積回
路）１２に向かって配線される。

【００６０】発熱素子Ｒと駆動ＩＣ１２との間には、２
本のグランド電極１６ａ、１６ｂが配線され、奇数番目
のスイッチング素子２０はグランド電極１６ａに接続さ
れ、偶数番目のスイッチング素子２０はグランド電極１
６ｂに接続されるように、千鳥配置状に形成されてい
る。さらに、駆動ＩＣ１２から引き出されている１つの
制御電極１７は、２つのスイッチング素子２０を制御す
るように形成される。

【００６１】図１２は、図１１のＡ４−Ａ４線に沿った
断面図である。ここでも同様に、スイッチング素子２０
を含む中央の断面図は、理解容易のために特に拡大して
いる。また、右側の断面図および左側の断面図について
は、図２のものと同様であるため重複説明を省く。

【００６２】中央の断面図において、スイッチング素子
２０はＮＰＮバイポーラトランジスタで形成されてい
る。その製造方法について説明すると、ますプラズマＣ
ＶＤ（化学気相成長）等を用いて個別電極１５と接続す
るように、基板１０の上にｎ−Ｓｉ層２６を形成する。
次にｎ−Ｓｉ層２６の上に制御電極１７と接続するよう
にｐ−Ｓｉ層２７を形成する。次に、ｐ−Ｓｉ層２７の
上に他の配線と孤立するようにｎ−Ｓｉ層２８を形成す
る。

【００６３】一方、ｎ−Ｓｉ層２８の配置と対応するよ
うに、２本のグランド電極１６ａ、１６ｂが部分的に露
出したＦＰＣ２９を乗載して、両者の間には異方性導電
膜３０が介在する。異方性導電膜３０は、圧力が印加さ
れた領域の電気抵抗は小さくなり、圧力がかからない領
域の電気抵抗は高いという性質を有する。したがって、
ｎ−Ｓｉ層２８が他より突出しているため、ｎ−Ｓｉ層
２８とグランド電極１６ａの露出部分とが低抵抗で接続
される。

【００６４】こうして、エミッタがグランド電極１６ａ
に接続され、ベースが制御電極１７に接続され、コレク
タが個別電極１５と接続されたバイポーラ型のスイッチ
ング素子２０を形成することができる。

【００６５】ここでは奇数番目のスイッチング素子２０
の例を示しているが、偶数番目のスイッチング素子２０
の場合は、スイッチング素子２０全体が左方にシフトし
てグランド電極１６ｂと接続できるように構成され、グ
ランド電極１６ａは裏面に露出しない。

【００６６】なお、本実施例の等価回路図および動作
は、第３実施例のものと同じであるため重複説明を省
く。

【００６７】このように本実施例では、異方性導電膜３
０を用いて別のプリント基板にグランド電極１６ａ、１
６ｂを形成しているため、グランド線の低抵抗化を容易
に実現できる。

【００６８】（第５実施例）図１３は、本発明の第５実
施例を示す部分平面図である。電気絶縁性基板１０の上
面に、複数個の発熱素子Ｒが一定間隔で直線状に形成さ
れており、発熱素子Ｒの一端は共通電極１４に共通接続
されている。一方、発熱素子Ｒの他端は同数の個別電極
１５に個別に接続され、個別電極１５は所定数ごとに駆
動ＩＣ（集積回路）１２に向かって配線される。

【００６９】発熱素子Ｒと駆動ＩＣ１２との間には、２
つのゲート電極２５ａ、２５ｂが基板１０の上面に配線
され、奇数番目のスイッチング素子２０はゲート電極２
５ａに接続され、偶数番目のスイッチング素子２０はゲ
ート電極２５ｂに接続されるように、千鳥配置状に形成
されている。さらに、駆動ＩＣ１２から引き出されてい
る１つの駆動電極３１は、２つのスイッチング素子２０
に接続されている。

【００７０】図１４は、図１３のＡ５−Ａ５線に沿った
断面図である。ここで、スイッチング素子２０を含む中
央の断面図は、理解容易のために特に拡大している。ま
た、右側の断面図および左側の断面図については、図２
のものと同様であるため重複説明を省く。

【００７１】中央の断面図において、基板１０の上にス
イッチング素子２０が形成されている。その製造方法に
ついて説明すると、まずプラズマＣＶＤ（化学気相成
長）等を用いて基板１０の上にｎ−Ｓｉ層２１を形成
し、次にｎ−Ｓｉ層２１の両側にｐ⁺ −Ｓｉ層２２、２
３を形成し、右側は個別電極１５と接続され、左側は駆
動電極３１と接続される。さらに、これらを覆うように
ＳｉＮ等から成る絶縁層２４をスパッタリングやプラズ
マＣＶＤ等を用いて形成する。次に、ｎ−Ｓｉ層２１の
上方で、絶縁層２４を介在させるようにＡｌやＳｉ等か
ら成るゲート電極２５ａを形成する。また、ゲート電極
２５ｂは一定距離隔てて、絶縁層２４の上に形成する。
さらに上面全体は保護層１３によって被覆される。こう
してソースが駆動電極３１に接続され、ドレインが個別
電極１５に接続されたＭＯＳ−ＦＥＴ型のスイッチング
素子２０を形成することができる。

【００７２】図１５は、第５実施例の等価回路図であ
る。ここでは、１個の駆動ＩＣ１２が６４個の発熱素子
を駆動する例を示しているが、複数の駆動ＩＣを用いて
も同様である。また、本実施例では、３２個分の制御回
路を用いて６４個分の発熱素子を時分割駆動している。

【００７３】駆動ＩＣ１２は、データをシリアル転送す
るシフトレジスタＳＲ１〜ＳＲ３２と、データを一時記
憶するラッチ回路Ｌ１〜Ｌ３２と、ラッチ回路Ｌ１〜Ｌ
３２の出力を開閉するＡＮＤゲートＧ1 〜Ｇ３２と、Ａ
ＮＤゲートＧ1 〜Ｇ３２によって駆動されるスイッチン
グ素子Ｑ１〜Ｑ３２などで構成される。スイッチング素
子Ｔ１〜Ｔ６４は、図１４に示したスイッチング素子２
０で構成される。そのソースは駆動電極３１によって２
つずつ共通接続され、スイッチング素子Ｑ１〜Ｑ３２の
ドレインに接続される。また、奇数番目のスイッチング
素子Ｔ１、Ｔ３、…Ｔ６３のゲートはゲート電極２５ａ
に共通接続される。偶数番目のスイッチング素子Ｔ２、
Ｔ４、…Ｔ６４のゲートはゲート電極２５ｂに共通接続
される。また、スイッチング素子Ｔ１〜Ｔ６４のドレイ
ンは、個別電極１５を介して各発熱素子Ｒ１〜Ｒ６４に
接続されている。

【００７４】ゲート電極２５ａ、２５ｂは、別の制御回
路系で所定タイミングでハイレベルまたはローレベルに
制御される。

【００７５】この動作を図１６のタイミングチャートに
従って説明する。

【００７６】まず、１ライン分のデータのうち奇数番画
素の３２個分のデータＤ１ａがクロック信号ＣＬＫに同
期して、シフトレジスタＳＲ１〜ＳＲ３２に転送され
る。次にラッチ信号ＬＡＴの反転によって、シフトレジ
スタＳＲ１〜ＳＲ３２に転送されたデータがラッチ回路
Ｌ１〜Ｌ３２に一時記憶される。次にストローブ信号Ｓ
ＴＢが反転するとＡＮＤゲートＧ１〜Ｇ３２が開いて、
ラッチ回路Ｌ１〜Ｌ３２のデータがスイッチング素子Ｑ
１〜Ｑ３２のゲートに印加され、選択的に導通する。

【００７７】一方、ストローブ信号ＳＴＢとほぼ同じタ
イミングでゲート信号Ｇ１がハイレベルになると、スイ
ッチング素子Ｔ１〜Ｔ６４のうち奇数番目のものだけが
通電可能になり、ラッチされたデータのレベルに応じて
奇数番目の発熱素子Ｒ１、Ｒ３、…Ｒ６３に選択的に電
流が流れ、発生したジュール熱は感熱記録媒体を印画す
る。

【００７８】次に、１ライン分のデータのうち偶数番画
素の３２個分のデータＤ１ｂがクロック信号ＣＬＫに同
期して、シフトレジスタＳＲ１〜ＳＲ３２に転送され
る。次にラッチ信号ＬＡＴの反転によって、シフトレジ
スタＳＲ１〜ＳＲ３２に転送されたデータがラッチ回路
Ｌ１〜Ｌ３２に一時記憶される。次にストローブ信号Ｓ
ＴＢが反転するとＡＮＤゲートＧ１〜Ｇ３２が開いて、
ラッチ回路Ｌ１〜Ｌ３２のデータがスイッチング素子Ｑ
１〜Ｑ３２のゲートに印加され選択的に導通する。

【００７９】一方、ストローブ信号ＳＴＢとほぼ同じタ
イミングでゲート信号Ｇ２がハイレベルになると、スイ
ッチング素子Ｔ１〜Ｔ６４のうち偶数番目のものだけが
通電可能になり、ラッチされたデータのレベルに応じて
偶数番目の発熱素子Ｒ２、Ｒ３４…Ｒ６４に選択的に電
流が流れ、発生したジュール熱は感熱記録媒体を印画す
る。

【００８０】以下同様に、第２ラインの奇数番画素のデ
ータＤ２ａと偶数番画素のデータＤ２ｂが交互に転送、
印画され、各ラインの奇数番画素と偶数番画素は交互に
時分割駆動によって形成される。

【００８１】このように本実施例では、基板上に形成さ
れたスイッチング素子Ｔ１〜Ｔ６４を用いて時分割駆動
を行っているため、駆動ＩＣ内のスイッチング素子Ｑ１
〜Ｑ３２の数を減らすことができ、サーマルヘッドの小
型化、低価格化に資する。

【００８２】なお、本実施例では、奇数番と偶数番との
時分割駆動の例を示したが、３回以上の時分割駆動でも
適用できる。

【００８３】（第６実施例）図１７は、本発明の第６実
施例を示す断面図である。本実施例の部分平面図は、図
１３のものと同じであり、図１７は図１３中Ａ５−Ａ５
線に沿った断面図を示している。本実施例では、スイッ
チング素子２０をＮＰＮバイポーラトランジスタで形成
している。ここでも同様に、スイッチング素子２０を含
む中央の断面図は、理解容易のために特に拡大してい
る。また、右側の断面図および左側の断面図について
は、図２のものと同様であるため重複説明を省く。

【００８４】中央の断面図において、スイッチング素子
２０はＮＰＮバイポーラトランジスタで形成されてい
る。その製造方法について説明すると、まずプラズマＣ
ＶＤ（化学気相成長）等を用いて駆動電極３１と接続す
るように、基板１０の上にｎ−Ｓｉ層２６を形成する。
次に駆動電極３１の上面から該電極３１に接続されたｎ
−Ｓｉ層２６の上面にかけてＳｉＮから成る絶縁層３２
を形成する。次に絶縁層３２およびｎ−Ｓｉ層２６の上
にｐ−Ｓｉ層２７を形成する。

【００８５】さらにｎ−Ｓｉ層２６とｐ−Ｓｉ層２７と
の接続部を除く領域にＳｉＮから成る絶縁層３３、３４
をそれぞれ形成する。次にｐ−Ｓｉ層２７の上面から絶
縁層３４の上面を介して個別電極１５の上面にかけてｎ
−Ｓｉ層２８を形成する。次に絶縁層３３にベース電極
２５ａまたはベース電極２５ｂが埋設されるスルーホー
ルを形成し、該スルーホールを介してｐ−Ｓｉ層２７を
ベース電極２５ａまたはベース電極２５ｂに接続する。
さらに上面全体は保護層１３によって被覆される。こう
してエミッタが駆動電極３１に接続され、コレクタが個
別電極１５に接続され、ベースがベース電極２５ａに接
続されたバイポーラ型のスイッチング素子２０を形成す
ることができる。

【００８６】ここでは奇数番目のスイッチング素子２０
の例を示しているが、偶数番目のスイッチング素子２０
の場合は、スイッチング素子２０全体が左方にシフトし
てベース電極２５ｂと接続できるように構成され、ベー
ス電極２５ａは電気絶縁層（不図示）によって絶縁され
る。

【００８７】なお、本実施例の等価回路図および動作
は、第５実施例のものと同じであるため重複説明を省
く。このように本実施例では、スイッチング素子２０を
バイポーラ型トランジスタで形成している。

【００８８】（第７実施例）図１８は、本発明の第７実
施例を示す断面図である。本実施例では、発熱素子Ｒを
形成した電気絶縁性基板１０と、スイッチング素子２０
を形成した電気絶縁性基板４１と、駆動ＩＣ１２を形成
した電気絶縁性基板４２とが支持基板４０の上に交互に
分離して取り付けられ、各基板間の電気的接続はボンデ
ィングワイヤ４３で行われている。ここでも同様に、ス
イッチング素子２０を含む中央の断面図は、理解容易の
ために特に拡大している。また、右側の断面図について
は、図２のものと同様であるため重複説明を省く。

【００８９】左側の断面図を見ると、駆動ＩＣ１２が基
板４２に固定され、ボンディングワイヤ４３によって各
種リード配線の接続電極４４と接続されている。

【００９０】中央の断面図において、基板４１の上にＭ
ＯＳ−ＦＥＴ型のスイッチング素子２０が形成されてい
る。その製造方法について説明すると、まずプラズマＣ
ＶＤ（化学気相成長）等を用いて基板１０の上にｎ−Ｓ
ｉ層２１を形成し、次にｎ−Ｓｉ層２１の両側にｐ⁺ −
Ｓｉ層２２、２３を形成する。さらに、ｎ−Ｓｉ層２１
を覆うようにＳｉＮ等から成る絶縁層２４をスパッタリ
ングやプラズマＣＶＤ等を用いて形成する。次に、ｎ−
Ｓｉ層２１の上方で、絶縁層２４を介在させるようにＡ
ｌやＳｉ等から成るゲート電極２５ａを形成する。ま
た、ゲート電極２５ｂは一定距離隔てて、絶縁層２４の
上に形成する。さらに、ｐ⁺ −Ｓｉ層２２、２３の上に
接続電極４４を形成する。こうしてソースがｐ⁺ −Ｓｉ
層２３上の接続電極４４に接続され、ドレインがｐ⁺ −
Ｓｉ層２２上の接続電極４４に接続されたＭＯＳ−ＦＥ
Ｔ型のスイッチング素子２０を形成することができる。

【００９１】さらに、ｐ⁺ −Ｓｉ層２３上の接続電極４
４と駆動ＩＣ１２とはボンディングワイヤ４３で結線さ
れている。ｐ⁺ −Ｓｉ層２２上の接続電極４４と個別電
極１５とはボンディングワイヤ４３で結線されている。

【００９２】ここでは奇数番目のスイッチング素子２０
の例を示しているが、偶数番目のスイッチング素子２０
の場合は、スイッチング素子２０全体が左方にシフトし
てゲート電極２５ｂと接続できるように構成され、ゲー
ト電極２５ａは電気絶縁層（不図示）によって絶縁され
る。

【００９３】なお、本実施例の等価回路図および動作
は、第５実施例のものと同じであるため重複説明を省
く。

【００９４】このように本実施例では、発熱素子Ｒを形
成した基板１０と、スイッチング素子２０を形成した基
板４１と、駆動ＩＣ１２を形成した基板４２とが支持基
板４０の上に相互に分離して取り付けられ、各基板間の
電気的接続はボンディングワイヤ４３で行われている。
そのため、個別の回路試験の後に支持基板４０に固定す
ることによって、信頼性の高いサーマルヘッドを容易に
製造できる。

【００９５】（第８実施例）図１９は、本発明の第８実
施例を示す部分平面図である。本実施例では、先に述べ
た第１実施例のものと比べて、スイッチング素子２０が
駆動ＩＣ１２の端子部にハンダバンプＢを介して接続さ
れ、グランド電極１６が駆動ＩＣ１２の直下に配置され
ている点が相違する。

【００９６】電気絶縁性基板１０の上面には複数個の発
熱素子Ｒが一定間隔で直線状に形成されており、発熱素
子Ｒの一端は共通電極１４に共通接続されている。一
方、発熱素子Ｒの他端は同数の個別電極１５に個別に接
続され、個別電極１５は所定数ごとに駆動ＩＣ１２に向
かって配線される。

【００９７】各個別電極１５の一端にはＭＯＳ−ＦＥＴ
型のスイッチング素子２０が設けられており、各スイッ
チング素子２０上には駆動ＩＣ１２が配置され、各スイ
ッチング素子２０は駆動ＩＣ１２の出力端子にハンダバ
ンプＢを介して接続されている。

【００９８】また前記スイッチング素子２０は駆動ＩＣ
１２の直下領域でグランド電極１６に共通接続されてお
り、該グランド電極１６は駆動ＩＣ１２の両側まで延在
されたうえ、さらに電気絶縁性基板１０の端部まで導出
されている。

【００９９】図２０は、図１９のＡ６−Ａ６線に沿った
断面図である。ここでも同様に、スイッチング素子２０
を含む左側の断面図は、理解容易のために特に拡大して
いる。また、右側の断面図については、図２のものと同
様であるため重複説明を省く。

【０１００】左側の断面図において、スイッチング素子
２０のソースはｐ⁺ −Ｓｉ層２３を介してグランド電極
１６に接続され、スイッチング素子２０のゲート電極２
５はハンダバンプＢを介して駆動ＩＣ１２の出力端子に
接続されている。

【０１０１】図２１は、第８実施例の等価回路図であ
る。ここでは、１個の駆動ＩＣ１２が６４個の発熱素子
を駆動する例を示しているが、複数の駆動ＩＣを用いて
も同様である。

【０１０２】駆動ＩＣ１２は、データをシリアル転送す
るシフトレジスタＳＲ１〜ＳＲ６４と、データを一時記
憶するラッチ回路Ｌ１〜Ｌ６４と、ラッチ回路Ｌ１〜Ｌ
６４の出力を開閉するＡＮＤゲートＧ１〜Ｇ６４などで
構成される。スイッチング素子Ｔ１〜Ｔ６４は、図１９
および図２０に示したスイッチング素子２０で構成され
る。そのゲートはハンダバンプＢを介してＡＮＤゲート
Ｇ１〜Ｇ６４に接続され、ソースはグランド電極１６に
共通接続され、ドレインは個別電極１５を介して各発熱
素子Ｒ１〜Ｒ６４に接続されている。

【０１０３】なお、本実施例における駆動ＩＣ１２内の
等価回路図および動作は、第１実施例のものと同じであ
るため重複説明を省く。

【０１０４】このように発熱素子Ｒを駆動するスイッチ
ング素子２０を電気絶縁性基板１０の上面の駆動ＩＣ１
２の直下領域に形成しているため、基板１０及び駆動Ｉ
Ｃ１２を格段に小型化することができる。

【０１０５】

【発明の効果】以上詳説したように本発明によれば、発
熱素子を駆動するスイッチング素子を電気絶縁性基板の
上面に形成しているため、駆動ＩＣを格段に小型化する
ことができる。また、スイッチング素子を制御する信号
線は細いリード線で足りるため、高密度の配線および接
続が可能になる。

【０１０６】また、電気絶縁性基板の上面または内部
に、各スイッチング素子の出力線に対して共通接続され
たグランド電極が形成されているため、大電流が流れる
グランド電極を駆動ＩＣ内に引き回す必要がない。した
がって、駆動ＩＣの小型化がさらに容易になる。

【０１０７】また、電気絶縁性基板の上面または内部
に、各スイッチング素子の制御線に対して接続された制
御電極が形成されているため、高密度の配線および接続
が可能になる。

【０１０８】こうしてサーマルヘッドの更なる小型化、
低価格化を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す部分平面図である。

【図２】図１のＡ１−Ａ１線に沿った断面図である。

【図３】第１実施例の等価回路図である。

【図４】本発明の第２実施例を示す部分平面図である。

【図５】図４のＡ２−Ａ２線に沿った断面図である。

【図６】第２実施例の等価回路図である。

【図７】第２実施例の動作を示すタイミングチャートで
ある。

【図８】本発明の第３実施例を示す部分平面図である。

【図９】図８のＡ３−Ａ３線に沿った断面図である。

【図１０】第３実施例の等価回路図である。

【図１１】本発明の第４実施例を示す部分平面図であ
る。

【図１２】図１１のＡ４−Ａ４線に沿った断面図であ
る。

【図１３】本発明の第５実施例を示す部分平面図であ
る。

【図１４】図１３のＡ５−Ａ５線に沿った断面図であ
る。

【図１５】第５実施例の等価回路図である。

【図１６】第５実施例の動作を示すタイミングチャート
である。

【図１７】本発明の第６実施例を示す断面図である。

【図１８】本発明の第７実施例を示す断面図である。

【図１９】本発明の第８実施例を示す部分平面図であ
る。

【図２０】図１９のＡ６−Ａ６線に沿った断面図であ
る。

【図２１】第８実施例の等価回路図である。

【図２２】従来のサーマルヘッドの一例を示す等価回路
図である。

【図２３】駆動ＩＣ２の内部回路図である。

【図２４】従来のサーマルヘッドの動作を示すタイミン
グチャートである。

【符号の説明】

９ 抵抗体層 １０、４１、４２ 電気絶縁性基板 １１ 蓄熱層 １２ 駆動ＩＣ １３ 保護膜 １４ 共通電極 １５ 個別電極 １６、１６ａ、１６ｂ グランド電極 １７ 制御電極 ２０ スイッチング素子 ２５、２５ａ、２５ｂ ゲート電極 ２９ ＦＰＣ ３０ 異方性導電膜 ３１ 駆動電極 ４０ 支持基板 ４３ ボンディングワイヤ ４４ 接続電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気絶縁性基板の上面に形成された複数
   個の発熱素子と、 各発熱素子の一旦に共通に接続された共通電極と、 各発熱素子の他端に個別に接続された複数個の個別電極
   と、 各発熱素子を駆動するための駆動ＩＣとを備えたサーマ
   ルヘッドにおいて、 電気絶縁性基板の上面に、各個別電極への供給電力を開
   閉する複数のスイッチング素子が形成されており、且
   つ、該スイッチング素子は前記駆動ＩＣからの出力信号
   によって制御されることを特徴とするサーマルヘッド。
2. 【請求項２】 電気絶縁性基板の上面または内部に、各
   スイッチング素子の出力線に対して共通接続されたグラ
   ンド電極が形成されていることを特徴とする請求項１に
   記載のサーマルヘッド。
3. 【請求項３】 電気絶縁性基板の上面または内部に、各
   スイッチング素子の制御線に対して接続された制御電極
   が形成されていることを特徴とする請求項１に記載のサ
   ーマルヘッド。