JPH04112050A - 多層配線半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、薄膜トランジスタ回路を内臓する記録ヘッド
や大電流半導体装置などの配線技術に関する。

この種の代表的なものとしては、サーマルプリンターヘ
ッドを挙げることができ、以下サーマルヘッドを中心に
説明することとする。

〔従来技術〕

現在、携帯用ワードプロセッサー、ラップトツブコンピ
ューター、ファクシミリ等の普及に伴って、小型、軽量
で高解像度のプリンターに対しての必要が高まっている
。

このような要求に対して通常のドツトマトリックスプリ
ンターより、その大きさや印字音などの点でサーマルプ
リンターの方が適しているといわれている。さらに、サ
ーマルプリンターは階調表示の点においてもドツトマト
リックスプリンターより有利だといわれている。

通常、サーマルヘッドは印字を行う発熱部とそれを駆動
するドライバーＩＣから成る１発熱部はＴ　ａ　：　Ｓ
　ｉｏ２等の抵抗体で構成され、電流を流すことによっ
て発熱し印字を行う、また、ドライバーＩＣは３２ドツ
トや６４ドツトのシフトレジスタとパワートランジスタ
からなるＣＭＯ８あるいはＢｉ−ＣＭＯ５のチップであ
る。そしてそれらはワイヤーボンディングによって接続
されている。

このようなハイブリッド構成では高解像度化やドツト数
の増加に対してワイヤーボンディング等の実装上の制限
が与えられ、サーマルヘッドの小型化と低価格化を困難
にしている。

ソコテ、前記ＣＭＯ８あるいはＢ　ｉ　−ＣＭＯ８など
の集積回路チップの代りに薄膜トランジスタ回路を記録
素子（サーマルヘッド）と同一基板上に形成することで
、かつ発熱部を薄膜トランジスタのゲート電極と同種材
料にすることで、（１）ボンディング工程の省略、（２
）Ｔａ：５ｉｎ２等の発熱体堆積工程の省略、ができ、
薄膜トランジスタの製造プロセス工程に変更を入れるこ
となく、一体止することができる。これによってサーマ
ルヘッドの小型化と高解像度化が容易になると共に、低
価格に、歩留り良く製造できる。

このようなサーマルヘッドとして、たとえば。

特開昭６２−２０４９６４号では、絶縁基板上の多結晶
シリコン薄膜を利用して発熱抵抗体及び駆動回路を同一
基板上に形成し、駆動回路部を活性層の薄いＴＰＴによ
り構成することによりサーマルヘッドの小型化を図るこ
とが、また特開昭６２−２４２５５２号では厚さ１０〜
８００μｍの石英基板上に多結晶シリコンよりなる薄膜
層を設は発熱抵抗体及び駆動回路を同一基板に形成して
いることが、さらに特開昭６２−２４８６６３号ではシ
リコン基板上の少なくとも一部に少なくとも一層の熱抵
抗層とその上に多結晶シリコンよりなる薄膜層を設け、
この薄膜層を利用して発熱抵抗体及び駆動回路を形成し
ていることが開示されているが、配線技術に関する記載
は何もない。

ところで、サーマルヘッドは、発熱部に電流を流すこと
によって発熱し印字が行なわれるが、この電源供給ライ
ンに流れる電流は、１７２８ｂｉｔのライン型であると
約１０アンペア程の電流が流れ、通常の半導体装置でデ
ザインされている電源ラインでは断線が生じやすかった
。

この対策として電源ラインの面積をふやすことが考えら
れるが１面積をふやせば基板当りの素子数（集積率）を
減少しなければならず、層の小型化は困難である。

これらの不都合の点について具体的に説明する。

スパッタリング法、真空蒸着法などＩＣプロセスで行な
われている真空製膜法でのＡＱ薄膜は１〜２μｍ程度で
ある。これ以上厚くするとスループットが下がり、また
、膜の応力により剥離が生じてしまうので、これ以上膜
厚をあつくすることはできない。

１７２８ｂｉｔのライン型の一例においては、第１図に
おけるＢ部配線ラインには、５．８■Ａの電流が流れ、
６部配線ラインでは、１７２８ｂｉｔ分の電流が流れる
。すなわち、５．８ｍＡＸ１７２８ｂｉｔ＝１ＯＡ一方
、ＩＣのデザインルールで電流密度Ｊは１０’　Ａ　／
　ｃｄ以下におさえないと、エレクトロマイグレーショ
ン故障等により断線不良を生じてしまう、従って、前述
のように膜厚が１μｍであるとすると、６部配線ライン
に必要な線巾χは、 ０　　Ａ χ　≧　ｌａｍ。

となり、１ａｌｌ巾のＡＱラインが必要となり、素子の
集積化には制限がある。

〔目　　的〕

本発明の目的は、上記問題を解決するものであり、電源
ラインの面積を増やすことなく、電流密度を減少させる
ことができ、電源ラインの断線の発生を防止し、かつ高
速駆動ができる多層配線半導体装置を提供するにある。

〔構　　成〕

本発明の１つは、薄膜トランジスタ回路を記録素子と同
一基板上に形成する半導体装置において、薄膜トランジ
スタ回路部の電極配線と記録素子部の電極配線の少なく
とも一部を多層配線としたことを特徴とする多層配線半
導体装置に関する・ 本発明のもう１つは、前記多層配線における第一電極配
線を二層構成としたことを特徴とする前記多層配線半導
体装置に関する。

本発明における多層配線半導体装置は、薄膜トランジス
タ回路と記録素子とを同一基板上に形成するもの、大電
流を必要とするもの、素子の集積率を上げるもの等に適
しており、好ましいものとしてサーマルヘッド、光プリ
ンターの蛍光体ドツトアレイ、分散型エレクトロルミネ
ッセンスデイスプレィ等を挙げることができる。

本発明における多層配線とは、例えば第１電極配線と第
２電極配線とからなり１両配線は眉間絶縁膜を介してシ
ョート防止されており、かつスルーホール部あるいはピ
ラ一部にて接続されている。

前記多層配線により、電極配線の電極断面積を大きくす
ることができ、また記録素子部、たとえば発熱体の電源
が交さしないようにすることができる。

以下、サーマルヘッドの一具体例を示す図面及び実施例
をもって１本発明を説明する。

第１図は１本発明の多層配線としたサーマルヘッドの一
例の平面図、第２〜３図は、第１図のＸ−Ｘ線、Ｙ−Ｙ
線断面図、第４図は別の態様の断面図である。

なお、第１図において、２１は薄膜トランジスタ回路部
、２２は記録素子部、２３は開動回路部。

２４は発熱体電源ライン（第１メタル）、２５は発熱体
電源ライン（第２メタル）、２６はスイッチングドライ
バー、２７はワイヤーボンディング、２８はパッドであ
る。

次に実施例に基づき説明する。

表面を十分に洗浄した絶縁性基板、たとえば石英ガラス
２０上にＬＰ−ＣＶＤ法で多結晶シリコン膜を３００Å
以上堆積する。フォトリソグラフィーエツチングにより
活性層領域１のみを残す。熱酸化でゲート絶縁膜２を３
００Å以上の厚さに酸化させる。

このゲート絶縁膜はＣＶＤ法、スパッタ法でしても良い
。次にＬＰ−ＣＶＤ法で薄膜トランジスタ（以下ＴＰＴ
と略す）のゲート電極３を多結晶シリコン１０００Å以
上堆積して形成する。

又、この形成の時、多結晶シリコンをサーマルヘッド（
以下ＴＰＨと略す）発熱体８として形成しても良い。Ｔ
ＰＨ発熱体は後工程のたとえば第１層間絶縁膜４を堆積
した後、Ｔａ：Ｓ０２をスパッタ法で堆積しても良い。

ゲート電極３に対して自己整合的にイオン打ち込みを行
いソース及びドレイン領域を形成する。打ち込みイオン
種はｎｃｈＴ　Ｆ　Ｔにはリン、ヒ素、ＰｃｈＴＦＴに
はホウ素を、たとえば各ＩＥ１４＞−２以上のドーズ量
で行ない、さらに打ち込まれたイオン種の活性化は５５
０℃以上で行なうとよい。

次ニＬ　Ｐ　−ＣＶ　Ｄ法で第１層間絶縁膜４を１００
０Å以上、ＳｉＯ２膜で形成する。該膜４にはリン等の
元素が添加されていても良い。フォトリソグラフィー・
エツチングによりＴＰＴのソース・トレイン及びゲート
と電気的導通をさせるコンタクトホール５を開孔し、第
１電極配線６をスパッタ法で１μｍ堆積する。材質はＡ
Ｑ等公知のものが使用でき、数％Ｓｉ、Ｃｕ、Ｐｄを含
んでいても良い。なお、Ｓｉとのオーミックコンタクト
を得るためにはＡＱを使用するとよい。

第１電極配線６形成後の工程は２通りあり、いずれかの
工程を選択することができる。

はじめに第１の工程について説明する（第４図参照）。

第１電極配線６形成後、ポリイミド（シロキサン変成）
にて第２層間絶縁膜９を形成する。

該膜９の形成にあたっては下部に前記第１電極配線６が
形成されているので、たとえば５００’Ｃ以上の熱履歴
を施こさないようにするとよい。

またこの層はＰ−ＣＶＤ法にょるＳｉＯ□。

ＳｉＮ膜でも良く、Ｓ　ｉ　　（ＯＨ）　、、　ＣＨ，
Ｓ　ｉ（ＯＨ）３のシラノール化合物を使用したｓ。

Ｇで形成してもよい。このＳＯＧ形成は、前記シラノー
ル化合物に溶媒を加えたもの（東京応化、○ＣＤ−Ｔｙ
ｐｅ７）をスピン塗布、４００℃以下のベークで形成す
ることができる。

該膜９の厚みは、通常３０００Å以上、好ましくは１μ
ｍ以上、とくに好ましくは５μｍ以上である。

次にスルーホール１１を開孔後第２電極配線１０をスパ
ッタ法で２μｍ堆積する。膜質は、第１電極配線と同様
にＡＱ等公知のものが使用でき、数％Ｓｉ、Ｃｕ、Ｐｄ
を含んでいてもよい。

上述の構成により、第１電極配線６と第２電極配線１０
は、第２層間絶縁膜９によりショートが防止され、かつ
スルーホール部１１で接続されることとなる。

次に、第１の工程で説明した部分は省略して。

第２の工程について説明する（第２及び３図参照）。

第１電極配線６形成後、フォトリソグラフィー・エツチ
ングによりパターニングした後、スルーホール部１１に
相当するケ所及び発熱体電源ライン１ｓｔメタル２４（
第１図参照）、又はスルホール部（図示路）に相当する
ケ所に電解メツキ、たとえばＡｕができるようにフォト
リソグラフィーをした後、電解メツキを行なう。レジス
ト剥離後には、第１電極配線６上に上部層７が形成され
、スルーホール部ＩＩには前記上部層７と同質のピラー
１２が形成される。前記上部層の膜厚は１０００Å以上
、好ましくは５０００１以上、とくに好ましくは２μｍ
以上である。この二層構成の第１電極配線６においては
、下部層をＡＱ、上部層をＡｕとする組合せが好ましく
、必要に応じてＴ　ｘ　＋　Ｔ　ｘ　Ｎ等の中間層を設
けＡＱとＡｕの接着性を向上させることができる。

次に（シロキサン変成）ポリイミドにて第２層間絶縁膜
９を形成する。

しかる後エッチバックしてピラー１２頭部を露出させ第
２電極配線１０を形成する。なお、第２電極配線１０の
上部には、第１電極配線６と同様に上部層（図示路）と
して、たとえばＡｕ層を形成してもよい。

この第２の工程による構成により、第１の工程による構
成と同様に、第１電極配線６と第２電極配線１０は、第
２層間絶縁膜９によりショートが防止され、かつピラー
１２で接続されることとなる。

前記第２の工程において、第１電極配線６を二層構成と
することについて説明する。

第１図において、Ｂ部配線ラインは第２電極配線で基板
全体に（基板中にほぼ等しく）設計でき、電流密度の低
減ができるが、へ部配線ラインは、ワイヤーボンディン
グで補強している。

しかし、ワイヤーボンディングの間隔は、通常６４ｂｉ
ｔごとに飛ばしているが、信頼性の面で１２８ｂｉｔご
とに飛ばせば減少できる。

１７２８÷　６４　＝　２７本 １７２８÷　１２８　＝　１４本 ただし、６４ｂｉｔごとにとばすと、Ａ部配線ラインに
流れる電流は、 ６４ｂｉｔ　　Ｘ　　５．８ｍＡ／ｂｉｔ　　＝　　３
７１ｍＡとなる。

一方。

１２８ｂｉｔごとでは　　　＝　７４２＋ｓＡとなり、
それにこたえるようにするには、Ａ部配線ライン巾をふ
やさなければならない。６４ｂｉｔで３７１ｍＡを採用
すれば、　０．３７１閣の配線ライン巾となり、高密度
化に制限がある。現在のワイヤーボンディング実装は１
００μｍのスペースがあれば十分であり、Ａ部配線ライ
ン巾は最小１００μｍまで減少可能である。ただし電流
密度が上がってしまう。

そこで、Ａ部配線ラインを二層構成とし、その上部層に
、例えばＡｕを形成させることでＡ部配線ラインの補強
をする。この補強により。

Ａ部配線ライン巾を１００μｍに縮小させることが可能
となる。

第１図では、前記第２の工程後、パッシベーション膜及
びパッドを形成した後発熱体電源ライン（１ｓｔメタル
）の補強とし、６４　ｂｉｔ　（ｏｒ１２８　ｂｉｔ）
間隔でワイヤーボンディングをした状態を示している。

さらに、第１図に示すデバイスは、発熱体、スイッチン
グトランジスタ、駆動回路の構成より成る。

前記スイッチングトランジスタ及び駆動回路部の活性層
は共通した多結晶Ｓｉで形成されており、駆動回路部も
１ｓｔメタルで電気的に導通されている。ただし、駆動
回路部は、十分電流密度が／ＪＸさく（電流値も１ｍＡ
以下）、補強する必要はないので１ｓｔメタルのみとな
っている。

すなわち、全体の構成からすれば、（発熱体電源ライン
）スイッチングトランジスタ電源ラインのみを多層配線
としている。

前記のようにして第２の工程を採用して作成した多層配
線の薄膜トランジスタ駆動回路内臓ＴＰＨ装置は、発熱
体電源ラインにおける電流密度を１ｘｌＯ’Ａ／ａ＃に
減少させることができ、断線による不良をなくすことが
でき、また、たとえば発熱体２４Ｖ駆動で１７２８ｂｉ
ｔ並列させた時、２層電極のＷ／Ｌ中Ｗの値は４ｍ＋程
で良く、従来における記録素子面積を１／２に小型化で
き、さらに駆動速度を２倍に設計でき、高速・高密度化
ができる６ 〔効　　果〕 本発明の多層配線半導体装置によれば、電源ラインにお
ける電流密度を減少させることができ、断線による不良
をなくすことができる。また従来における記録素子面積
を小型化でき、さらに素子の集積度を低下させることな
く高信頼性デバイスとすることができるとともに電源ラ
インを強化することで、駆動速度を２倍に設計でき高速
・高密度化ができる。

【図面の簡単な説明】

第１図は１本発明の多層配線としたサーマルヘッドの一
例の平面図、第２〜３図は、それぞれ第１図におけるｘ
−Ｘ線、ｙ−ｙｇ断面図。 第４図は別の態様の断面図である。 １・・・活性層 ２・・・ゲート絶縁膜 ３・・・ゲート電極 ４・・・第１層間絶縁膜 ５・・・コンタクトホール ６・・・第１電極配線 ７・・・第１配線上部層 ８・・・発熱体 ９・・・第２層間絶縁膜 １０・・・第２電極配線 １１・・・スルーホール １２・・・ピラー

Claims (1)

1. 【特許請求の範囲】 １、薄膜トランジスタ回路を記録素子と同一基板上に形
   成する半導体装置において、薄膜トランジスタ回路部の
   電極配線と記録素子部の電極配線の少なくとも一部を多
   層配線としたことを特徴とする多層配線半導体装置。 ２、前記多層配線における第一電極配線を二層構成とし
   たことを特徴とする請求項１記載の多層配線半導体装置
   。