JPH02289362A - サーマルヘッドおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は感熱記録を行なうサーマルヘッドおよびその
製造方法に関する。

［従来技術］ 従来、発熱素子の選択的発熱により感熱記録を行なうサ
ーマルヘッドにおいては、基板に多数の発熱素子のみを
有し、この発熱素子を駆動する駆動回路部とは別体にな
っている。そのため、各発熱素子に駆動回路部を接続す
る必要があるが、印字ドツトがファインピッチになると
、各発熱素子に駆動回路部を接続することが困難となる
。

そこで、最近では、１枚の基板に多数の発熱素子および
駆動回路部を設けることが検討されている。この種のサ
ーマルヘッドは、例えば、基板の端部に多数の発熱素子
を配列形成し、その隣りに駆動回路部を形成した構成と
なっている。

［発す１が解決しようとする課題］ このようなサーマルヘッドにおいては、駆動回路部が各
発ｆｊ％素子を駆動するトランジスタおよびこのトラン
ジスタを駆動する駆動素子等よりなり、発熱素子に比べ
て広い面積を占めるため、１枚のノ、（板の一面に多数
の発熱素子および駆動回路部を並列に設けたのでは、基
板が大面積となり、サーマルヘッド全体が大型化すると
いう問題がある。

この発１１の目的は、１枚の基板りに多数の発熱素子お
よび駆動回路部を設けて接続を容易にしても、全体が大
きくならず、小型化を図ることができ、しかも製造工程
が煩雑にならず、容易に製造することのできるサーマル
ヘッドおよびその製造方法を提供することにある。

［課題を解決するためのｆ段］ この発明のサーマルヘッドは、同一基板上に多数の発熱
素子、およびこの発熱素子を駆動する薄膜トランジスタ
、並びにこの薄膜トランジスタを駆動する駆動素子を設
けてなるサーマルヘッドであり、前記基板の一面に前記
駆動Ｊ３子を設け、この駆動素子−Ｆに前記薄膜トラン
ジスタを積層したことにある。

また、この発明に係るサーマルヘッドの製造方法は、基
板の一面に駆動素子を形成するとともに、この駆動素子
を覆う絶縁層を形成し、この絶縁層」二に多結晶シリコ
ンを生成し、この多結晶シリコンに不純物をドープして
発熱素子とこの発熱素子を駆動する薄膜トランジスタと
を、少なくとも前記薄膜トランジスタを前記駆動素子り
に対応して形成することにある。

［作　ＪＴＩ　］ この発明のサーマルヘッドによれば、基板の一面に駆動
素子を設け、この駆動素子−にに薄膜トランジスタを積
層した構成であるから１発熱素子に比べて大きな面積を
占める駆動回路部を小さい面積で形成することができ、
これによりサーマルヘッド全体を小さく構成することが
できる。

また、この発明に係るサーマルヘッドの製造方法によれ
ば、基板の一面に駆動素子を覆って形成された絶縁層上
に多結晶シリコンを生成し、この多結晶シリコンに不純
物をドープして発熱素子とこの発熱素子を駆動する薄膜
トランジスタとを少なくとも薄膜トランジスタを駆動素
子」二に対応して形成するので、Ｆ！ｊ膜トランジスタ
と駆動素子とが対応する分だけ基板の面積を小さくする
ことができる一Ｌ発熱素子とｔＪｊＩＩ！２）ランジス
タとを形成するための多結晶シリコンの生成を同時に行
なうことができ、製造工程が煩雑にならず、能率的にサ
ーマルヘアＦを製造することができる。

［実施例〕 以下１図面を参照して、この発ＩＪｌの一実施例を説明
する。

第２図（Ａ）はこの発明のサーマルヘッドの下層部の構
成を示し、第２図（Ｂ）は上層部の構成を示す、このサ
ーマルヘッドｌは２層構造のものであり、全体が四角形
の平板状をなしている。すなわち、単結晶のシリコン基
板２の一面に第２図（Ａ）に示すように駆動素子部３が
形成され、この駆動素子部３上に絶縁Ｍ４（第１図参照
）が形成され、この絶縁層４上に第２図ＣＢ）に示すよ
うに印字用トランジスタ部５および発８素子部６が形成
されている。駆動素子部３はラッチ回路部７、シフトレ
ジスタ８、および印字バッファ９、Ｐ／Ｓ変換部ｌＯ１
印字履歴回路部１１等を備え。

Ｃ−ＭＯＳＦＥＴで構成され、シリコン基板２の下部側
、つまり上層の発熱素子部６と対応する部分を除くほぼ
全域に形成されている。また、印字用トランジスタ部５
は後述する多数の薄膜トランジスタ１２・・・を配列し
たものであり、北述した駆動素子部３と対応して設けら
れている８発熱素子部６は後述する多数のｇ膜発熱素子
１３・・・を配列したものであり、上述した駆動素子部
３が設けられていないシリコン基板２の下部側に対応し
て設けられている。なお、駆動素子部３が形成された下
層側には複数の接続端子１４ａ−１４ｇが絶縁層４を通
して」二層に露出して設けられている。

この接続端子１４ａ〜１４ｇのうち、接続端子１４ａは
スルーホール１４ｈにより絶縁層４を通して印字用トラ
ンジスタ部５に接続され、接続端子１４ｂはラッチ回路
部７に、接続端子１４ｃはシフトレジスタ８に、接続端
子１４ｄと１４ｅは印字バッファ９に、接続端子１４ｇ
はＰ／Ｓ変換部１０に、接続端子１４ｆは印字履歴回路
部１１にそれぞれ接続されている。

これらの接続端子１４ａ−１４ｇは図示しないＣＰＵに
接続されるもので、接続端子１４ａ〜１４ｃ、および１
４ｆ、１４ｇは制御ラインに接続端子１４ｄはアドレス
ラインに、接続端子１４ｅはデータラインに接続される
。

サーマルヘッド１の各回動部の機能について概要を説明
する。

印字バッファ９は接続端子１４ｅを介して送出される画
像データを、接続端子１４ｄを介して送られてくるアド
レスデータに基づいて記憶する。

この画像データは印字モードにおいて、−行分ずつＰＩ
Ｓ変換部１０に読出され、シリアルデータに変換されて
印字履歴回路部１１に送られる。印字履歴回路？ｓ１１
は、前回および今回の画像データを記憶保持するレジス
タ（図示せず）と、前回および今回の画像データから予
熱用の印字データを作成する予熱データ作成部（図示せ
ず）を有する。この印字履歴回路部１１で作成された予
熱データは接続端子１４ｇを介して供給される制御信号
によって読み出され、接続端子１４ｃを介して供給され
るクロックパルスに同期してシフトレジスタ８に保持さ
れる。−行分の予熱データがシフトレジスタ８に保持さ
れると、接続端子１４ｂから供給される制御信号によっ
てラッチ回路部７に送出される。接続端子１４ａにＣＰ
Ｕ（図示せず）から供給される印字パルスは、予熱用の
サブパルスと本印字用のメインパルスの二種類があり、
ラッチ回路部７に予熱データが保持されているときはサ
ブパルスが供給される。予熱データは、例えば、印字デ
ータが前回と今回に連続する場合に、今回のデータを“
０（無し）”とするものである、これにより、前回発熱
した発熱素子の予熱をなくシ、温度の上昇を防止する。

サブパルスが供給されると、印字用トランジスタ部５の
各薄膜トランジスタ（詳細は後述する）がデータに対応
して駆動され、発熱素子部６の各薄膜抵抗素子（詳細は
後述する）が通電され予熱が行われる。予熱が完了する
と印字履歴回路部１１に保持されていた今回の印字デー
タがラッチ回路部７に保持される。このときは、接続端
子１４ａにメインパルスが供給され、今回の画像データ
に対応した印字が実行される。−行分の印字が終了する
と、印字バッファ９より次の一行分のデータが読み出さ
れ、上述した動作が繰り返される。なお、接続端子１４
ａに供給されるメインパルスとサブパルスはスルーホー
ル１４ｈを介して印字用トランジスタ部５に送出される
。

第１図はこの発明のサーマルヘッドｌの拡大断面図であ
る。この図を参照してサーマルヘッドｌの構造について
説明する。

シリコン基板２はｎ型の単結晶シリコンよりなるウェハ
である。このシリコン基板２には各ブロックごとに、Ｃ
−ＭＯ３よりなる駆動素子部３上にｎ　−Ｍ　ＯＳより
なる印字用トランジスタ部５が設けられ、これと並んで
発熱素子部６が一括して設けられ、各ブロックごとに切
断されることにより、１つのブロックがサーマルヘッド
ｌをなす、以下、各素子の構成を順に説明する。

駆動素子部３を構成するＣ−ＭＯ３は、電界効果（ＦＥ
Ｔ）型の複数（Ｆ）　ｎ　−Ｍ　ＯＳとｐ　−ＭＯＳの
組み合わせであり、右端側の発熱素子形成領域を除いて
、第２図（Ａ）に示す如く、シリコン基板２のかなり広
い領域に亘って形成されるもので、実際は図面よりもも
っと小さい面積の素子が多数配列形成されている。ｎ−
ＭＯ３は発熱素子形成領域の左側におけるシリコン基板
２の一面に形成されている。すなわち、その部分のシリ
コン基板２の上面側内部にはポロン（Ｂ）等の７クセプ
タ不純物がドープされたｐ層領域１５が形成されており
、このＰ型領域１５″内にはリン（Ｐ）等のドナー不純
物がドープされた２つのｎ型領域１６．１６が形成され
ている。この２つのｎ型領域１６．１６はそれぞれソー
ス、トレインの−に極をなすものである。このｎ型領域
１６．１６が形成されたｐ型領域１５の周囲には、Ｓ　
ｉ０７よりなるフィールド絶縁膜１７が形成され、この
フィールド絶縁膜１７によりＰ層領域１５が周囲からの
電気的な影響を受けないように保護されている。また、
２つのｎ型領域１６．１６の間に位置する箇所には、Ｓ
１０？よりなるゲート絶縁膜１８により覆われたゲート
電極１９が形成されている。このゲート電極１９は多結
晶シリコンにＰイオン等の不純物をドープすることによ
り低抵抗に形成されている。さらに、２つのｎ型領域１
６．１６と対応する箇所には、ソース、ドレインノ配線
パターン２０．２０が形成されている。この場合、ゲー
ト電極１９は全表面がゲート絶縁ＩＩ９１．８により覆
われているので、配線パターン２０．２０と短絡するこ
とがない、また、ソース、ドレインの各配線パターン２
０．２０は＾Ｉ、Ａｌ−９ｉ、Ｎｏ、Ｗ等の金属等から
なり、それぞれ２つのｎ型領域１６．１６に接続されて
おり、一方の配線パターン２０は後述するｐ　−ＭＯＳ
に接続されている。そして、この配線パターン２０．２
０およびゲート電極１９上には絶縁層４が形成されてい
る。この絶縁層４は一酸化性および耐摩耗性を有するも
ので、　５ｉ０２とＳｉＮの２層構造のものであっても
、また５ｉＯＮの単一層構造であってもよい、なお、ｐ
−ＭＯ３はｎ−ＭＯ３の左側に形成され、シリコン基板
２の上面側内部に２つのｐ型領域２１．２１を形成した
以外は上述したｎ　−Ｍ　ＯＳと全く同じ構成となって
いる。そのため、同一部分に同一符号を付して、その説
明は省略する。

印字用トランジスタ部５の薄膜トランジスタ１２は、上
述した絶縁層４上にＣ−ＭＯＳと対応して形成されてい
る。すなわち、絶縁層４上には多結晶シリコンよりなる
半導体層２２が形成され、この半導体層２２上の中央に
はゲート絶縁膜２３で覆われたゲート電極２４が形成さ
れ、半導体層２２の周囲は各薄膜トランジスタ１２・・
・ごとに８１０２よりなる絶縁膜２５により囲まれてい
る。

この場合、半導体層２２はゲート電極２４と対応する部
分を除いてＰイオン等の不純物がドープされ、これによ
り２つの活性領域２６．２８が形成され、この活性領域
２６．２６がソース、ドレインの電極となる。この活性
領域２６．２６上にはソース、ドレインの配線パターン
２７．２７が形成されている。この配線パターン２７．
２７は上述したＣ　−ＭＯＳと同様にＡ１．Ａｌ−３ｉ
、Ｍａ、Ｗ等の金属等からなり、それぞれ２つの活性領
域２６．２６に接続されており、一方の配線パターン２
７が絶縁層４に形成されたスルーホール（図示せず）を
介して上述したＣ−ＭＯＳのラッチ回路部７に接続され
、他方の配線パターン２７が後述する発熱素子層１３に
接続されている。なお、ゲート電極２４は上述したＣ−
ＭＯ３と同様に多結晶シリコンにＰイオン等の不純物を
ドープすることにより低抵抗に形成され、−上述した接
続端子１４ａに接続されている。そして、このゲート電
極２４および配線パターン２７．２７は保護膜２８によ
り覆われて保護されている。この保護膜２８は上述した
絶縁層４と同様に、耐酸化性および耐庁耗性を有するも
ので、ＳｉＯ２とＳｉＮの２層構造のものであっても、
またＳ　ｉＯＮの単一層構造であってもよい、なお、第
１図および第３図（Ａ）〜ｍ３図（Ｅ）において、個々
の薄膜トランジスタ１２は各Ｃ−ＭＯＳよりもはるかに
大きく形成されているもので、実際には、１個の薄膜ト
ランジスタ１２の下層には数多くのＣ−ＭＯＳが配列さ
れているが、上記図面では、これらＣ−ＭＯＳ群の代表
として１個のみが図示されているので留７αされたい。

発熱素子部６の発熱素子層１３は発熱する薄膜部分であ
り、シリコン基板２の右端近傍にフィールド絶縁膜１７
および絶縁層４を介して形成されている。すなわち、シ
リコン基板２の上面には５１０２よりなるフィールド絶
縁膜１７が形成され、このフィールド絶縁膜１７には断
面台形状に隆起した隆起部１７ａが形成されている。こ
の隆起部１７ａの上面は左側に形成されたＣ−ＭＯ３の
配線パターン２０，２０とほぼ同じ高さに形成され、そ
の−上面には上述した絶縁Ｍ４が隆起して形成される。

この絶縁層４Ｉ：、には多結晶シリコンに不純物をドー
プしてなる発熱素子層１３が左側の薄膜トランジスタ１
２の配線パターン２７．２７とほぼ同じ高さに形成され
ている。この場合、フィールド絶縁Ｉｌｌ　ｌ　７の隆
起部１７ａはシリコン基板２の全長に亘って幅方向に形
成されており、また発熱素子層１３は隆起部１７ａの投
手力向に沿って、例えば８ドツト／■層のピッチで等間
隔に配列形成されている。この場合、各発熱素子層１３
は、断面台形状に隆起した隆起部１７ａの一方の低い面
から上面を乗り越えて他方の低い面に連続するように形
成され、一方が薄膜トランジスタ１２の配線パターン２
７に接続され、他方が後述するアースライン３０に１衷
統されている。この発熱素子層１３は不純物として所定
量のＰイオンがドープされることにより、所定のシート
抵抗（数十Ω／口）を有する。すなわち、この発熱素子
層１３の全抵抗値はＰイオンの打ち込み濃度およびその
面積によって決定されるため、Ｐイオンの打ち込み量お
よび非エツチングの面積によって調節され、最終的には
数十〜数百Ω程度に調整されている。この場合、各発熱
素子層１３は、隆起部１７ａの上面に対向する部分のみ
が、上述した所定のシート抵抗（数十Ω／口）とされ、
それ以外の部分は、これよりも小さい抵抗とされる。そ
して、この発熱素子層１３の表面には５ｉ０２の絶縁ｖ
２９が形成され、この絶縁膜２９が上述した保護膜２８
により覆われて保護されている。この保Ｓ膜２８は各発
熱素子層１３に対応する領域が左右両側の部分から突出
して形成されている。この構造は、各発熱素子層１３に
対向する領域の保護膜２Ｂの表面を感熱紙等に密着させ
るのに極めて効果的である。

また１発熱素子部６の右端にはＡＩ等の導電性のよい金
属よりなるアースライン３０が形成されている。このア
ースライン３０は絶縁層４上にシリコン基板２の全長に
亘って形成され、各発熱素子層１３がそれぞれ接続され
、グランドに接続されている。この場合、アースライン
３０は電気抵抗を低くして発熱時に他の発熱素子層１３
への逆流を防止するために膜厚が厚く形成されているが
。

その上面の高さはフィールド絶縁膜１７の隆起部１７ａ
と対応する発熱素子層１３の上面と同じか、あるいはそ
れよりも低く形成される。なお、シリコン基板２はそれ
自体アースライン３０となるものであって、このような
サーマルヘッドｌを使用する際には、そのシリコン基板
２の底面をグランドとしてもよい。

接続端子１４ａ〜１４ｇはそれぞれ下層に形成された配
線パターン３１上に形成され、中間の絶縁層４および上
層の保護膜２８を通して上方に突出して形成されており
、第１図ではバンプ電極３２として参照される。すなわ
ち、シリコン基板２上にフィールド絶縁膜１７を介して
配線パターン３１が形成され、この配線パターン３１上
に積層された絶縁層４および保護８２Ｂの所定箇所がエ
ツチングにより除去され、この除去された箇所にアンダ
ーバンプメタル３３を介して金属メツキよりなるバンプ
電極３２が形成されている。なお、アンダーバンプメタ
ル３３はバリア機能と接続機能とを兼ね備えた金属層で
あり、１層構造でも、また２層構造でもよい。

次に、第３図（Ａ）〜（Ｅ）を参照して、上述したよう
なサーマルへラドｌの製造方法について説明する。

まず、第３図（Ａ）に示すように、ｎ型単結晶のシリコ
ン基板２の上面側にＣ−ＭＯ３を構成するｎ−ＭＯ３お
よびｐ　−ＭＯＳを一般的な方法で形成する。すなわち
、ｎ型のシリコン基板２上にＳ　ｉ０２膜を形成し、こ
の上にフォトレジスト膜を設けて、ｐ型頭域１５に対応
する部分のフォトレジストｖと５ｉＯｓ＋８をエツチン
グし、ポロン（Ｂ）等のアクセプタ不純物をドープして
ｐ型頭域を形成する。残りのフォトレジスト膜とＳ　１
ｃＪ２膜を一旦除去した上、再びＳ　ｉ（Ｌ＋膜を形成
し、フィールド絶縁膜１７に対応しない部分にＳｉＮ膜
を形成して熱酸化を行なう、これによりフィールド絶縁
膜１７が形成される。この方法はＬＯＣＯ３法として知
られている。フィールド絶縁膜１７の中、発熱素子を形
成する領域は他の部分よりも厚い隆起部１７ａとされて
いるが、これはこの隆起部１７ａにのみ上記のＬＯＣＯ
３法を緑り返すことにより形成される。この場合、熱酸
化する前に隆起部形成領域のみに多結晶シリコン膜を形
成しておくと、ポリシリコン膜がＳｉＯ，＋膜の成長を
促進して隆起部１７ａが形成されるので、この方法を採
用することもできる。後者の方法は５ＥＰＯＸ法として
知られている。

次に、ＳｉＮ膜とＳ　ｉ０２膜を一旦除去し、ｐ型領域
工５内のゲート電極１９と対応しない箇所にリン（Ｐ）
等のドナー不純物をドープして２つのｎ型領域１６．１
６を形成する。この場合には、シリコン基板２の表面の
荒れを防ぐために、予め、Ｓ　ｉ０２膜を薄く形成して
おくことが望ましい、また、ｐ　−ＭＯＳを形成する場
合には、ゲート電極１９と対応しないｐ　−ＭＯＳの部
分のシリコン基板２内にＢイオンをドープして２つのｐ
層領域２１．２１を形成する。なお１この場合には、ｎ
　−Ｍ　ＯＳおよびｐ　−ＭＯＳのどちらを先に形成し
てもよい。

この後、全面に再び５１０２のゲート絶縁膜１８を薄く
形成し、このゲｉ、ト絶縁膜１８上にモノシラン（Ｓｉ
Ｈａ）ガスを用いてＣＶ　Ｄ　（Ｃｈｅ鳳１ｃａｌ　Ｖ
ａｐｏｒ口ｅｐｏｇｉｔｉｏｎ）法により、多結晶シリ
コンを生成し、この多結晶シリコンにＰイオンをドープ
して、フォトエツチングにより不要な部分を除去する。

これにより、ｎ−ＭＯ３とｐ　−ＭＯＳとにゲート電極
１９．１９が形成される。そして、さらに全面にゲート
絶縁ＩＩ！２１８を形成し、このゲート絶縁膜１８の不
要な部分をフォトエツチングにより除去することにより
、ゲート絶縁膜１８．１８でゲート電極１９．１９を覆
うとともに、ｎ　−Ｍ　ＯＳのｎ型領域１６．１６とｐ
　−ＭＯＳのｐ層領域２１．２１と対応する部分を露出
させる。

しかる後、その全面にＡＩ等の金属を蒸着またはスパッ
タリングにより成膜し、これをフォトエツチングにより
不要な部分を除去して所定の配線パターン２０．２０．
３１に形成する。この結果。

シリコン基板２にｎ−ＭＯ５およびｐ−ＭＯＳが形成さ
れ、Ｃ−ＭＯＳが構成される。この場合配線パターン２
０．２０は各領域１６．２１が露出した部分に形成され
、配線パターン３１は左側のフィールド絶縁膜１７上に
形成される。なお、配線パターン２０．２０のうち、一
方の配線パターン２０はｎ型領域１６とｐ層領域２１と
に跨って形成され、これにより両者を接続する。そして
、このように配線パターン２０．３１が形成されても、
その上面は右側の発熱素子形成領域に形成されたフィー
ルド絶縁膜１７の隆起部１７ａの」二面とほぼ同じ高さ
となる。

次に、第３図（Ｂ）に示すように、その全面に絶縁層４
をＣＶＤ法により形成する。この絶縁層４は前述したよ
うに耐醸化性および耐摩耗性を有するもので、例えば５
ｉ０２とＳｉＮの２層構造のものか、あるいは５ｉＯＮ
の単一の層構造としてもよＩ／１゜また、この絶縁層４
は発熱素子形成領域と対応する部分、つまりフィールド
絶縁膜１７の隆起部１７ａと対応する部分が他の部分よ
りも高く形成される。なお、図示はしないが第２図（Ａ
）および同図（Ｂ）に示されるスルーホール１４ｈは、
この次に形成される。すなわち、導電パターン２０に対
向する部分の絶縁層４をエツチングにより除去してスル
ーホールを形成したト、このスルーホール内にＡ１等の
金属を蒸着またはスパッタにより設けて下層部と上層部
を接続するスルーホール１４ｈが形成される。この場合
、同様に図示しないが、各Ｃ−ＭＯ３をそれぞれ対応す
る薄膜トランジスタ１２に接続するスルーホールも、こ
のスルーホール１４ｈと同時に形成される。

この後、絶縁層４の全面に多結晶シリコン３４を−Ｅ述
と同じＣＶＤ法により成膜する。そして、この多結晶シ
リコン３４上にフォトレジスト層３５を形成してエツチ
ングすることにより、発熱素子形成領域と対応する部分
を露呈させる。このようにパターン形成されたフォトレ
ジスト層３５をマスクとして、発熱素子形成領域に露呈
した部分の多結晶シリコン３４にＰイオンを打ち込み。

・この部分の多結晶シリコン３４のＰイオン濃度を高め
、抵抗（Ｉｌｌを所定の値１例えばシート抵抗を数十Ω
／口程度に減少させる。

次に、フォトレジスト層３５を除去した後、第３図（Ｃ
）に示すように、多結晶シリコン３４を印字用トランジ
スタ部５の半導体層２２と発熱素子部６の発熱素子層１
３とにパターン形成する。

この場合には、まず、多結晶シリコン３４の全面にフォ
トレジストを塗布し、このフォトレジストを露光して現
像することにより、多結晶シリコン３４上の所定箇所に
フォトレジストをパターン形成し、このフォトレジスト
をマスクとして不要な部分の多結晶シリコン３４をエツ
チングして除去する。これにより、半導体層２２と発熱
素子層１３とに対応する部分のみに多結晶シリコン３４
が残り、半導体層２２と発熱素子層１３とが形成される
。この場合、半導体素子層２２は多結晶シリコン３４に
Ｐイオンがドープされていない。

また、発熱素子層１３は多結晶シリコン３４にＰイオン
がドープされ、しかも所定形状にエツチングされること
により、所定のシート抵抗（数十Ω／口）を有する発熱
抵抗層となる。この発熱素子層１３の全抵抗イ〆ｉはＰ
イオンの打ち込み濃度およびその面植によって決定され
るため、Ｐイオンの打ち込みＩ４および非エツチングの
量によって副筒され、最終的に数十〜数百Ω程度となる
ように調整されている。

この後、フォトレジストを除去して、全面に５１０２膜
を形成し、このＳ　Ｉ０２膜をフォトエツチングにより
パターン形成する。これにより、半導体層２２の周囲に
５ｉ０２の絶縁膜２５が形成され、発熱素子層１３の上
面に５ｉ０２の絶縁層２９が形成される。なお、発熱素
子層１３上の左端側の絶縁層２９にはコンタクトホール
３６が形成される。この後、再び全面にＳｉＯ２膜を形
成し、このＳ　ｉ（ｈ膜をフォトエツチングにより不要
な部分を除去して半導体層２２上およびコンタクトホー
ル３６内に５１０２のゲート絶縁膜２３をパターン形成
する。そして、全面に多結晶シリコンを上述と同様に成
膜し、この多結晶シリコンをフォトエツチングにより不
要な部分を除去し、半導体層２２の中央部分と対応する
ゲート電極部分のみに残す、この後、ゲート電極部分の
多結晶シリコンとその下の半導体層２２にＰイオンを打
ち込んで、ゲート電極２４を形成するとともに、このゲ
ート電極２４と対応する部分を除く半導体層２２に活性
領域２６．２６を形成する。この場合、半導体層２２の
上面にはゲート絶縁膜２３が形成されているので、Ｐイ
オンの打ち込みによる活性領域２６゜２６の表面の荒れ
を防ぐ。

次に、第３図ＣＤ）に示すように、全面にＳ　ｉＯ＋膜
を形成してゲート電極２４を覆い、このＳ　ｉＱ２膜お
よび上述したゲート絶縁膜２３を順次フォトエツチング
により不要な部分を除去し、半導体層２２の活性領域２
６．２６を露呈させるとともに、コンタクトホール３６
を通して発熱素子層１３の左側の一部を露呈する。

次に、第３図（Ｅ）に示すように、活性領域２６．２６
上に配線パターン２７．２７を形成するとともに、発熱
素子層１３の右端側にアースライン３０を形成する。こ
の場合には、まず、全面にフォトレジストを塗布して露
光し現像することにより、配線パターン２７．２７およ
びアースライン３０の形成領域以外にフォトレジスト膜
をパターン形成する。そして、全面にＡＩ’；９の金属
を蒸着またはスパッタリングにより金属層を形成し、こ
の金属層の不要な部分を上述したフォトレジスト膜と共
に除去することにより、活性領域２６２６に導通した配
線パターン２７．２７と発熱素子層１３の右端に導通し
たアースライン３０が形成される。この場合、配線パタ
ーン２７．２７の一力はコンタクトホール３６を通して
発熱素子層１３の左端側にも導通して形成される。この
結果、薄膜トランジスタ１２および発熱素子層１３が形
成される。

しかる後、全面にＳｉＯ２，ＳｉＮ、５ｉＯＮ等よりな
る保護膜２８を前述した絶縁層４と同様に形成する。

この保護膜２８は発熱素子層１３の部分が他の部分より
も高く、また接続端子１４ａ−１４ｇのバンプ電極３２
と対応する部分が他の部分よりも低く形成されている。

そして、保護膜２８をフォトエツチングにより不要な部
分を除去するとともに、この除去した部分と対応する絶
縁層４をもエツチングして除去することにより、バンプ
電極３２と対応する部分にコンタクトホール３７を形成
し、このコンタクトホール３７を通して、その下側の配
線パターン３１を露呈させる。

次に１．第１図に示すように、配線パターン３１上にア
ンダーバンプメタル３３を介してバンプ電極３２を形成
する。この場合には、まず、アンダーバンプメタル用の
金属を蒸着またはスパッタリングにより被着して金属層
を形成し、この金属層をフォトエツチングにより不要な
部分を除去し、保護膜２８と絶縁層４のコンタクトホー
ル３７の内面および配線パターン３１上にアンダーバン
プメタル３３を形成する。この後、保３１膜２８上にメ
ツキレジストをパターン形威し、このメツキレジストに
開口を形成して、この開口からアンダーバンプメタル３
３を露呈させる。この状態で、アンダーバンプメタル３
３上にＡｕ、半田等の金属をメツキしてバンプ電極３２
を形成し、メツキレジストを除去する。これにより、第
１図に示すように、下層側に形成された配線パターン３
１に接続されたバンプ電極３２が中間の絶縁層４および
上層の保護膜２８を通して上方に突出して形成される。

最後に、シリコン基板２を第１図に２点鎖線で示す箇所
でグイシングして個々に切り離すと、この発明のサーマ
ルヘッド１が得られる。

したがって、上述したようなサーマルへラド１によれば
、１つのシリコン基板２上に駆動素子部３を構成するＣ
−ＭＯＳを形成し、このＣ−ＭＯ３上に絶縁層４を介し
て印字用トランジスタ部５の各薄膜トランジスタ１３を
積層形成したので、発熱素子部６に比べて大きな面積を
占める印字用トランジスタ部５および駆動素子部３を小
さい面積で形成することができ、これによりサーマルヘ
ッド１全体を小さく構成することができる。

しかも、このように１つのシリコン基板２に駆動素子部
３．印字用トランジスタ部５、および発熱素子部６を一
括して設けたので、接続端子１４ａ〜１４ｇが少なくて
すみ、回路との接続を容易に行なうことができる。この
場合１発８素子部６は駆動素子部３と印字用トランジス
タ部５とが積層されたシリコン基板２の右端側に形成さ
れ、各発熱素子層１３がフィールド絶縁ｌ１１１７の隆
起部１７ａ上に絶縁層４を介して形成され、これにより
その部分の最上面が他の部分よりも上方に突出している
ので、感熱記録を行なう際に発熱素子部６を確実にかつ
良好に密接させることができ、鮮明な感熱記録を行なう
ことができる。

また、上述したサーマルヘッド１の製造方法によれば、
シリコン基板２の一面に駆動素子部３のＣ−ＭＯＳを形
成するとともに、発熱素子部６のフィールド絶縁膜１７
を隆起させ、このＣ−ＭＯ３および発熱素子部６のフィ
ールド絶縁膜１７上に絶縁層４を形成し、この絶縁層４
上に多結晶シリコン３４を生成し、この多結晶シリコン
３４に不純物をドープして発熱素子部６の各発熱素子層
１３・・・および印字トランジスタ部５の各薄膜トラン
ジスタ１３・・・を形成するので１発熱素子層１３・・
・と薄膜トランジスタ１３・・・を形成するための多結
晶シリコン３４を同一工程で形成することができる。そ
のため、製造工程が煩雑にならず、容易にサーマルヘッ
ド１を製造することができる。

なお、この発明は上述した実施例に限定されず１種々応
用変形が可能である０例えば、基板はシリコン基板２に
限らず、ガラス基板、石英基板、金属基板等を用いても
よい、この場合には、基板上に多結晶シリコン等の半導
体層を形成して薄膜トランジスタよりなるＣ　−ＭＯＳ
を構成し。

その上に上述したような印字用トランジスタ部５を形成
すればよい、また、Ｃ−ＭＯ３よりなる駆動素子部３は
必ずしも印字バッファ９．Ｐ／Ｓ変換部１０．および印
字履歴回路部１１等を有する必要はなく、シフトレジス
タ８、ラッチ回路部７のみでもよい、この場合には接続
端子が上述した実施例のものよりもさらに少なくなり、
より一層。

接続作業を容易に行なうことが可能となる。

［発明の効果］ 以上詳細に説明したように、この発明によれば、基板の
一面に駆動素子を設け、この駆動素子トに薄膜トランジ
スタを積層した構成であるから、発熱素子に比べて大き
な面積を占める駆動回路部を小さい面積で形成すること
ができ、これによりサーマルヘッド全体を小さく構成す
ることができる。

また、この発明によれば、基板の一面に駆動素子を覆っ
て形成された絶縁層上に多結晶シリコンを生成し、この
多結晶シリコンに不純物をドープして発熱素子とこの発
熱素子を駆動する１１１１！ｉ！）ランジスタとを少な
くとも薄膜トランジスタを駆動素子１に対応して形成す
るので、薄膜トランジスタと駆動素子とが対応する分だ
け基板の面積を小さくすることができる主発熱素子と薄
膜トランジスタとを形成するための多結晶シリコンの生
成を同時に行なうことができ、製造工程が煩雑にならず
、能率的にサーマルへラドを製造することができる。

【図面の簡単な説明】

第１図〜第３図はこの発明の一実施例を示し。 第１図はサーマルへラドの要部拡大断面図、第２図（Ａ
）はサーマルヘッドの下層側の構成を示す図、第２図（
Ｂ）は上層側の構成を示す図、第３図（Ａ）〜（Ｅ）は
サーマルヘッドの製造工程における各拡大断面図である
。 １・・・・・・サーマルヘッド、２・・・・・・シリコ
ン基板、３・・・・・・駆動素子部、４・・・・・・絶
縁層、５・・・・・・印字用トランジスタ部、６・・・
・・・発熱素子部、１２・・・・・・８膜トランジスタ
、１３・・・・・・発熱素子層。

Claims (2)

【特許請求の範囲】
1. （１）同一基板上に多数の発熱素子、およびこの発熱素
   子を駆動する薄膜トランジスタ、並びにこの薄膜トラン
   ジスタを駆動する駆動素子を設けてなるサーマルヘッド
   であって、前記基板の一面に前記駆動素子を設け、この
   駆動素子上に前記薄膜トランジスタを積層したことを特
   徴とするサーマルヘッド。
2. （２）基板の一面に駆動素子を形成するとともに、この
   駆動素子を覆う絶縁層を形成し、この絶縁層上に多結晶
   シリコンを生成し、この多結晶シリコンに不純物をドー
   プして発熱素子とこの発熱素子を駆動する薄膜トランジ
   スタとを、少なくとも前記薄膜トランジスタを前記駆動
   素子上に対応して形成したことを特徴とするサーマルヘ
   ッドの製造方式。