JPH081977A - サーマルヘッド - Google Patents

Abstract

(57)【要約】 【目的】製造コストの低減化。高性能且つ高信頼性のサ
ーマルヘッド。 【構成】複数の発熱抵抗体１８と、個別電極１９と、共
通電極１７とを設けたセラミック基板１４を放熱板１３
上に設けるとともに、複数の発熱抵抗体１８の発熱を制
御すべく新規駆動回路素子を複数個フェイスダウンボン
ディングにより搭載したプリント基板１５に並設して成
るサーマルヘッド。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばファックス等に
用いられるサーマルヘッドに関するものである。

【０００２】

【従来の技術】図１４〜図１７は従来のサーマルヘッド
であって、図１４はサーマルヘッド１の外観図、図１５
はそのサーマルヘッド１の電気的構成を示す回路図であ
り、更に図１６はサーマルヘッド１に搭載するドライバ
ーＩＣ２の回路図、図１７はその動作を示すタイミング
チャートである。

【０００３】図１４のサーマルヘッド１によれば、アル
ミナなどの電気絶縁性セラミック基板３の上にガラスか
らなる蓄熱層４を形成し、更にＴａＮ等からなる抵抗体
膜と、Ａｌなどからなる電極層とを順次形成した後、フ
ォトリソグラフィーによって共通電極５と、発熱抵抗体
６と、個別電極７とを形成する。また、セラミック基板
３の上には各発熱抵抗体６を印画制御するためのドライ
バーＩＣ２を搭載し、各個別電極７とドライバーＩＣ２
のスイッチング素子とを、それぞれハンダバンプにより
フェイスダウンボンディングでもって接続している。し
かも、上記のような電気絶縁性セラミック基板３はアル
ミニウム等の熱伝導性の高い金属から成る放熱板８の上
に搭載し、更にこの放熱板８の上には各ドライバーＩＣ
２を駆動制御するための配線基板９も搭載している。そ
して、配線基板９上の配線と、電気絶縁性基板３上の配
線とはハンダやＡｕワイヤーによって電気的に接続し、
更にこの配線基板９上の配線は、コネクター１０を介し
て外部と接続する。

【０００４】次に上記サーマルヘッド１の一例の電気的
構成を図１５により示し、多数の発熱抵抗体Ｒ１〜Ｒ１
７２８と、複数のドライバーＩＣ２などで構成されてい
る。更に５７６個の発熱抵抗体及び９個のドライバーＩ
Ｃ２を一つのブロックとして計３個のブロックＢ１〜Ｂ
３に区分されて印画動作を行う。

【０００５】図１６は、図１２に示すドライバーＩＣ２
の一例を示す回路図であり、シリアルデータから成る印
画データＤＩを外部らのクロック信号ＣＬＫに同期して
転送することによって、所定ビット数毎にパラレルデー
タに変換して出力するシフトレジスタＳＲ１〜ＳＲｎ
と、外部からのラッチ信号ＬＡＴによって、シフトレジ
スタＳＲ１〜ＳＲｎの出力を記憶する複数のラッチ回路
Ｌ１〜Ｌｎと、外部からのストローブ信号ＳＴＢＩ及び
印画制御信号ＢＥＯによって、各ラッチ回路Ｌ１〜Ｌｎ
の出力を開閉する複数のゲート素子Ｇ１〜Ｇｎと、各ゲ
ート素子Ｇ１〜Ｇｎの出力によって発熱抵抗体Ｒ１〜Ｒ
１７２８に流れる電流を制御する複数のスイッチング素
子Ｔ１〜Ｔｎなどから構成されている。

【０００６】多数の発熱抵抗体Ｒ１〜Ｒｎ（図１４の発
熱抵抗体６）の一端は、各スイッチング素子Ｔ１〜Ｔｎ
のドレイン素子に接続されるとともに、各発熱抵抗体Ｒ
１〜Ｒｎの他端は共通に外部電源１１の出力側ＶＨに接
続されており、各スイッチング素子Ｔ１〜Ｔｎのソース
側が共通して接続された端子ＧＮＤ２に、外部電源１１
の接地側が接続されている。

【０００７】図１７のタイミングチャートにより、上記
回路の動作を説明する。一走査線として形成される１７
２８画素分の印画データＤＡＴＡは、クロック信号ＣＬ
Ｋに同期して各ドライバーＩＣ２のシフトレジスタＳＲ
１〜ＳＲｎに入力、転送され、各ドライバーＩＣ２にお
いて６４画素分の印画信号ＤＡＴＡがそれぞれパラレル
データに変換される。

【０００８】次に、ラッチ信号ＬＡＴが反転して、ドラ
イバーＩＣ２のシフトレジスタＳＲ１〜ＳＲｎの出力
が、各ラッチ回路Ｌ１〜Ｌｎに記憶される。

【０００９】更に次に、印画制御信号ＢＥＯがハイレベ
ルに反転して、ストローブ信号ＳＴＢ１にローレベルに
反転すると、発熱抵抗体Ｒ１〜Ｒ５７６から成るブロッ
クＢ１に対応する９個のドライバーＩＣ２の各ゲート素
子Ｇ１〜Ｇｎが開いて、各ラッチ回路Ｌ１〜Ｌｎに記憶
された印画信号ＤＡＴＡに基づいて各スイッチング素子
Ｔ１〜Ｔｎが選択的に導通状態となる。これにより、発
熱抵抗体Ｒ１〜Ｒ５７６に選択的に電流が流れて発熱
し、感熱紙や熱転写フィルムを加熱して、ブロックＢ１
に対応する一走査線の１／３の部分の印画動作を行う。

【００１０】以下、同様にストローブ信号ＳＴＢ２がロ
ーレベルに反転すると、Ｒ５７７からＲ１１５２に選択
的に電流が流れて発熱し、ブロックＢ２に対応する一走
査線の１／３の部分の印画動作を行い、更にストローブ
信号ＳＴＢ３がローレベルに反転すると、Ｒ１１５３〜
Ｒ１７２８に選択的に電流が流れて発熱し、ブロックＢ
３に対応する一走査線の１／３の部分の印画動作を行
う。このようにして、一走査線分の印画が行われて感熱
紙や熱転写フィルムをステップ搬送しながら上述の動作
を繰り返すことによって一連の画像が記録される。

【００１１】かくして、上記構成のサーマルヘッド１に
よれば、多数のドライバーＩＣ２（例えばＡ４の長尺寸
法で２７個）をハンダバンプによりフェイスダウンボン
ディングでもって接続しているが、その搭載基板として
セラミック基板３を採用している。したがって、このフ
ェイスダウンボンディングのハンダ溶着に際して、著し
く温度が高くなり、これによって、その搭載基板が熱膨
張して、歪曲するという問題点が、そのセラミック基板
３以外の基板、例えばガラエポ基板やＦＰＣ基板におい
て指摘されてきたが、そのセラミック基板３が剛体であ
るために熱応力が影響を受けなくなって、この問題点が
解決されている。

【００１２】

【従来技術の課題】しかしながら、上記構成のサーマル
ヘッド１では、各発熱抵抗体Ｒ１〜Ｒ１７２８の個数と
同数のシフトレジスタＳＲ１〜ＳＲｎ、ラッチ回路Ｌ１
〜Ｌｎ、スイッチング素子Ｔ１〜Ｔｎなどを備える必要
があるため、更にドライバーＩＣ２の構成が複雑にな
り、多数のドライバーＩＣ２をサーマルヘッド１に搭載
しなければならず、その製造コストが上昇するという問
題点があった。

【００１３】また、ドライバーＩＣ２の個数が多くなる
と、そのサーマルヘッド自体の小型化が困難であるとい
う問題点があった。

【００１４】かかる問題点を解決するために、本発明者
は既に新規な駆動回路を提案した（特願平５−２４５４
６６号参照）。

【００１５】この駆動回路により、予め所定数毎のグル
ープに区分された発熱抵抗体に対応するゲート素子毎
に、駆動ゲート素子を介して１つのシフトレジスタに共
通されているので、シフトレジスタの数を大幅に削減す
ることができ、発熱抵抗体の駆動回の規模を大幅に縮小
することができた。

【００１６】しかしながら、この新規な駆動回路を図１
４に示す従来の外観図に示すような構成のサーマルヘッ
ド１に形成したところ、配線上ショートしたり、あるい
は断線したりするという問題点があることが判明した。

【００１７】即ち、上記提案の駆動回路により、セラミ
ック基板３上に配線形成するに当たって、従来であれ
ば、例えば１ｍｍ当たり８本配線を形成していたのであ
るが、更に１ｍｍ当たり１２本以上の配線数にまで増加
することになり、このような高密度配線をセラミック基
板３に形成すると、ドライバーＩＣ２と個別電極との接
続部、もしくはその付近において、その個別電極の配線
が過度に密となり、その配線形成の際のエッチングによ
る微細加工において、そのセラミック体の表面の荒れに
起因して、その配線がショートしたり、あるいは断線し
たりするという問題点があることが判明した。

【００１８】上記問題点を解決するために、このセラミ
ック基板３に代えて、他の平滑性基板に用いることも考
えられるが、その場合には、ドライバーＩＣ２の電極パ
ッドと、その基板上の配線との間に強固な接続ができな
いという問題点がある。

【００１９】即ち、例えばセラミック基板３の上にフェ
イスダウンにより半田バンプを介してドライバーＩＣ２
を搭載する場合、その半田バンプの下に無電解ニッケル
メッキし（相互に電気的に導通できないため）、そのメ
ッキ層とセラミック基板３上のアルミニウム配線と接続
するが、その無電解ニッケルメッキの接続強度が小さい
ので、それを補完すべく表面が荒れたセラミック基板３
を用いて、その接続面を大きくている。しかしながら、
そのような荒れた表面のない場合には、この接続面が小
さくなり、強い接続強度が得られないという問題点があ
る。

【００２０】したがって、本発明は上記事情に鑑みて完
成されたものであり、その目的は、駆動回路の簡略化及
び製造コストの低減化を図るとともに、配線のショート
や断線のない高性能且つ高信頼性のサーマルヘッドを提
供することにある。

【００２１】

【課題を解決するための手段】請求項１の発明によれ
ば、複数の発熱抵抗体と、複数の発熱抵抗体のそれぞれ
一方端に接続された個別電極群と、複数の発熱抵抗体の
他方端を共通に接続して成る共通電極とを設けたセラミ
ック基板を放熱板上に設けるとともに、複数の発熱抵抗
体の発熱を制御すべく下記Ａ〜Ｆの素子もしくは手段を
有する駆動回路素子をフェイスダウンボンディングによ
り複数個搭載した配線基板を並設させて成るサーマルヘ
ッドが提供される。

【００２２】Ａ：各発熱抵抗体に流れる電流を制御すべ
く個別電極と個々に接続されている複数のスイッチング
素子 Ｂ：各スイッチング素子を開閉する複数のゲート素子 Ｃ：シリアルデータから成る印画データをパラレルデー
タに変換するシフトレジスタ Ｄ：発熱抵抗体を予め所定数ｎ（但しｎは自然数）毎の
グループに区分し、各グループの発熱抵抗体に対応する
ｎ個のゲート素子を共通接続し、外部からのストローブ
信号によりシフトレジスタからの出力を開閉する駆動ゲ
ート素子 Ｅ：複数のゲート素子を共通接続するｎ個の選択ゲート
素子 Ｆ：奇数番目の各グループの最端部から数えて１番目の
発熱抵抗体に対応するゲート素子が１番目の選択ゲート
素子に共通接続され、２番目の発熱抵抗体に対応するゲ
ート素子が２番目の選択ゲート素子に共通接続され、順
次ｎ番目の発熱抵抗体に対応するゲート素子がｎ番目の
選択ゲート素子に共通接続され、かつ偶数番目の各グル
ープの最端部から数えてｎ番目の発熱抵抗体に対応する
ゲート素子が１番目の選択ゲート素子に共通接続され、
（ｎ−１）番目の発熱抵抗体に対応するゲート素子が２
番目の選択ゲート素子に共通接続され、順次１番目の発
熱抵抗体に対応するゲート素子がｎ番目の選択ゲート素
子に共通接続され、駆動ゲート素子からシフトレジスタ
からのデータが出力されているとき、外部からの選択信
号によって所定の選択ゲート素子を駆動し、その選択ゲ
ート素子に共通接続されたゲート素子を駆動する選択制
御手段。

【００２３】請求項２の発明によれば、電気絶縁性樹脂
基板上の一部領域に無機材料から成る薄膜を形成し、該
薄膜上に複数の発熱抵抗体と、複数の発熱抵抗体のそれ
ぞれ一方端に接続された個別電極群と、複数の発熱抵抗
体の他方端を共通に接続して成る共通電極とを設けると
ともに、その他の領域に、複数の発熱抵抗体の発熱を制
御すべく前記Ａ〜Ｆの素子もしくは手段を有する駆動回
路素子をフェイスダウンボンディングにより複数個配設
し、且つ前記電気絶縁性樹脂基板を放熱板上に設けて成
るサーマルヘッドが提供される。

【００２４】

【作用】請求項１及び請求項２の各サーマルヘッドは、
駆動回路の簡略化に伴って、上記Ａ〜Ｆの素子もしくは
手段を有する駆動回路素子を従来に比べて少ない個数搭
載すればよく（例えば従来Ａ４の長尺寸法で２７個であ
ったが、７個にまで減少できた）、これにより、製造コ
ストの低減化が図られた。しかも、駆動回路素子の搭載
時間が短くなって、製造コストが低減でき、具体的には
１個の駆動回路素子にＮ倍の素子を設けた場合には、そ
の搭載時間は約１／Ｎとなる。

【００２５】更に本発明のサーマルヘッドの構成であれ
ば、駆動回路素子の搭載数が少なくなっているので、フ
ェイスダウンボンディングにより配設するに当たって、
その搭載用基板に剛体のセラミック基板を用いる必要が
なく、これにより、その他の基板、即ち請求項１の配線
基板や請求項２の電気絶縁性樹脂基板の上にハンダ溶着
のフェイスダウンボンディングにより駆動回路素子を搭
載しても、その熱応力の影響が顕著に小さくなり、実用
上その基板の熱膨張による歪曲が問題ないことを知見し
た。

【００２６】本発明は上記知見により完成されたもので
あり、請求項１においては、駆動回路の簡略化に伴う製
造コストの低減化とともに、配線基板の上に駆動回路素
子をハンダ溶着のフェイスダウンボンディングにより搭
載して、高密度配線ができ、しかも、この配線基板にお
いては、その配線を電解メッキにより形成することがで
きるので、無電解メッキに比べて著しく密着強度を高め
ることができる。

【００２７】また、請求項２においても、製造コストの
低減化とともに、電気絶縁性樹脂基板の上に駆動回路素
子をハンダ溶着のフェイスダウンボンディングにより搭
載して、高密度配線ができ、しかも、この電気絶縁性樹
脂基板においては、その配線を電解メッキにより形成す
ることができるので、無電解メッキに比べて著しく密着
強度を高めることができる。

【００２８】

【実施例】

（例１）本実施例のサーマルヘッド１２の構成を図１と
図２により、このサーマルヘッド１２を動作させるため
の回路を図３〜図１０により説明する。尚、この駆動回
路は本発明者が特願平５−２４５４６６号により既に提
案した通りのものである。

【００２９】先ず図１にサーマルヘッド１２の平面概略
図（一部等価回路図により示す）であり、図２はその横
断面図であって、アルミニウム等の熱伝導性の高い金属
から成る放熱板１３の上にアルミナなどの電気絶縁性セ
ラミック基板１４と、配線基板であるプリント基板１５
とを並設している。このセラミック基板１４の上にガラ
スからなる蓄熱層１６を形成し、更にＴａＮ等からなる
抵抗体膜と、Ａｌなどからなる電極層とを順次形成した
後、フォトリソグラフィーによって共通電極１７と、発
熱抵抗体１８と、個別電極１９とを形成する。プリント
基板１５の上にはドライバーＩＣ２０を搭載し、それを
フェイスダウンにより半田バンプ２１を介して固定する
とともに、電気的に導通させている。

【００３０】上記共通電極１７と個別電極１９は異方性
導電膜２２を介してプリント基板１５の配線２３と電気
的に接続され、そして、更にスルーホール２４を介して
ドライバーＩＣ２０と電気的に接続される。また、ドラ
イバーＩＣ２０は配線２５とも接続されており、その端
に設けた端子電極２６により外部と電気的に接続され
る。２７は配線２３、２５の上に被覆した樹脂層であ
る。

【００３１】上記配線２３、２５は、例えばＣｕ箔等の
電気抵抗の低い金属箔によって電解メッキにより形成さ
れており、また、その厚みが２０〜１００μ程度になる
ように厚い箔で構成することができる。したがって、こ
の配線２３の線幅を１０〜３０μのきわめて細い幅で形
成できるとともに、高精度の配線パターンとなり、加え
て、その配線抵抗が低くできた。

【００３２】以下、本発明のサーマルヘッドの電気的構
成およびその駆動方法を図３〜図１０により説明する。
尚、これら各図は、特願平５−２４５４６６号にて詳述
した通りである。

【００３３】図３は本例サーマルヘッドの電気的構成を
示す回路図であり、このサーマルヘッドは線状に配列さ
れる多数の発熱抵抗体Ｒ１〜Ｒ２０４８と、複数のドラ
イバーＩＣ２０で構成され、２５６個の発熱抵抗体の個
別電極１９が一つのドライバーＩＣ２０に接続されると
ともに、すべての発熱抵抗体Ｒ１〜Ｒ２０４８は共通電
極ＶＨに接続されている。また、これら発熱抵抗体Ｒ１
〜Ｒ２０４８はブロックＢ１とブロックＢ２に分割さ
れ、それに対応するストローブ信号ＳＴＢ１とＳＴＢ２
とによって選択駆動される。即ち、ブロックＢ１のドラ
イバーＩＣ２０にはストローブ信号ＳＴＢ１が入力さ
れ、ブロックＢ２のドライバーＩＣ２０にはストローブ
信号ＳＴＢ２が入力される。また、各ドライバーＩＣ２
０には印画データＤＡＴＡ、選択信号ＳＥＬ１、ＳＥＬ
２、クロック信号ＣＬＫなどの各制御信号などが入力さ
れる。

【００３４】図４はドライバーＩＣ２０の一例の電気的
構成を示す回路図であり、このドライバーＩＣ２０はシ
リアルデータから成る印画信号ＤＩを外部からのクロッ
ク信号ＣＬＫに同期して転送することにより所定ビット
数毎にパラレルデータに変換して出力するシフトレジス
タＳＲ１〜ＳＲ６４と、ストローブ信号ＳＴＢ（ストロ
ーブ信号ＳＴＢ１及びストローブ信号ＳＴＢ２の総称）
が入力されているとき、シフトレジスタＳＲ１〜ＳＲ６
４からのデータを出力する駆動ゲートＧ１〜Ｇ６４とを
有している。

【００３５】各駆動ゲートＧ１〜Ｇ６４には、各発熱抵
抗体を駆動するためのゲート素子Ｓ１〜Ｓ２５６が４個
ずつ並列に接続され、例えば駆動ゲートＧ１にはゲート
素子Ｓ１〜Ｓ４が接続されている。各駆動ゲートＧ１〜
Ｇ６４に接続された４個の各ゲート素子Ｓ（ゲート素子
Ｓ１〜Ｓ２５６の総称）は、選択ゲート素子ＳＬ１〜Ｓ
Ｌ４にそれぞれ共通接続され、この選択ゲート素子ＳＬ
１〜ＳＬ４と前述の駆動ゲートＧ１〜Ｇ６４とによって
選択され、その出力は開閉される。また、この選択ゲー
ト素子ＳＬ１〜ＳＬ４は、選択信号ＳＬ１、ＳＬ２の出
力レベル（ハイレベル又はローレベル）の組合せによっ
て選択され、駆動される。

【００３６】ゲート素子Ｓ１〜Ｓ２５６は、スイッチン
グ素子Ｔ１〜Ｔ２５６に接続され、スイッチング素子Ｔ
１〜Ｔ２５６を制御することによって、出力パッドＤ１
〜Ｄ２５６を介して各発熱抵抗体Ｒ１〜Ｒ２５６に流れ
る電流を制御する。各発熱抵抗体の順番とゲート素子の
番号は対応しており、例えば最端部から数えてｋ番目
（ｋは自然数）の発熱抵抗体は図４に示されるゲート素
子ＳＬＫに接続されている。

【００３７】また、４個の発熱抵抗体を一つのグループ
として区分し、隣接する奇数番目と偶数番目の各グルー
プにおいて、奇数番目のグループに発熱抵抗体に対応す
る選択ゲート素子Ｓの配列において、ゲート素子の番号
が昇順となっており、偶数番目のグループの発熱抵抗体
に対応する選択ゲート素子Ｓの配列において、ゲート素
子の番号が降順となっている。

【００３８】ここで、各グループのゲート素子Ｓは、配
列順に選択ゲート素子ＳＬ１〜ＳＬ４に共通接続され、
例えばゲート素子Ｓ１とゲート素子Ｓ８が一番目の選択
ゲート素子ＳＬ１に、ゲート素子Ｓ２とゲート素子Ｓ７
が２番目の選択ゲート素子ＳＬ２に、ゲート素子Ｓ３と
ゲート素子Ｓ６が３番目の選択ゲート素子ＳＬ３に、ゲ
ート素子Ｓ４とゲート素子Ｓ５が４番目の選択ゲート素
子ＳＬ４に共通接続されている。

【００３９】更に、このドライバーＩＣ２０では、ラッ
チ回路を設けない代わりに、クロックゲートＣＧを設
け、ストローブ信号ＳＴＢが活性状態（ローレベル）の
とき、クロック信号ＣＬＫの入力が阻止されるので、ス
トローブ信号ＳＴＢによって一方のブロックの印画が行
われているとき、他方のブロックに印画データを入力す
ることができる。

【００４０】以上の通り、このドライバーＩＣ２０は、
ラッチ回路を設ける必要がなく、複数の発熱抵抗体が一
つのシフトレジスタに共通接続されているので、シフト
レジスタの数を大幅に削減することができ、これによ
り、このドライバーＩＣ２０の回路規模を大幅に縮小す
ることができる。

【００４１】次に、図４のドライバーＩＣ２０が搭載さ
れたサーマルヘッドの動作について、図５のタイムチャ
ートを参照しながら説明する。ブロックＢ１及びブロッ
クＢ２では、それぞれ４分割で１ライン分の印画を行
い、各ブロック合わせて、即ち８分割で１ライン分の印
画を行う。ここで、ブロックＢ１の発熱抵抗体とブロッ
クＢ２の発熱抵抗体は、ストローブ信号ＳＴＢに同期し
て交互に印画を行い、印画データＤ１、Ｄ３、Ｄ５、Ｄ
７はブロックＢ１の印画データであり、印画データＤ
２、Ｄ４、Ｄ６、Ｄ８はブロックＢ２の印画データであ
る。また、印画データＤ１、Ｄ２は、選択ゲートＳＬ１
によって選択される発熱抵抗体の印画データであり、印
画データＤ３、Ｄ４は、選択ゲートＳＬ２によって選択
される発熱抵抗体の印画データであり、印画データＤ
５、Ｄ６は、選択ゲートＳＬ３によって選択される発熱
抵抗体の印画データであり、印画データＤ７、Ｄ８は、
選択ゲートＳＬ４によって選択される発熱抵抗体の印画
データである。クロック信号ＣＬＫは、全ての発熱抵抗
体に対応するデータＤＡＴＡ数毎出力され、そのクロッ
ク信号に同期して印画データＤ１〜Ｄ８が出力される。

【００４２】図６は図５で示される各印画データＤ１〜
Ｄ８のタイミングチャートを示し、１ライン分のデータ
が全て印画データの場合のタイミングチャートである。
印画データＤ１は、ブロックＢ１における８ｎ＋１番目
（ｎは自然数）、８（ｎ＋１）番目の発熱抵抗体に対応
する印画データであり、印画データＤ３は、８ｎ＋２番
目、８ｎ＋７番目の発熱抵抗体に対応する印画データで
あり、印画データＤ５は、８ｎ＋３番目、８ｎ＋６番目
の発熱抵抗体に対応する印画データであり、印画データ
Ｄ７は、８ｎ＋４番目、８ｎ＋５番目の発熱抵抗体に対
応する印画データである。

【００４３】また、印画データＤ２は、ブロックＢ２に
おける８ｍ＋１番目（ｍは自然数）、８（ｍ＋１）番目
の発熱抵抗体に対応する印画データであり、印画データ
Ｄ４は、８ｍ＋２番目、８ｍ＋７番目の発熱抵抗体に対
応する印画データであり、印画データＤ６は、８ｍ＋３
番目、８ｍ＋６番目の発熱抵抗体に対応する印画データ
であり、印画データＤ８は、８ｍ＋４番目、８ｍ＋５番
目の発熱抵抗体に対応する印画データである。

【００４４】図７は図３で示されるサーマルヘッドにお
いて図６で示されるタイミングチャートに基づいて印画
を行った場合のブロックＢ１及びブロックＢ２の印画画
像である。ブロックＢ１では、印画データＤ１による印
画に続いて、印画データＤ３、印画データＤ５、印画デ
ータＤ７による印画が紙送り方向に順次行われる。ブロ
ックＢ２では、印画データＤ２による印画に続いて、印
画データＤ４、印画データＤ６、印画データＤ８による
印画が、前述のブロックＢ１の印画と交互に記録媒体の
搬送方向に順次行われる。

【００４５】したがって、図７に示されるように蛇行し
た形状のラインの印画画像が得られる。この印画画像
は、各ラインの印画において、印画ドットが平均して離
間しているので、部分的にスジ、かすれなどが発生する
ことはない。また、実際には記録媒体の搬送方向の発熱
抵抗体の長さは図７に示した長さより充分に長いので、
隣合う印画ドットの隙間はほとんどなく、連続したライ
ンとして印画すことができる。

【００４６】図８は図３に示されるサーマルヘッドを他
の駆動方法で駆動した場合のタイミングチャートであ
る。図７で示される駆動方法が図５において説明した駆
動方法と異なる点は、選択ゲート素子ＳＬ１〜ＳＬ４に
よって選択される発熱抵抗体に対応する印画データを入
力する手段として、印画すべき印画データを予め加工す
る代わりに、発熱抵抗体の順番に対応するすべての印画
データをそのままシリアルデータとして入力している。

【００４７】次にその印画データのうち、選択ゲート素
子ＳＬ１〜ＳＬ４によって選択される発熱抵抗体に対応
する印画データに同期するクロック信号ＣＬＫのみを入
力し、即ち連続する印画データからの必要とする印画す
べき印画データを選択してシフトレジスタに格納する。
したがって、図８で示される印画データＤは、全て発熱
抵抗体の順番に対応して出力されるデータであり、クロ
ック信号ＣＫ１〜ＣＫ８は、印画すべき印画データの同
期して出力される。なお、ストローブ信号ＳＴＢ１、Ｓ
ＴＢ２、選択信号ＳＥＬ１、ＳＥＬ２及び選択ゲート素
子ＳＬ１〜ＳＬ４の出力タイミングは、図５で示される
出力タイミングと同一なので、説明は省略する。

【００４８】クロック信号ＣＫ１、ＣＫ３、ＣＫ５、Ｃ
Ｋ７は図９で示されるように、ブロックＢ１のデータＤ
Ｂ１のなかの印画すべき印画データに同期して出力さ
れ、クロック信号ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８は、
ブロックＢ２のデータＤＢ２のなかの印画すべき印画デ
ータに同期して出力される。

【００４９】図１０はクロック信号ＣＫ１〜ＣＫ８の出
力タイミングを示すタイミングチャートである。クロッ
ク信号ＣＫ１、ＣＫ２は各ブロックの最初の印画データ
から８ｎ＋１（ｎは自然数）番目、８（ｎ＋１）番目の
印画データに同期して出力され、クロック信号ＣＫ３、
ＣＫ４は各ブロックの最初の印画データから８ｎ＋２番
目、８ｎ＋７番目の印画データに同期して出力され、ク
ロック信号ＣＫ５、ＣＫ６は各ブロックの最初の印画デ
ータから８ｎ＋３番目、８ｎ＋６番目の印画データに同
期して出力され、クロック信号ＣＫ７、ＣＫ８は各ブロ
ックの最初の印画データから８ｎ＋４番目、８ｎ＋５番
目の印画データに同期して出力される。図３で示される
サーマルヘッドにおいて、図８で示されるタイミングチ
ャートに基づいて印画を行った場合も、図７で示される
印画画像が得られる。

【００５０】かくして上記構成のサーマルヘッド１２に
よれば、ドライバーＩＣを従来の２７個に比べて７個
（あるいは図示のように８個）にまで少なくすることが
でき、これにより、製造コストの低減できた。しかも、
ドライバーＩＣ２０の搭載数が少なくなっているので、
フェイスダウンボンディングにより配設するに当たっ
て、その搭載用基板にプリント基板１５を用いても、そ
の熱応力の影響が顕著に小さくなり、実用上その基板の
熱膨張による歪曲が問題なくなった。したがって、この
プリント基板１５の上にドライバーＩＣ２０をハンダ溶
着のフェイスダウンボンディングにより搭載しても高密
度配線ができ、しかも、このプリント基板１５において
は、その配線を電解メッキにより形成することができる
ので、無電解メッキに比べて著しく密着強度を高めるこ
とができた。

【００５１】（例２）本例のサーマルヘッド１２ａは、
（例１）のサーマルヘド１２と異なって、図１１に示す
ように共通電極１７や個別電極１９とがＦＰＣ２８を介
してプリント基板１５の配線２３と電気的に接続され
る。尚、２９は異方性導電膜である。

【００５２】上記構成のを介してドライバーＩＣ２０と
電気的に接続される。これに対して、本例のサーマルヘ
ッド１２ａについても（例１）のサーマルヘド１と同様
な作用効果を有する。

【００５３】（例３）本実施例のサーマルヘッド１２ｂ
の構成を図１２と図１３により説明する。図１２にサー
マルヘッド１２ｂの平面概略図（一部等価回路図により
示す）であり、図１３はその横断面図であって、アルミ
ニウム等の熱伝導性の高い金属から成る放熱板１３の上
にガラスエポキシなどの電気絶縁性樹脂基板３０を搭載
し、その樹脂基板３０に一部領域にＳｉＮやＳＩＡＬＯ
ＮやＳｉＯなどの無機材料から成る耐熱性の薄膜３１を
１〜７μｍの厚みで形成している。この薄膜３１の上に
ＴａＮ等からなる抵抗体膜と、Ａｌなどからなる電極層
とを順次形成した後、フォトリソグラフィーによって共
通電極１７と、発熱抵抗体１８と、個別電極１９とを形
成する。電気絶縁性樹脂基板３０の薄膜３１が形成され
ていない領域においては、ドライバーＩＣ２０を搭載
し、それをフェイスダウンにより半田バンプ２１を介し
て固定するとともに、電気的に導通させている。

【００５４】上記共通電極１７と個別電極１９は電気絶
縁性樹脂基板３０の配線２３と電気的に接続され、ドラ
イバーＩＣ２０と電気的に接続される。また、ドライバ
ーＩＣ２０は配線２５とも接続されており、その端に設
けた端子電極２６により外部と電気的に接続される。２
７は配線２３、２５の上に被覆した樹脂層である。

【００５５】上記配線２３、２５は、例えばＣｕ箔等の
電気抵抗の低い金属箔によって電解メッキにより形成さ
れており、また、その厚みが２０〜１００μ程度になる
ように厚い箔で構成することができる。したがって、こ
の配線２３の線幅を１０〜３０μのきわめて細い幅で形
成できるとともに、高精度の配線パターンとなり、加え
て、その配線抵抗が低くできた。

【００５６】かくして上記構成のサーマルヘッド１２ｂ
によれば、ドライバーＩＣを従来の２７個に比べて７個
（あるいは図示のように８個）にまで少なくすることが
でき、製造コストの低減できた。しかも、ドライバーＩ
Ｃ２０の搭載数が少なくなっているので、フェイスダウ
ンボンディングにより配設するに当たって、その搭載用
基板に電気絶縁性樹脂基板３０を用いても、その熱応力
の影響が顕著に小さくなり、実用上その基板の熱膨張に
よる歪曲が問題なくなった。したがって、この樹脂基板
３０の上にドライバーＩＣ２０をハンダ溶着のフェイス
ダウンボンディングにより搭載しても高密度配線がで
き、しかも、この樹脂基板３０においては、その配線を
電解メッキにより形成することができるので、無電解メ
ッキに比べて著しく密着強度を高めることができた。

【００５７】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲内で種々の変
更や改善等は何ら差し支えない。例えば、図３〜図１０
により説明した電気的構成およびその駆動方法以外に、
特願平５−２４５４６６号にて提案されている他の駆動
回路を採用してもよい。

【００５８】

【発明の効果】以上の通り、本発明の各サーマルヘッド
は、駆動回路の簡略化に伴って、駆動回路素子の搭載個
数が少なくすることができ、しかも、駆動回路素子の搭
載時間が短くなって、これにより、製造コストの低減化
が達成できた。

【００５９】更に本発明のサーマルヘッドは、駆動回路
素子の搭載用基板に剛体のセラミック基板を用いる必要
がなく、これにより、その他の基板、即ち配線基板や電
気絶縁性樹脂基板の上にハンダ溶着のフェイスダウンボ
ンディングにより駆動回路素子を搭載しても、その熱応
力の影響が顕著に小さくなり、実用上その基板の熱膨張
による歪曲が問題なく、そのため、高密度配線ができ、
しかも、その配線を電解メッキにより形成することがで
きるので、無電解メッキに比べて著しく密着強度を高め
ることができ、その結果、高性能且つ高信頼性のサーマ
ルヘッドが提供できた。

【図面の簡単な説明】

【図１】実施例のサーマルヘッドの平面概略図である。

【図２】実施例のサーマルヘッドの横断面図である。

【図３】サーマルヘッドの電気的構成を示す回路図であ
る。

【図４】ドライバーＩＣ２０の電気的構成を示す回路図
である。

【図５】サーマルヘッドの駆動方法を説明するためのタ
イムチャートである。

【図６】図５で示す印画データＤ１〜Ｄ８の内容を示す
タイムチャートである。

【図７】図３で示されるサーマルヘッドによって得られ
る印画画像である。

【図８】図３で示されるサーマルヘッドの他の駆動方法
を説明するためのタイムチャートである。

【図９】図８で示されるクロック信号ＣＫ１〜ＣＫ８の
内容を示すタイムチャートである。

【図１０】図８で示されるクロック信号ＣＫ１〜ＣＫ８
の内容を示すタイムチャートである。

【図１１】他の実施例のサーマルヘッドの要部横断面図
である。

【図１２】他の実施例のサーマルヘッドの平面概略図で
ある。

【図１３】他の実施例のサーマルヘッドの横断面図であ
る。

【図１４】図１４は従来のサーマルヘッドの外観図であ
る。

【図１５】図１５は従来のサーマルヘッドの電気的構成
を示す図である。

【図１６】図１６は従来のサーマルヘッドに搭載するド
ライバーＩＣの回路図である。

【図１７】図１７は従来のサーマルヘッドに搭載するド
ライバーＩＣの動作を示すタイミグチャートである。

【符号の説明】

１２、１２ａ、１２ｂサーマルヘッド １３ 放熱板 １４ 電気絶縁性セラミック基板 １５ プリント基板 １７ 共通電極 １８ 発熱抵抗体 １９ 個別電極 ２０ ドライバーＩＣ ２８ ＦＰＣ ３０ 電気絶縁性樹脂基板 ３１ 薄膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の発熱抵抗体と、複数の発熱抵抗体
   のそれぞれ一方端に接続された個別電極群と、複数の発
   熱抵抗体の他方端を共通に接続して成る共通電極とを設
   けたセラミック基板を放熱板上に設けるとともに、複数
   の発熱抵抗体の発熱を制御すべく下記Ａ〜Ｆの素子もし
   くは手段を有する駆動回路素子を複数個フェイスダウン
   ボンディングにより搭載した配線基板を並設させて成る
   サーマルヘッド。 Ａ：各発熱抵抗体に流れる電流を制御すべく個別電極と
   個々に接続されている複数のスイッチング素子 Ｂ：各スイッチング素子を開閉する複数のゲート素子 Ｃ：シリアルデータから成る印画データをパラレルデー
   タに変換するシフトレジスタ Ｄ：発熱抵抗体を予め所定数ｎ（但しｎは自然数）毎の
   グループに区分し、各グループの発熱抵抗体に対応する
   ｎ個のゲート素子を共通接続し、外部からのストローブ
   信号によりシフトレジスタからの出力を開閉する駆動ゲ
   ート素子 Ｅ：複数のゲート素子を共通接続するｎ個の選択ゲート
   素子 Ｆ：奇数番目の各グループの最端部から数えて１番目の
   発熱抵抗体に対応するゲート素子が１番目の選択ゲート
   素子に共通接続され、２番目の発熱抵抗体に対応するゲ
   ート素子が２番目の選択ゲート素子に共通接続され、順
   次ｎ番目の発熱抵抗体に対応するゲート素子がｎ番目の
   選択ゲート素子に共通接続され、かつ偶数番目の各グル
   ープの最端部から数えてｎ番目の発熱抵抗体に対応する
   ゲート素子が１番目の選択ゲート素子に共通接続され、
   （ｎ−１）番目の発熱抵抗体に対応するゲート素子が２
   番目の選択ゲート素子に共通接続され、順次１番目の発
   熱抵抗体に対応するゲート素子がｎ番目の選択ゲート素
   子に共通接続され、駆動ゲート素子からシフトレジスタ
   からのデータが出力されているとき、外部からの選択信
   号によって所定の選択ゲート素子を駆動し、その選択ゲ
   ート素子に共通接続されたゲート素子を駆動する選択制
   御手段
2. 【請求項２】 電気絶縁性樹脂基板上の一部領域に無機
   材料から成る薄膜を形成し、該薄膜上に複数の発熱抵抗
   体と、複数の発熱抵抗体のそれぞれ一方端に接続された
   個別電極群と、複数の発熱抵抗体の他方端を共通に接続
   して成る共通電極とを設けるとともに、その他の領域
   に、複数の発熱抵抗体の発熱を制御すべく下記Ａ〜Ｆの
   素子もしくは手段を有する駆動回路素子をフェイスダウ
   ンボンディングにより複数個配設し、且つ前記電気絶縁
   性樹脂基板を放熱板上に設けて成るサーマルヘッド。 Ａ：各発熱抵抗体に流れる電流を制御すべく個別電極と
   個々に接続されている複数のスイッチング素子 Ｂ：各スイッチング素子を開閉する複数のゲート素子 Ｃ：シリアルデータから成る印画データをパラレルデー
   タに変換するシフトレジスタ Ｄ：発熱抵抗体を予め所定数ｎ（但しｎは自然数）毎の
   グループに区分し、各グループの発熱抵抗体に対応する
   ｎ個のゲート素子を共通接続し、外部からのストローブ
   信号によりシフトレジスタからの出力を開閉する駆動ゲ
   ート素子 Ｅ：複数のゲート素子を共通接続するｎ個の選択ゲート
   素子 Ｆ：奇数番目の各グループの最端部から数えて１番目の
   発熱抵抗体に対応するゲート素子が１番目の選択ゲート
   素子に共通接続され、２番目の発熱抵抗体に対応するゲ
   ート素子が２番目の選択ゲート素子に共通接続され、順
   次ｎ番目の発熱抵抗体に対応するゲート素子がｎ番目の
   選択ゲート素子に共通接続され、かつ偶数番目の各グル
   ープの最端部から数えてｎ番目の発熱抵抗体に対応する
   ゲート素子が１番目の選択ゲート素子に共通接続され、
   （ｎ−１）番目の発熱抵抗体に対応するゲート素子が２
   番目の選択ゲート素子に共通接続され、順次１番目の発
   熱抵抗体に対応するゲート素子がｎ番目の選択ゲート素
   子に共通接続され、駆動ゲート素子からシフトレジスタ
   からのデータが出力されているとき、外部からの選択信
   号によって所定の選択ゲート素子を駆動し、その選択ゲ
   ート素子に共通接続されたゲート素子を駆動する選択制
   御手段