JP2740603B2 - 記録ヘッド駆動用半導体チップ及び記録ヘッド駆動装置 - Google Patents
記録ヘッド駆動用半導体チップ及び記録ヘッド駆動装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、ファクシミリやプリ
ンタ等の印字部として使用される記録ヘッド駆動用半導
体チップ及び記録ヘッド駆動装置に関するものである。
ンタ等の印字部として使用される記録ヘッド駆動用半導
体チップ及び記録ヘッド駆動装置に関するものである。
【０００２】
【従来の技術】図９は従来の３ドット分のサーマルヘッ
ドの記録ヘッド駆動装置を示す回路図である。図９で示
すように、サーマルヘッドはこの回路を所定のドット数
分有している。図９において、１は入力された現ライン
のデータをクロックに従ってシフトさせるシフトレジス
タであり、サーマルヘッドのドット数に応じた段数を有
している。１１ａ〜１１ｃはシフトレジスタ１のタップ
（Ｑ１〜Ｑ３）に現われるデータを取り込んで保持する
ラッチ回路、３１は３つのゲート信号ＧＡ，ＧＢ，ＧＣ
を発生するゲート信号発生部、４ａ〜４ｃ，８ａ〜８ｃ
はラッチ回路１１ａ〜１１ｃの出力およびゲート信号Ｇ
Ｂ，ＧＣを導入した反転論理積（ＮＡＮＤ）のナンドゲ
ート、５ａ〜５ｃは通電状態を示すパルス信号を出力す
る論理積（ＡＮＤ）のゲート回路、６ａ〜６ｃはパルス
信号に応じて発熱抵抗体７ａ〜７ｃ（記録ヘッド）を駆
動するダーリントントランジスタ（駆動素子）である。
１０ａ〜１０ｃはアンドゲートであり、２つの入力端子
が互いに隣接する各ラッチ回路１１ａ〜１１ｃのＱ１端
子に接続されている、９ａ〜９ｃはアナログスイッチで
あり、これがアンドゲート１０ａ〜１０ｃの出力信号を
受けて開となる。１０２は制御信号であって、あらかじ
め決められたパルス信号として、アナログスイッチ９ａ
〜９ｃに入力される。５２はアンドゲートとしてのゲー
ト回路、７は記録ヘッドとしての発熱抵抗体である。
ドの記録ヘッド駆動装置を示す回路図である。図９で示
すように、サーマルヘッドはこの回路を所定のドット数
分有している。図９において、１は入力された現ライン
のデータをクロックに従ってシフトさせるシフトレジス
タであり、サーマルヘッドのドット数に応じた段数を有
している。１１ａ〜１１ｃはシフトレジスタ１のタップ
（Ｑ１〜Ｑ３）に現われるデータを取り込んで保持する
ラッチ回路、３１は３つのゲート信号ＧＡ，ＧＢ，ＧＣ
を発生するゲート信号発生部、４ａ〜４ｃ，８ａ〜８ｃ
はラッチ回路１１ａ〜１１ｃの出力およびゲート信号Ｇ
Ｂ，ＧＣを導入した反転論理積（ＮＡＮＤ）のナンドゲ
ート、５ａ〜５ｃは通電状態を示すパルス信号を出力す
る論理積（ＡＮＤ）のゲート回路、６ａ〜６ｃはパルス
信号に応じて発熱抵抗体７ａ〜７ｃ（記録ヘッド）を駆
動するダーリントントランジスタ（駆動素子）である。
１０ａ〜１０ｃはアンドゲートであり、２つの入力端子
が互いに隣接する各ラッチ回路１１ａ〜１１ｃのＱ１端
子に接続されている、９ａ〜９ｃはアナログスイッチで
あり、これがアンドゲート１０ａ〜１０ｃの出力信号を
受けて開となる。１０２は制御信号であって、あらかじ
め決められたパルス信号として、アナログスイッチ９ａ
〜９ｃに入力される。５２はアンドゲートとしてのゲー
ト回路、７は記録ヘッドとしての発熱抵抗体である。
【０００３】次にこの従来例の動作について説明する。
ラッチ回路１１ａ〜１１ｃは従来の場合と同様に、外部
入力されたラッチ信号に従ってシフトレジスタ１から順
次データを取り込む。これによって、前ラインの記録情
報（過去）がＱ２端子に、前々ラインの記録情報（その
また過去）がＱ３端子に、それぞれ出力される。また、
現ラインの記録情報（現在）は各ラッチ回路１１ａ〜１
１ｃのＱ１端子に出力されるが、隣接するドットの、す
なわち隣接する各ラッチ回路のＱ１端子の記録情報がそ
れぞれのアンドゲート１０ａ〜１０ｃに入力される。一
方、図１０に示すように、ラッチ回路１１ａ〜１１ｃの
ラッチ信号の入力タイミング（図１０の（Ｃ））で、制
御信号１０２（図１０の（Ｋ））が各アナログスイッチ
９ａ〜９ｃに入力され、上記アンドゲート１０ａ〜１０
ｃの出力を受けてアナログスイッチ９ａ〜９ｃがオンに
なると、その制御信号がゲート回路５ａ〜５ｃに入力さ
れる。この場合において、制御信号１０２の通電時間
は、図１０に示すようにゲート信号発生部３１のゲート
信号ＧＡ（図１０の（Ｄ））より、若干短く設定してお
く。そこで、いずれかのアンドゲート１０ａ〜１０ｃの
入力、すなわち隣接する一組のラッチ回路１１ａ〜１１
ｃのＱ１端子の出力信号が共に“Ｈ”の場合には、その
アンドゲート１０ａ〜１０ｃに接続されたアナログスイ
ッチ９ａ〜９ｃは閉じられ、制御信号１０２がゲート回
路５ａ〜５ｃに入力される。これに対し、隣接するラッ
チ回路１１ａ，１１ｃの各Ｑ１端子の片方、または両方
が“Ｌ”の場合には、アナログスイッチ９ａ〜９ｃはオ
フとなり、制御信号１０２はゲート回路５ａ〜５ｃに入
力されず、従って、ゲート回路５ａ〜５ｃのゲート入力
はハイインピーダンスとなっている。この結果、ゲート
回路５ａ〜５ｃの出力は図１０の（Ｇ）〜（Ｊ）とな
る。ここで、（Ｇ）〜（Ｊ）のＱ１〜Ｑ３は、ラッチ回
路１１ａ〜１１ｃの出力状態を示している。また、
（Ｅ），（Ｆ）のＧＢ，ＧＣはゲート信号発生部の出力
信号（ＧＢ，ＧＣ）、（Ａ）はクロック信号、（Ｂ）は
データである。
ラッチ回路１１ａ〜１１ｃは従来の場合と同様に、外部
入力されたラッチ信号に従ってシフトレジスタ１から順
次データを取り込む。これによって、前ラインの記録情
報（過去）がＱ２端子に、前々ラインの記録情報（その
また過去）がＱ３端子に、それぞれ出力される。また、
現ラインの記録情報（現在）は各ラッチ回路１１ａ〜１
１ｃのＱ１端子に出力されるが、隣接するドットの、す
なわち隣接する各ラッチ回路のＱ１端子の記録情報がそ
れぞれのアンドゲート１０ａ〜１０ｃに入力される。一
方、図１０に示すように、ラッチ回路１１ａ〜１１ｃの
ラッチ信号の入力タイミング（図１０の（Ｃ））で、制
御信号１０２（図１０の（Ｋ））が各アナログスイッチ
９ａ〜９ｃに入力され、上記アンドゲート１０ａ〜１０
ｃの出力を受けてアナログスイッチ９ａ〜９ｃがオンに
なると、その制御信号がゲート回路５ａ〜５ｃに入力さ
れる。この場合において、制御信号１０２の通電時間
は、図１０に示すようにゲート信号発生部３１のゲート
信号ＧＡ（図１０の（Ｄ））より、若干短く設定してお
く。そこで、いずれかのアンドゲート１０ａ〜１０ｃの
入力、すなわち隣接する一組のラッチ回路１１ａ〜１１
ｃのＱ１端子の出力信号が共に“Ｈ”の場合には、その
アンドゲート１０ａ〜１０ｃに接続されたアナログスイ
ッチ９ａ〜９ｃは閉じられ、制御信号１０２がゲート回
路５ａ〜５ｃに入力される。これに対し、隣接するラッ
チ回路１１ａ，１１ｃの各Ｑ１端子の片方、または両方
が“Ｌ”の場合には、アナログスイッチ９ａ〜９ｃはオ
フとなり、制御信号１０２はゲート回路５ａ〜５ｃに入
力されず、従って、ゲート回路５ａ〜５ｃのゲート入力
はハイインピーダンスとなっている。この結果、ゲート
回路５ａ〜５ｃの出力は図１０の（Ｇ）〜（Ｊ）とな
る。ここで、（Ｇ）〜（Ｊ）のＱ１〜Ｑ３は、ラッチ回
路１１ａ〜１１ｃの出力状態を示している。また、
（Ｅ），（Ｆ）のＧＢ，ＧＣはゲート信号発生部の出力
信号（ＧＢ，ＧＣ）、（Ａ）はクロック信号、（Ｂ）は
データである。
【０００４】図１１は隣接する発熱抵抗体が発熱した場
合の表面温度を示したものである。今、隣接する発熱抵
抗体を、図１１（Ａ）に示すように、７０ａ，７０ｂ，
７０ｃとして一定条件下で各発熱抵抗体７０ａ，７０
ｂ，７０ｃを選択的に駆動させる。例えば、発熱抵抗体
７０ｂが発熱し、これに隣接した発熱抵抗体７０ａ，７
０ｃが発熱しない場合は、図１１（Ｂ）に示すように２
５０℃であるのに対して、隣接のそれが発熱した場合
は、図１１（Ｄ）に示すように２８０℃となる。さら
に、発熱抵抗体７０ａまたは７０ｃの一方が発熱しない
場合は、図１１（Ｃ）に示すように、２６５℃となる。
従って、上記制御信号の通電時間で決まるエネルギーを
各発熱抵抗体７０ａ，７０ｂ，７０ｃに供給することに
よって、隣接するものどうしの発熱による相対的な影響
を補正して印字でき、高精度の熱履歴制御によるバラン
スのとれた印字濃度が得られることになる。図１２は従
来の記録ヘッド駆動装置を半導体チップに搭載した場合
の、各入出力信号用パッドの位置を示している。図１２
において、３０は出力パッド部、３１は半導体チップで
ある。出力パッド３０は記録ヘッドに印字情報を出力す
るためのパッドであり、ＧＮＤ、１０２、ＧＡ、ＧＢ、
ＧＣ、ラッチ信号、データ、クロック、電源は他回路と
の入出力信号用パッドである。従来の半導体チップにお
けるパッドの位置は、半導体チップ３１の互いに相対す
る位置に一列に並べて設けられていた。
合の表面温度を示したものである。今、隣接する発熱抵
抗体を、図１１（Ａ）に示すように、７０ａ，７０ｂ，
７０ｃとして一定条件下で各発熱抵抗体７０ａ，７０
ｂ，７０ｃを選択的に駆動させる。例えば、発熱抵抗体
７０ｂが発熱し、これに隣接した発熱抵抗体７０ａ，７
０ｃが発熱しない場合は、図１１（Ｂ）に示すように２
５０℃であるのに対して、隣接のそれが発熱した場合
は、図１１（Ｄ）に示すように２８０℃となる。さら
に、発熱抵抗体７０ａまたは７０ｃの一方が発熱しない
場合は、図１１（Ｃ）に示すように、２６５℃となる。
従って、上記制御信号の通電時間で決まるエネルギーを
各発熱抵抗体７０ａ，７０ｂ，７０ｃに供給することに
よって、隣接するものどうしの発熱による相対的な影響
を補正して印字でき、高精度の熱履歴制御によるバラン
スのとれた印字濃度が得られることになる。図１２は従
来の記録ヘッド駆動装置を半導体チップに搭載した場合
の、各入出力信号用パッドの位置を示している。図１２
において、３０は出力パッド部、３１は半導体チップで
ある。出力パッド３０は記録ヘッドに印字情報を出力す
るためのパッドであり、ＧＮＤ、１０２、ＧＡ、ＧＢ、
ＧＣ、ラッチ信号、データ、クロック、電源は他回路と
の入出力信号用パッドである。従来の半導体チップにお
けるパッドの位置は、半導体チップ３１の互いに相対す
る位置に一列に並べて設けられていた。
【０００５】このように、図１２における半導体チップ
３１に、発熱抵抗体を駆動させる出力パッド３０を一端
に列状に配置し、電源やグランド（ＧＮＤ）を含む入出
力信号パッドを他端に配置する。半導体チップ３１は通
常複数個配列されるが、これら半導体チップは、セラミ
ック基板やガラス基板等に設置されるため、パターンの
製作精度が高い。一方、出力パッド３０は同一基板又
は、半導体チップがパターン製作精度の悪い、例えばＰ
ＣＢ（プリント配線板）基板に設置されても、上記セラ
ミック基板やガラス基板であれば、対応するパッドは精
度よく製作できる。従って出力パッドは半導体チップ上
でも高密度に設置できる。但し、入出力信号パッド等
は、信号線の総数も出力パッド数に比べて数は少ないた
め、低密度で設置される。
３１に、発熱抵抗体を駆動させる出力パッド３０を一端
に列状に配置し、電源やグランド（ＧＮＤ）を含む入出
力信号パッドを他端に配置する。半導体チップ３１は通
常複数個配列されるが、これら半導体チップは、セラミ
ック基板やガラス基板等に設置されるため、パターンの
製作精度が高い。一方、出力パッド３０は同一基板又
は、半導体チップがパターン製作精度の悪い、例えばＰ
ＣＢ（プリント配線板）基板に設置されても、上記セラ
ミック基板やガラス基板であれば、対応するパッドは精
度よく製作できる。従って出力パッドは半導体チップ上
でも高密度に設置できる。但し、入出力信号パッド等
は、信号線の総数も出力パッド数に比べて数は少ないた
め、低密度で設置される。
【０００６】
【発明が解決しようとする課題】従来の記録ヘッド駆動
装置は、以上のように構成されているので、記録ヘッド
の印字履歴制御を厳密に行おうとする場合には、ラッチ
回路１１ａの出力Ｑ１の隣接データは、構成する回路の
両端では片方しかない（アンドゲート１０ａの入力はラ
ッチ回路１１ｂの出力Ｑ１のみ）。このため、構成する
回路を複数個並べた場合、構成する回路単位ごとに境界
に位置する発熱抵抗体７ａは，他の部分とは異なる熱制
御をされることになり、厳密な印字濃度制御を実現でき
ないという問題点があった。また、上記記録ヘッド駆動
装置を半導体チップ上に搭載して複数接続する場合、高
密度実装できないという問題点もある。
装置は、以上のように構成されているので、記録ヘッド
の印字履歴制御を厳密に行おうとする場合には、ラッチ
回路１１ａの出力Ｑ１の隣接データは、構成する回路の
両端では片方しかない（アンドゲート１０ａの入力はラ
ッチ回路１１ｂの出力Ｑ１のみ）。このため、構成する
回路を複数個並べた場合、構成する回路単位ごとに境界
に位置する発熱抵抗体７ａは，他の部分とは異なる熱制
御をされることになり、厳密な印字濃度制御を実現でき
ないという問題点があった。また、上記記録ヘッド駆動
装置を半導体チップ上に搭載して複数接続する場合、高
密度実装できないという問題点もある。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、構成する回路の単位ごとにそ
の境界部の発熱抵抗体で発生する印字濃度の制御に関す
る不都合を解消することができ、各記録ヘッドに最適な
印字エネルギーを与えることができ、記録ヘッドのドッ
トにおける印字濃度が一定で高精度、高画質の記録がで
き、また、半導体チップや基板のチップパッドやパター
ンパッドの配置位置を工夫して、高密度実装もできる記
録ヘッド駆動用半導体チップ及び記録ヘッド駆動装置を
得ることを目的とする。
るためになされたもので、構成する回路の単位ごとにそ
の境界部の発熱抵抗体で発生する印字濃度の制御に関す
る不都合を解消することができ、各記録ヘッドに最適な
印字エネルギーを与えることができ、記録ヘッドのドッ
トにおける印字濃度が一定で高精度、高画質の記録がで
き、また、半導体チップや基板のチップパッドやパター
ンパッドの配置位置を工夫して、高密度実装もできる記
録ヘッド駆動用半導体チップ及び記録ヘッド駆動装置を
得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る記録ヘッ
ド駆動用半導体チップは、図１で示すように、駆動対象
となるドットの現ラインの記録情報および以前のライン
のそのドットの各記録情報を保持するラッチ回路１１ａ
〜１１ｃと、記録ヘッドへの通電状態を示すパルス信号
を出力するゲート回路５ａ〜５ｃと、該ゲート回路に上
記ラッチ回路の各出力パターンに応じて、上記通電状態
に対応したパルス信号を出力させるゲート信号を出力す
るゲート信号発生部３１と、上記各ドットごとのラッチ
回路のうち、自ラッチ回路および隣接する他のラッチ回
路からの記録情報に応じて、上記記録ヘッドに対する通
電時間を制御する制御信号を上記ゲート回路に入力する
ゲート（オアゲート３ａ〜３ｃ等）を備えた記録ヘッド
駆動装置であって、隣接ビットの最初と最終ビットの情
報を外部入出力端子（ＬＤ１ＩＮ、ＬＤ６４ＯＵＴ等）
として設置した。また、上記入力端子には、プルダウン
抵抗又はプルアップ抵抗を挿入して設置した。更に、上
記外部入出力端子として、図５で示すように、半導体チ
ップ端部側面に設置した。また、上記半導体チップの半
導体チップパッドにおけるグランドパッドと、最初と最
終ビットの外部入出力端子パッドの全部又は一部を一ま
とめにし、他の入出力パッドを一まとめにして、出力パ
ッドを除く入出力信号用パッドを分割，配置した。
ド駆動用半導体チップは、図１で示すように、駆動対象
となるドットの現ラインの記録情報および以前のライン
のそのドットの各記録情報を保持するラッチ回路１１ａ
〜１１ｃと、記録ヘッドへの通電状態を示すパルス信号
を出力するゲート回路５ａ〜５ｃと、該ゲート回路に上
記ラッチ回路の各出力パターンに応じて、上記通電状態
に対応したパルス信号を出力させるゲート信号を出力す
るゲート信号発生部３１と、上記各ドットごとのラッチ
回路のうち、自ラッチ回路および隣接する他のラッチ回
路からの記録情報に応じて、上記記録ヘッドに対する通
電時間を制御する制御信号を上記ゲート回路に入力する
ゲート（オアゲート３ａ〜３ｃ等）を備えた記録ヘッド
駆動装置であって、隣接ビットの最初と最終ビットの情
報を外部入出力端子（ＬＤ１ＩＮ、ＬＤ６４ＯＵＴ等）
として設置した。また、上記入力端子には、プルダウン
抵抗又はプルアップ抵抗を挿入して設置した。更に、上
記外部入出力端子として、図５で示すように、半導体チ
ップ端部側面に設置した。また、上記半導体チップの半
導体チップパッドにおけるグランドパッドと、最初と最
終ビットの外部入出力端子パッドの全部又は一部を一ま
とめにし、他の入出力パッドを一まとめにして、出力パ
ッドを除く入出力信号用パッドを分割，配置した。
【０００９】この発明に係る記録ヘッド駆動装置は、図
１で示すように、駆動対象となるドットの現ラインの記
録情報および以前のラインのそのドットの各記録情報を
保持するラッチ回路１１ａ〜１１ｃと、記録ヘッドへの
通電状態を示すパルス信号を出力するゲート回路５ａ〜
５ｃと、該ゲート回路に上記ラッチ回路の各出力パター
ンに応じて上記通電状態に対応したパルス信号を出力さ
せるゲート信号を出力するゲート信号発生部３１と、上
記各ドットごとのラッチ回路のうち、自ラッチ回路およ
び隣接する他のラッチ回路からの記録情報に応じて、上
記記録ヘッドに対する通電時間を制御する制御信号を、
上記ゲート回路に入力するアンドゲート２ａ〜２ｃ，２
ｎとを備え、境界に位置する自ラッチ回路出力と隣接す
る他のラッチ回路からの記録情報を入出力できる外部入
出力端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ等）を設けた。
また、上記外部入力端子にはプルダウン抵抗又はプルア
ップ抵抗を挿入した。
１で示すように、駆動対象となるドットの現ラインの記
録情報および以前のラインのそのドットの各記録情報を
保持するラッチ回路１１ａ〜１１ｃと、記録ヘッドへの
通電状態を示すパルス信号を出力するゲート回路５ａ〜
５ｃと、該ゲート回路に上記ラッチ回路の各出力パター
ンに応じて上記通電状態に対応したパルス信号を出力さ
せるゲート信号を出力するゲート信号発生部３１と、上
記各ドットごとのラッチ回路のうち、自ラッチ回路およ
び隣接する他のラッチ回路からの記録情報に応じて、上
記記録ヘッドに対する通電時間を制御する制御信号を、
上記ゲート回路に入力するアンドゲート２ａ〜２ｃ，２
ｎとを備え、境界に位置する自ラッチ回路出力と隣接す
る他のラッチ回路からの記録情報を入出力できる外部入
出力端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ等）を設けた。
また、上記外部入力端子にはプルダウン抵抗又はプルア
ップ抵抗を挿入した。
【００１０】また、この発明に係る記録ヘッド駆動装置
は、図１で示すように、駆動対象となるドットの現ライ
ンの記録情報および以前のラインのそのドットの各記録
情報を保持するラッチ回路１１ａ〜１１ｃと、記録ヘッ
ドへの通電状態を示すパルス信号を出力するゲート回路
５ａ〜５ｃと、該ゲート回路に上記ラッチ回路の各出力
パターンに応じて上記通電状態に対応したパルス信号を
出力させるゲート信号を出力するゲート信号発生部３１
と、上記各ドットごとのラッチ回路のうち、自ラッチ回
路および隣接する他のラッチ回路からの記録情報に応じ
て、上記記録ヘッドに対する通電時間を制御する制御信
号を、上記ゲート回路に入力するアンドゲート２ａ〜２
ｃ，２ｎと、上記各ドットごとのラッチ回路のうち、自
ラッチ回路を除く他の隣接するラッチ回路からの記録情
報に応じて、上記通電時間とは異なる通電時間を制御す
る制御信号を、上記ゲート回路に入力するオアゲート３
ａ〜３ｃ，３ｎとを備え、境界に位置する自ラッチ回路
出力と隣接する他のラッチ回路からの記録情報を入出力
できる外部入出力端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ
等）を設けた。また、上記外部入力端子には、プルダウ
ン抵抗又はプルアップ抵抗を挿入した。
は、図１で示すように、駆動対象となるドットの現ライ
ンの記録情報および以前のラインのそのドットの各記録
情報を保持するラッチ回路１１ａ〜１１ｃと、記録ヘッ
ドへの通電状態を示すパルス信号を出力するゲート回路
５ａ〜５ｃと、該ゲート回路に上記ラッチ回路の各出力
パターンに応じて上記通電状態に対応したパルス信号を
出力させるゲート信号を出力するゲート信号発生部３１
と、上記各ドットごとのラッチ回路のうち、自ラッチ回
路および隣接する他のラッチ回路からの記録情報に応じ
て、上記記録ヘッドに対する通電時間を制御する制御信
号を、上記ゲート回路に入力するアンドゲート２ａ〜２
ｃ，２ｎと、上記各ドットごとのラッチ回路のうち、自
ラッチ回路を除く他の隣接するラッチ回路からの記録情
報に応じて、上記通電時間とは異なる通電時間を制御す
る制御信号を、上記ゲート回路に入力するオアゲート３
ａ〜３ｃ，３ｎとを備え、境界に位置する自ラッチ回路
出力と隣接する他のラッチ回路からの記録情報を入出力
できる外部入出力端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ
等）を設けた。また、上記外部入力端子には、プルダウ
ン抵抗又はプルアップ抵抗を挿入した。
【００１１】更に、この発明に係る記録ヘッド駆動装置
は、駆動対象となるドットの現ラインの記録情報および
以前のラインのそのドットの各記録情報を保持するラッ
チ回路と、記録ヘッドへの通電状態を示すパルス信号を
出力するゲート回路１１ａ〜１１ｃと、該ゲート回路に
上記ラッチ回路の各出力パターンに応じて上記通電状態
に対応したパルス信号を出力させるゲート信号を出力す
るゲート信号発生部５ａ〜５ｃと、上記各ドットごとの
ラッチ回路のうち、自ラッチ回路および隣接する他のラ
ッチ回路からの記録情報に応じて、上記記録ヘッドに対
する通電時間を制御する制御信号を、上記ゲート回路に
入力する第１のアンドゲート２ａ〜２ｃ，２ｎと、上記
各ドットごとのラッチ回路のうち、自ラッチ回路を除く
他の隣接するラッチ回路からの過去の記録情報に応じ
て、上記通電時間とは異なる通電時間を制御する制御信
号を、上記ゲート回路に入力する第２のアンドゲート
（図示せず）とを備え境界に位置する自ラッチ回路出力
と隣接する他のラッチ回路からの記録情報を入出力でき
る外部入出力端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ）を設
けた。また、上記外部入力端子には、プルダウン抵抗又
はプルアップ抵抗を挿入した。
は、駆動対象となるドットの現ラインの記録情報および
以前のラインのそのドットの各記録情報を保持するラッ
チ回路と、記録ヘッドへの通電状態を示すパルス信号を
出力するゲート回路１１ａ〜１１ｃと、該ゲート回路に
上記ラッチ回路の各出力パターンに応じて上記通電状態
に対応したパルス信号を出力させるゲート信号を出力す
るゲート信号発生部５ａ〜５ｃと、上記各ドットごとの
ラッチ回路のうち、自ラッチ回路および隣接する他のラ
ッチ回路からの記録情報に応じて、上記記録ヘッドに対
する通電時間を制御する制御信号を、上記ゲート回路に
入力する第１のアンドゲート２ａ〜２ｃ，２ｎと、上記
各ドットごとのラッチ回路のうち、自ラッチ回路を除く
他の隣接するラッチ回路からの過去の記録情報に応じ
て、上記通電時間とは異なる通電時間を制御する制御信
号を、上記ゲート回路に入力する第２のアンドゲート
（図示せず）とを備え境界に位置する自ラッチ回路出力
と隣接する他のラッチ回路からの記録情報を入出力でき
る外部入出力端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ）を設
けた。また、上記外部入力端子には、プルダウン抵抗又
はプルアップ抵抗を挿入した。
【００１２】また、この発明に係る記録ヘッド駆動装置
は、図１で示すように、駆動対象となるドットの現ライ
ンの記録情報および以前のラインのそのドットの各記録
情報を保持するラッチ回路１１ａ〜１１ｃと、記録ヘッ
ドへの通電状態を示すパルス信号を出力するゲート回路
５ａ〜５ｃと、該ゲート回路に上記ラッチ回路の各出力
パターンに応じて、上記通電状態に対応したパルス信号
を出力させるゲート信号を出力するゲート信号発生部３
１と、上記各ドットごとのラッチ回路のうち、自ラッチ
回路および隣接する他のラッチ回路からの記録情報に応
じて、上記記録ヘッドに対する通電時間を制御する制御
信号を、上記ゲート回路に入力するゲートとを備え境界
に位置する自ラッチ回路出力と隣接する他のラッチ回路
からの記録情報を入出力できる外部入出力端子を設けた
半導体チップより成る記録ヘッド駆動装置であって、上
記外部入出力端子に相当する半導体チップのパッドと隣
接するパターンパッドは、隣接する半導体チップの境界
部（図５）に設置し、上記外部入出力端子の入力部と出
力部を、同一パターンパッドに接続した。また、上記半
導体チップを搭載する基板と異なる基板にパターンパッ
ドを設置し、ワイヤポンディングで接続するものであっ
て、上記パターンパッドをちどり構成（図８）とした。
更に、パターンパッドを設置する上記基板を、プリント
配線基板で構成した。
は、図１で示すように、駆動対象となるドットの現ライ
ンの記録情報および以前のラインのそのドットの各記録
情報を保持するラッチ回路１１ａ〜１１ｃと、記録ヘッ
ドへの通電状態を示すパルス信号を出力するゲート回路
５ａ〜５ｃと、該ゲート回路に上記ラッチ回路の各出力
パターンに応じて、上記通電状態に対応したパルス信号
を出力させるゲート信号を出力するゲート信号発生部３
１と、上記各ドットごとのラッチ回路のうち、自ラッチ
回路および隣接する他のラッチ回路からの記録情報に応
じて、上記記録ヘッドに対する通電時間を制御する制御
信号を、上記ゲート回路に入力するゲートとを備え境界
に位置する自ラッチ回路出力と隣接する他のラッチ回路
からの記録情報を入出力できる外部入出力端子を設けた
半導体チップより成る記録ヘッド駆動装置であって、上
記外部入出力端子に相当する半導体チップのパッドと隣
接するパターンパッドは、隣接する半導体チップの境界
部（図５）に設置し、上記外部入出力端子の入力部と出
力部を、同一パターンパッドに接続した。また、上記半
導体チップを搭載する基板と異なる基板にパターンパッ
ドを設置し、ワイヤポンディングで接続するものであっ
て、上記パターンパッドをちどり構成（図８）とした。
更に、パターンパッドを設置する上記基板を、プリント
配線基板で構成した。
【００１３】
【作用】この発明による記録ヘッド駆動用半導体チップ
は、隣接ビットの最初と最終ビットの情報を外部入出力
端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ等）として設置し
た。この半導体チップを複数個接続して使用する場合、
１つの半導体チップの上記外部入力端子と、その半導体
チップと隣接する半導体チップの外部出力端子とを接続
し、更に、１つの半導体チップの外部出力端子と、その
半導体チップと隣接する半導体チップの外部入力端子と
を接続する。このようにすることにより、１つの半導体
チップ及び、この半導体チップと隣接する半導体チップ
において、両チップの境界部にあるそれぞれのゲート
（オアゲート３ａ〜３ｃ等）が、自ラッチ回路および隣
接する他ラッチからの記録情報に応じて、上記記録ヘッ
ドに対する通電時間を制御する制御信号を上記ゲート回
路に入力するようにした。この結果、隣接する記録ヘッ
ドの状態に応じてのバランスのとれた印字濃度制御がで
き、記録ヘッドの各ドットにおける印字濃度を均一にで
き、高精度、高画質の印字が実現できる。また、上記入
力端子に、プルダウン抵抗又はプルアップ抵抗を挿入す
る構成としたため、複数の半導体チップを接続した場
合、これらのチップの両端にあるゲートが動作しないた
め、これらのゲートと対応する記録ヘッドのドットが印
字しない。したがって、高精度、高画質の印字が実現で
きる。更に、上記外部入力端子として半導体チップ端部
側面に設けることにより、複数の半導体チップを並べた
ときの接続を容易にし、高密度実装が可能となる。ま
た、上記半導体チップにおいて、半導体チップパッドに
おけるグランドパッドと、最初と最終ビットの外部入出
力端子パッドの全部又は一部を一まとめにし、他の入出
力パッドを一まとめにして、出力パッドを除く入出力信
号パッドを分割，配置した。この結果、複数の半導体チ
ップを並べたときの接続を容易にし、高密度実装が可能
となる。また、上記ゲートをアンドゲートにして、高精
度、高画質で印字するようにした。更に、上記ゲートを
オアゲートにして、高精度、高画質で印字するようにし
た。
は、隣接ビットの最初と最終ビットの情報を外部入出力
端子（ＬＤ１ＩＮ，ＬＤ６４ＯＵＴ等）として設置し
た。この半導体チップを複数個接続して使用する場合、
１つの半導体チップの上記外部入力端子と、その半導体
チップと隣接する半導体チップの外部出力端子とを接続
し、更に、１つの半導体チップの外部出力端子と、その
半導体チップと隣接する半導体チップの外部入力端子と
を接続する。このようにすることにより、１つの半導体
チップ及び、この半導体チップと隣接する半導体チップ
において、両チップの境界部にあるそれぞれのゲート
（オアゲート３ａ〜３ｃ等）が、自ラッチ回路および隣
接する他ラッチからの記録情報に応じて、上記記録ヘッ
ドに対する通電時間を制御する制御信号を上記ゲート回
路に入力するようにした。この結果、隣接する記録ヘッ
ドの状態に応じてのバランスのとれた印字濃度制御がで
き、記録ヘッドの各ドットにおける印字濃度を均一にで
き、高精度、高画質の印字が実現できる。また、上記入
力端子に、プルダウン抵抗又はプルアップ抵抗を挿入す
る構成としたため、複数の半導体チップを接続した場
合、これらのチップの両端にあるゲートが動作しないた
め、これらのゲートと対応する記録ヘッドのドットが印
字しない。したがって、高精度、高画質の印字が実現で
きる。更に、上記外部入力端子として半導体チップ端部
側面に設けることにより、複数の半導体チップを並べた
ときの接続を容易にし、高密度実装が可能となる。ま
た、上記半導体チップにおいて、半導体チップパッドに
おけるグランドパッドと、最初と最終ビットの外部入出
力端子パッドの全部又は一部を一まとめにし、他の入出
力パッドを一まとめにして、出力パッドを除く入出力信
号パッドを分割，配置した。この結果、複数の半導体チ
ップを並べたときの接続を容易にし、高密度実装が可能
となる。また、上記ゲートをアンドゲートにして、高精
度、高画質で印字するようにした。更に、上記ゲートを
オアゲートにして、高精度、高画質で印字するようにし
た。
【００１４】この発明による記録ヘッド駆動装置は、隣
接ビットの最初と最終ビットの情報を外部入出力端子と
して設置した。この装置を複数個接続して使用する場
合、１つの装置の外部入力端子と、その装置と隣接する
装置の外部出力端子とを接続し、更に、１つの装置の外
部出力端子と、その装置と隣接する装置の外部入力端子
とを接続する。このようにすることにより、１つの装置
及びこのチップと隣接する装置において、両装置の境界
部にあるそれぞれの第１，第２のアンドゲート（アンド
ゲート２ａ〜２ｃ等）が、自ラッチ回路および隣接する
他ラッチからの現在，過去の記録情報に応じて、上記記
録ヘッドに対する通電時間を制御する制御信号を上記ゲ
ート回路に入力するようにした。この結果、記録ヘッド
の各ドットにおける印字濃度を均一にでき、高精度、高
画質の印字が実現できる。また、上記入力端子に、プル
ダウン抵抗又はプルアップ抵抗を挿入する構成としたた
め、複数の半導体チップを接続した場合、これらのチッ
プの両端にある第１，第２のアンドゲートが動作しない
ため、これらのアンドゲートと対応する記録ヘッドのド
ットが印字しない。したがって、高精度、高画質の印字
が実現できる。
接ビットの最初と最終ビットの情報を外部入出力端子と
して設置した。この装置を複数個接続して使用する場
合、１つの装置の外部入力端子と、その装置と隣接する
装置の外部出力端子とを接続し、更に、１つの装置の外
部出力端子と、その装置と隣接する装置の外部入力端子
とを接続する。このようにすることにより、１つの装置
及びこのチップと隣接する装置において、両装置の境界
部にあるそれぞれの第１，第２のアンドゲート（アンド
ゲート２ａ〜２ｃ等）が、自ラッチ回路および隣接する
他ラッチからの現在，過去の記録情報に応じて、上記記
録ヘッドに対する通電時間を制御する制御信号を上記ゲ
ート回路に入力するようにした。この結果、記録ヘッド
の各ドットにおける印字濃度を均一にでき、高精度、高
画質の印字が実現できる。また、上記入力端子に、プル
ダウン抵抗又はプルアップ抵抗を挿入する構成としたた
め、複数の半導体チップを接続した場合、これらのチッ
プの両端にある第１，第２のアンドゲートが動作しない
ため、これらのアンドゲートと対応する記録ヘッドのド
ットが印字しない。したがって、高精度、高画質の印字
が実現できる。
【００１５】またこの発明による記録ヘッド駆動装置
は、ラッチ回路１１ａ〜１１ｃとゲート回路５ａ〜５ｃ
と、ゲート信号発生部３１と、外部入出力端子（ＬＤ１
ＩＮ，ＬＤ６４ＯＵＴ）とを設けた半導体チップより成
る記録ヘッド駆動装置であり、上記外部入出力端子に相
当する半導体チップのパッドと接続するパターンパッド
が、隣接する半導体チップの境界部に設置されている。
また上記外部入出力端子の入力部と出力部とが同一パタ
ーンパッドに隣接されている。この結果、半導体チップ
への高密度実装が可能となる。また、上記半導体チップ
を搭載する基板と異なる基板にパターンパッドを設置
し、ワイヤポンディングで接続するものであって、上記
パターンパッドを「ちどり」構成とすることで、高密度
実装を可能となる。更に、パターンパッドを設置する上
記基板を、プリント配線基板とすることで、より高い高
密度実装を可能となる。
は、ラッチ回路１１ａ〜１１ｃとゲート回路５ａ〜５ｃ
と、ゲート信号発生部３１と、外部入出力端子（ＬＤ１
ＩＮ，ＬＤ６４ＯＵＴ）とを設けた半導体チップより成
る記録ヘッド駆動装置であり、上記外部入出力端子に相
当する半導体チップのパッドと接続するパターンパッド
が、隣接する半導体チップの境界部に設置されている。
また上記外部入出力端子の入力部と出力部とが同一パタ
ーンパッドに隣接されている。この結果、半導体チップ
への高密度実装が可能となる。また、上記半導体チップ
を搭載する基板と異なる基板にパターンパッドを設置
し、ワイヤポンディングで接続するものであって、上記
パターンパッドを「ちどり」構成とすることで、高密度
実装を可能となる。更に、パターンパッドを設置する上
記基板を、プリント配線基板とすることで、より高い高
密度実装を可能となる。
【００１６】
【実施例】以下、この発明の一実施例を図にもとづいて
説明する。図１はこの発明の一実施例による記録ヘッド
駆動装置を示す回路図である。図１において、ＬＤ１Ｉ
Ｎは外部から入力される隣接記録情報の入力端子、ＬＤ
６４ＩＮも外部から入力される隣接記録情報の入力端子
であり、ＬＤ１ＯＵＴは外部に出力される隣接記録情報
出力端子、ＬＤ６４ＯＵＴも外部に出力される隣接記録
情報出力端子である。１２ａ〜１２ｃはアナログスイッ
チ、１３３は制御信号であって、この制御信号は、あら
かじめ決められたパルス信号として、アナログスイッチ
１２ａ〜１２ｃに入力される。このアナログスイッチ１
２ａ〜１２ｃについては、図４で示すナンドゲート回路
１５ａ〜１５ｃで構成することも可能である。４０，４
１はプルダウン抵抗、２ａ〜２ｃ，２ｎはアンドゲー
ト、３ａ〜３ｃ，３ｎはアンドゲートである。外部入力
端子ＬＤ１ＩＮはオアゲート３ａの入力と接続され、こ
の外部入力端子ＬＤ１ＩＮはプルダウン抵抗４０によっ
て接地されている。また同様にして、外部入力端子ＬＤ
６４ＩＮはアンドゲート２ｎの入力と接続され、プルダ
ウン抵抗４１によって接地されている。これらのプルダ
ウン抵抗４０，４１は、このヘッド駆動装置を複数接続
した場合に、記録ヘッドの両端のドット（発熱抵抗体）
を印字させないためのものであるというのは、両端のド
ットについては、片隣のラッチ回路記録情報の条件しか
入力していないからである。なお、このプルダウン抵抗
４０，４１は、図３で示すようにプルアップ抵抗５０，
５２とインバータ５１，５３とから構成することも可能
である。また、熱記録ヘッドとしての駆動回路の最初と
最終ドットに相当する隣接記録情報端子の入力に、外部
抵抗として、プルダウン又はプルアップ抵抗を挿入して
もよい。なお、このほかの回路については、図に示した
ものと同一の構成部分は、同一符号を付して、その重複
する説明を省略する。
説明する。図１はこの発明の一実施例による記録ヘッド
駆動装置を示す回路図である。図１において、ＬＤ１Ｉ
Ｎは外部から入力される隣接記録情報の入力端子、ＬＤ
６４ＩＮも外部から入力される隣接記録情報の入力端子
であり、ＬＤ１ＯＵＴは外部に出力される隣接記録情報
出力端子、ＬＤ６４ＯＵＴも外部に出力される隣接記録
情報出力端子である。１２ａ〜１２ｃはアナログスイッ
チ、１３３は制御信号であって、この制御信号は、あら
かじめ決められたパルス信号として、アナログスイッチ
１２ａ〜１２ｃに入力される。このアナログスイッチ１
２ａ〜１２ｃについては、図４で示すナンドゲート回路
１５ａ〜１５ｃで構成することも可能である。４０，４
１はプルダウン抵抗、２ａ〜２ｃ，２ｎはアンドゲー
ト、３ａ〜３ｃ，３ｎはアンドゲートである。外部入力
端子ＬＤ１ＩＮはオアゲート３ａの入力と接続され、こ
の外部入力端子ＬＤ１ＩＮはプルダウン抵抗４０によっ
て接地されている。また同様にして、外部入力端子ＬＤ
６４ＩＮはアンドゲート２ｎの入力と接続され、プルダ
ウン抵抗４１によって接地されている。これらのプルダ
ウン抵抗４０，４１は、このヘッド駆動装置を複数接続
した場合に、記録ヘッドの両端のドット（発熱抵抗体）
を印字させないためのものであるというのは、両端のド
ットについては、片隣のラッチ回路記録情報の条件しか
入力していないからである。なお、このプルダウン抵抗
４０，４１は、図３で示すようにプルアップ抵抗５０，
５２とインバータ５１，５３とから構成することも可能
である。また、熱記録ヘッドとしての駆動回路の最初と
最終ドットに相当する隣接記録情報端子の入力に、外部
抵抗として、プルダウン又はプルアップ抵抗を挿入して
もよい。なお、このほかの回路については、図に示した
ものと同一の構成部分は、同一符号を付して、その重複
する説明を省略する。
【００１７】また、この実施例では、６４個で構成回路
の１単位としている。従って、６４番目と、１番目に境
界部が発生する。通常は構成回路は複数になるため、多
数の境界部が発生するが複数の構成回路を統合した両端
は、境界部が発生するが、端末処理を行うことで対処で
きる。
の１単位としている。従って、６４番目と、１番目に境
界部が発生する。通常は構成回路は複数になるため、多
数の境界部が発生するが複数の構成回路を統合した両端
は、境界部が発生するが、端末処理を行うことで対処で
きる。
【００１８】次に上記実施例の動作について説明する。
この装置は、発熱抵抗体の通電時間を制御するために２
系統の制御信号１０２，１３３を用い、かつ隣接するラ
ッチ回路１１ａ，１１ｃの各Ｑ１端子をアンドゲート２
ｂに入力するとともに、自ラッチ回路１１ｂを除く他の
隣接するラッチ回路１１ａ，１１ｃの各Ｑ１端子の記録
情報をオアゲート１１３に入力することにより、アンド
ゲート２ｂの出力およびオアゲート３ｂの出力に応じて
開閉するアナログスイッチ９ｂ，１２ｂを介して、各制
御信号１０２，１３３をアンドゲート５ｂに入力するよ
うにしたものである。
この装置は、発熱抵抗体の通電時間を制御するために２
系統の制御信号１０２，１３３を用い、かつ隣接するラ
ッチ回路１１ａ，１１ｃの各Ｑ１端子をアンドゲート２
ｂに入力するとともに、自ラッチ回路１１ｂを除く他の
隣接するラッチ回路１１ａ，１１ｃの各Ｑ１端子の記録
情報をオアゲート１１３に入力することにより、アンド
ゲート２ｂの出力およびオアゲート３ｂの出力に応じて
開閉するアナログスイッチ９ｂ，１２ｂを介して、各制
御信号１０２，１３３をアンドゲート５ｂに入力するよ
うにしたものである。
【００１９】アナログスイッチ９ｂがオンとなる期間、
制御信号１０２がゲート回路５ｂに入力されるため、現
ラインの記録情報と隣接ビットの情報が共に“Ｈ”のと
き、正規の最も幅の広いゲート信号発生部３１のゲート
信号ＧＡより短い幅で、発熱抵抗体への通電が完了す
る。また、アナログスイッチ１２ｂがオンとなる期間、
制御信号１３３がゲート回路５ｂに入力されるため、現
ラインの記録情報の該当ビットの両隣接情報のいずれか
が“Ｌ”のとき、ゲート信号ＧＡより短い幅で発熱抵抗
体７ｂへの通電が行われる。
制御信号１０２がゲート回路５ｂに入力されるため、現
ラインの記録情報と隣接ビットの情報が共に“Ｈ”のと
き、正規の最も幅の広いゲート信号発生部３１のゲート
信号ＧＡより短い幅で、発熱抵抗体への通電が完了す
る。また、アナログスイッチ１２ｂがオンとなる期間、
制御信号１３３がゲート回路５ｂに入力されるため、現
ラインの記録情報の該当ビットの両隣接情報のいずれか
が“Ｌ”のとき、ゲート信号ＧＡより短い幅で発熱抵抗
体７ｂへの通電が行われる。
【００２０】図２は上記各制御信号１０２，１３３
（（Ｋ），（Ｌ））とゲート信号発生部３１の各ゲート
信号ＧＡ，ＧＢ，ＧＣの通電時間のタイミング関係を示
すタイミングチャートである。これらの各信号１０２，
１３３，ゲート信号ＧＡは立ち上がりが同一であるが、
制御信号１０２，制御信号１３３，ゲート信号ＧＡの順
番で通電時間が完了している（図２の（Ｋ）〜
（Ｄ））。すなわち、これらの通電時間は、図１１で示
すような隣接ビットの発熱状況である２８０℃，２６５
℃，２５０℃，（図１１の（Ｂ）〜（Ｄ））に対応して
おり、発熱の大きい場合には、通電時間の短縮を行っ
て、ここでは２５０℃相当に合わせるように、各信号の
設定時間を決定する。
（（Ｋ），（Ｌ））とゲート信号発生部３１の各ゲート
信号ＧＡ，ＧＢ，ＧＣの通電時間のタイミング関係を示
すタイミングチャートである。これらの各信号１０２，
１３３，ゲート信号ＧＡは立ち上がりが同一であるが、
制御信号１０２，制御信号１３３，ゲート信号ＧＡの順
番で通電時間が完了している（図２の（Ｋ）〜
（Ｄ））。すなわち、これらの通電時間は、図１１で示
すような隣接ビットの発熱状況である２８０℃，２６５
℃，２５０℃，（図１１の（Ｂ）〜（Ｄ））に対応して
おり、発熱の大きい場合には、通電時間の短縮を行っ
て、ここでは２５０℃相当に合わせるように、各信号の
設定時間を決定する。
【００２１】図５は、記録ヘッド駆動回路を構成する回
路の半導体チップの外形を示したものである。この場
合、隣接記録情報を入出力するためのパッドが、付加さ
れる。この半導体チップを複数個並べて使用するのが通
例であるため、本実施例では、ＬＤ１ＩＮとＬＤ１ＯＵ
ＴおよびＬＤ６４ＩＮとＬＤ６４ＯＵＴは適当にワイヤ
ポンディング、又はフェースダウンポンディングなどで
結線される。又、ＬＤ１ＩＮとＬＤ６４ＯＵＴは近接し
て設置され、ＬＤ６４ＩＮとＬＤ１ＯＵＴとは、近接し
て設置される。又、ＬＤ１ＩＮとＬＤ１ＯＵＴのグルー
プとは反対側の位置にＬＤ６４ＩＮとＬＤ６４ＯＵＴを
設置することにより、複数の半導体チップを並べた時
に、接続が容易になる。また本実施例では、構成素子を
６４個を１単位としてまとめてあるため、６４番目と１
番目に、隣接記録情報を入出力するためのパッドが設け
られており、且つ入力信号部はプルダウン抵抗が付加さ
れている。これは、複数の半導体チップを接続した場合
においても両端の境界部が以前として残るため、その外
側の記録情報はぜず“Ｌ”（白）であるため、端末処理
の意味で付加されている。こうすることにより、全素子
に対して、高精度の印字制御が可能となる。
路の半導体チップの外形を示したものである。この場
合、隣接記録情報を入出力するためのパッドが、付加さ
れる。この半導体チップを複数個並べて使用するのが通
例であるため、本実施例では、ＬＤ１ＩＮとＬＤ１ＯＵ
ＴおよびＬＤ６４ＩＮとＬＤ６４ＯＵＴは適当にワイヤ
ポンディング、又はフェースダウンポンディングなどで
結線される。又、ＬＤ１ＩＮとＬＤ６４ＯＵＴは近接し
て設置され、ＬＤ６４ＩＮとＬＤ１ＯＵＴとは、近接し
て設置される。又、ＬＤ１ＩＮとＬＤ１ＯＵＴのグルー
プとは反対側の位置にＬＤ６４ＩＮとＬＤ６４ＯＵＴを
設置することにより、複数の半導体チップを並べた時
に、接続が容易になる。また本実施例では、構成素子を
６４個を１単位としてまとめてあるため、６４番目と１
番目に、隣接記録情報を入出力するためのパッドが設け
られており、且つ入力信号部はプルダウン抵抗が付加さ
れている。これは、複数の半導体チップを接続した場合
においても両端の境界部が以前として残るため、その外
側の記録情報はぜず“Ｌ”（白）であるため、端末処理
の意味で付加されている。こうすることにより、全素子
に対して、高精度の印字制御が可能となる。
【００２２】この実施例では、制御信号を２系統設けた
が１系統であっても、３系統以上でも良い。又、隣接記
録情報の入出力論理をアンドやオアゲートで構成したが
論理だけの問題であるので、他のゲートやスイッチ、ゲ
ートアレイなどで構成しても良い。また、この実施例で
は、Ｑ１に対する、即ち、現ライン情報に関する境界部
の隣接情報について説明したが、前々ライン以上、又は
現ラインを含む、複数の過去のラインの隣接情報を境界
部の隣接記録の入出力信号を用いて構成しても良い。更
にこの実施例では、境界部の隣接記録情報入力端子にプ
ルダウン抵抗を付加したが、機能的になくても使用可能
である。
が１系統であっても、３系統以上でも良い。又、隣接記
録情報の入出力論理をアンドやオアゲートで構成したが
論理だけの問題であるので、他のゲートやスイッチ、ゲ
ートアレイなどで構成しても良い。また、この実施例で
は、Ｑ１に対する、即ち、現ライン情報に関する境界部
の隣接情報について説明したが、前々ライン以上、又は
現ラインを含む、複数の過去のラインの隣接情報を境界
部の隣接記録の入出力信号を用いて構成しても良い。更
にこの実施例では、境界部の隣接記録情報入力端子にプ
ルダウン抵抗を付加したが、機能的になくても使用可能
である。
【００２３】ここで、ＬＤ１ＩＮ、ＬＤ１ＯＵＴ、ＬＤ
６４ＩＮ、ＬＤ６４ＯＵＴの入出力信号用パッドは、図
１，図３，図４の外部入出力端子を示している。パッド
の配置に関して、通常は一端に出力パッドを設置し、他
端に電源やグランド（ＧＮＤ）を含む入出力信号パッド
が設置されるのが通例である。これに対してこの実施例
のように、隣接する記録情報の入出力パッドを付加する
と入出力信号パッド数が増加するため、一列に配置する
ことが困難となる。従って、側面を利用して配置した場
合、この図５に示すパッド配置にすることにより、隣接
記録情報用のパッド数が増加しても設置可能となる。
６４ＩＮ、ＬＤ６４ＯＵＴの入出力信号用パッドは、図
１，図３，図４の外部入出力端子を示している。パッド
の配置に関して、通常は一端に出力パッドを設置し、他
端に電源やグランド（ＧＮＤ）を含む入出力信号パッド
が設置されるのが通例である。これに対してこの実施例
のように、隣接する記録情報の入出力パッドを付加する
と入出力信号パッド数が増加するため、一列に配置する
ことが困難となる。従って、側面を利用して配置した場
合、この図５に示すパッド配置にすることにより、隣接
記録情報用のパッド数が増加しても設置可能となる。
【００２４】また、図５に示すパッド配置とした場合、
隣接する半導体チップの間隙がある場合には問題ない
が、近接して半導体チップが配置される場合には、半導
体チップの側面にパターンパッドが設置できない。従っ
て図６に示すようにパッド配置を上部と下部の２段構成
として端部側に入出力信号を設置し、上部にはグランド
（ＧＮＤ）用のパッド、下部には電源等の入出力信号用
パッドを、隣接記録情報用の入出力信号用パッド（ＬＤ
１ＩＮ，ＬＤ１ＯＵＴ，ＬＤ６４ＩＮ，ＬＤ６４ＯＵ
Ｔ）併用して設置するとよい。
隣接する半導体チップの間隙がある場合には問題ない
が、近接して半導体チップが配置される場合には、半導
体チップの側面にパターンパッドが設置できない。従っ
て図６に示すようにパッド配置を上部と下部の２段構成
として端部側に入出力信号を設置し、上部にはグランド
（ＧＮＤ）用のパッド、下部には電源等の入出力信号用
パッドを、隣接記録情報用の入出力信号用パッド（ＬＤ
１ＩＮ，ＬＤ１ＯＵＴ，ＬＤ６４ＩＮ，ＬＤ６４ＯＵ
Ｔ）併用して設置するとよい。
【００２５】近接して半導体チップを配置した場合、隣
接記録情報用パッドに対応するパターンパッドは、その
一部、又は全部を図７に示すように半導体チップの境界
面位置に設置すると、パッド数が多くとも高密度実装が
可能となる。
接記録情報用パッドに対応するパターンパッドは、その
一部、又は全部を図７に示すように半導体チップの境界
面位置に設置すると、パッド数が多くとも高密度実装が
可能となる。
【００２６】更に、近接して半導体チップを配置した場
合、パターンパッドを別基板にワイヤボンディングする
時、別基板がＰＣＢ基材など、比較的実装配線密度が低
い構成となった場合には、図８に示すようにＰＣＢ側の
パターンパッドをちどり構成とし、かつ、半導体チップ
境界面にも隣接記録情報端子に対応するパターンパッド
を設置することで、パッド数が多くとも高密度実装が可
能となる。
合、パターンパッドを別基板にワイヤボンディングする
時、別基板がＰＣＢ基材など、比較的実装配線密度が低
い構成となった場合には、図８に示すようにＰＣＢ側の
パターンパッドをちどり構成とし、かつ、半導体チップ
境界面にも隣接記録情報端子に対応するパターンパッド
を設置することで、パッド数が多くとも高密度実装が可
能となる。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、記録ヘッド駆動用半導体チップ及び記録ヘッド駆動
装置を複数個接続して使用する場合、隣接した記録情報
を上記チップ及び装置の境界部に位置する回路も入力す
ることができるため、記録ヘッドにおける印字濃度が一
定となり、高精度、高画質の記録ができる効果がある。
また、プルダウン抵抗やプルアップ抵抗により、記録ヘ
ッドの両端のドットを印字できない構成としたので、記
録ヘッドの全ドットの印字濃度が一定となり、更に、高
精度、高画質の記録ができる効果がある。更に、半導体
チップのチップパッドや基板のパターンパッドを、複数
個接続しやすい位置に設けたので、高密度実装できる効
果がある。
ば、記録ヘッド駆動用半導体チップ及び記録ヘッド駆動
装置を複数個接続して使用する場合、隣接した記録情報
を上記チップ及び装置の境界部に位置する回路も入力す
ることができるため、記録ヘッドにおける印字濃度が一
定となり、高精度、高画質の記録ができる効果がある。
また、プルダウン抵抗やプルアップ抵抗により、記録ヘ
ッドの両端のドットを印字できない構成としたので、記
録ヘッドの全ドットの印字濃度が一定となり、更に、高
精度、高画質の記録ができる効果がある。更に、半導体
チップのチップパッドや基板のパターンパッドを、複数
個接続しやすい位置に設けたので、高密度実装できる効
果がある。
【図１】この発明の一実施例による記録ヘッド駆動装置
を示す回路図である。
を示す回路図である。
【図２】図１における回路各部の信号を示すタイミング
チャートである。
チャートである。
【図３】この発明の他の一実施例による記録ヘッド駆動
装置を示す回路図である。
装置を示す回路図である。
【図４】この発明の別の他の一実施例による記録ヘッド
駆動装置を示す回路図である。
駆動装置を示す回路図である。
【図５】この発明の一実施例による記録ヘッド駆動装置
の半導体パッド配置図である。
の半導体パッド配置図である。
【図６】この発明の他の実施例による記録ヘッド駆動装
置の半導体パッド図である。
置の半導体パッド図である。
【図７】この発明の他の実施例による記録ヘッド駆動装
置の半導体パッド図である。
置の半導体パッド図である。
【図８】この発明の他の実施例による記録ヘッド駆動装
置の半導体パッド図である。
置の半導体パッド図である。
【図９】従来の記録ヘッド駆動装置を示す回路図であ
る。
る。
【図１０】図９における回路各部の信号を示すタイミン
グチャートである。
グチャートである。
【図１１】記録ヘッドの１つのビットの発熱が隣接ビッ
トに与える影響を示す説明図である。
トに与える影響を示す説明図である。
【図１２】従来の記録ヘッド駆動装置の半導体パッド配
置図である。
置図である。
１ シフトレジスタ １１ａ〜１１ｃ ラッチ回路 ３１ ゲート信号発生部 ５ａ〜５ｃ 記録ヘッド駆動用ゲート回路 ２ａ〜２ｃ，２ｎ アンドゲート ９ａ〜９ｃ，１２ａ〜１２ｃ アナログスイッチ ３０ 出力パッド ５１，５３ インバータ ５０，５２ プルアップ抵抗 １０２，１３３ 制御信号 ６ａ〜６ｃ 駆動素子 ７ａ〜７ｃ 発熱抵抗体（記録ヘッド） ３ａ〜３ｃ，３ｎ オアゲート ４ａ〜４ｃ，７ａ〜７ｃ ナンドゲート ４０，４１ プルダウン抵抗
Claims (13)
- 【請求項１】 駆動対象となるドットの現ラインの記録
情報および以前のラインのそのドットの各記録情報を保
持するラッチ回路と、記録ヘッドへの通電状態を示すパ
ルス信号を出力するゲート回路と、該ゲート回路に上記
ラッチ回路の各出力パターンに応じて上記通電状態に対
応したパルス信号を出力させるゲート信号を出力するゲ
ート信号発生部と、上記各ドットごとのラッチ回路のう
ち、自ラッチ回路および隣接する他のラッチ回路からの
記録情報に応じて、上記記録ヘッドに対する通電時間を
制御する制御信号を、上記ゲート回路に入力するゲート
を備えた記録ヘッド駆動装置であって、隣接ビットの最
初と最終ビットの情報を外部入出力端子として設置した
ことを特徴とする記録ヘッド駆動用半導体チップ。 - 【請求項２】 上記外部入力端子には、プルダウン抵抗
又はプルアップ抵抗を挿入して設置したことを特徴とす
る請求項第１項記載の記録ヘッド駆動用半導体チップ。 - 【請求項３】 上記外部入力端子として、半導体チップ
端部側面に設置したことを特徴とする請求項第１項記載
の記録ヘッド駆動用半導体チップ。 - 【請求項４】 上記半導体チップパッドにおけるグラン
ドパットと最初と最終ビットの外部入出力端子パッドの
全部又は一部を一まとめにし、他の入出力パッドを一ま
とめにして、出力パッドを除く入出力信号パッドを分
割，配置したことを特徴とする請求項第３項記載の記録
ヘッド駆動用半導体チップ。 - 【請求項５】 駆動対象となるドットの現ラインの記録
情報および以前のラインのそのドットの各記録情報を保
持するラッチ回路と、記録ヘッドへの通電状態を示すパ
ルス信号を出力するゲート回路と、該ゲート回路に上記
ラッチ回路の各出力パターンに応じて上記通電状態に対
応したパルス信号を出力させるゲート信号を出力するゲ
ート信号発生部と、上記各ドットごとのラッチ回路のう
ち、自ラッチ回路および隣接する他のラッチ回路からの
記録情報に応じて、上記記録ヘッドに対する通電時間を
制御する制御信号を、上記ゲート回路に入力するアンド
ゲートとを備え、境界に位置する自ラッチ回路出力と隣
接する他のラッチ回路からの記録情報を入出力できる外
部入出力端子を設けたことを特徴とする記録ヘッド駆動
装置。 - 【請求項６】 上記外部入力端子にはプルダウン抵抗又
はプルアップ抵抗を挿入したことを特徴とする請求項第
５項記載の記録ヘッド駆動装置。 - 【請求項７】 駆動対象となるドットの現ラインの記録
情報および以前のラインのそのドットの各記録情報を保
持するラッチ回路と、記録ヘッドへの通電状態を示すパ
ルス信号を出力するゲート回路と、該ゲート回路に上記
ラッチ回路の各出力パターンに応じて上記通電状態に対
応したパルス信号を出力させるゲート信号を出力するゲ
ート信号発生部と、上記各ドットごとのラッチ回路のう
ち、自ラッチ回路および隣接する他のラッチ回路からの
記録情報に応じて、上記記録ヘッドに対する通電時間を
制御する制御信号を、上記ゲート回路に入力するアンド
ゲートと、上記各ドットごとのラッチ回路のうち、自ラ
ッチ回路を除く他の隣接するラッチ回路からの記録情報
に応じて、上記通電時間とは異なる通電時間を制御する
制御信号を、上記ゲート回路に入力するオアゲートとを
備え、境界に位置する自ラッチ回路出力と隣接する他の
ラッチ回路からの記録情報を入出力できる外部入出力端
子を設けたことを特徴とする記録ヘッド駆動装置。 - 【請求項８】 上記外部入力端子には、プルダウン抵抗
又はプルアップ抵抗を挿入したことを特徴とする請求項
第７項記載の記録ヘッド駆動装置。 - 【請求項９】 駆動対象となるドットの現ラインの記録
情報および以前のラインのそのゲットの各記録情報を保
持するラッチ回路と、記録ヘッドへの通電状態を示すパ
ルス信号を出力するゲート回路と、該ゲート回路に上記
ラッチ回路の各出力パターンに応じて上記通電状態に対
応したパルス信号を出力させるゲート信号を出力するゲ
ート信号発生部と、上記各ドットごとのラッチ回路のう
ち、自ラッチ回路および隣接する他のラッチ回路からの
記録情報に応じて、上記記録ヘッドに対する通電時間を
制御する制御信号を、上記ゲート回路に入力する第１の
アンドゲートと、上記各ドットごとのラッチ回路のう
ち、自ラッチ回路を除く他の隣接するラッチ回路からの
過去の記録情報に応じて、上記通電時間とは異なる通電
時間を制御する制御信号を、上記ゲート回路に入力する
第２のアンドゲートとを備え境界に位置する自ラッチ回
路出力と隣接する他のラッチ回路からの記録情報を入出
力できる外部入出力端子を設けたことを特徴とする記録
ヘッド駆動装置。 - 【請求項１０】 上記外部入力端子には、プルダウン又
はプルアップ抵抗を挿入したことを特徴とする請求項第
９項記載の記録ヘッド駆動装置。 - 【請求項１１】 駆動対象となるドットの現ラインの記
録情報および以前のラインのそのドットの各記録情報を
保持するラッチ回路と、記録ヘッドへの通電状態を示す
パルス信号を出力するゲート回路と、該ゲート回路に、
上記ラッチ回路の各出力パターンに応じて上記通電状態
に対応したパルス信号を出力させるゲート信号を出力す
るゲート信号発生部と、上記各ドットごとのラッチ回路
のうち、自ラッチ回路および隣接する他のラッチ回路か
らの記録情報に応じて、上記記録ヘッドに対する通電時
間を制御する制御信号を、上記ゲート回路に入力するゲ
ートとを備え境界に位置する自ラッチ回路出力と隣接す
る他のラッチ回路からの記録情報を入出力できる外部入
出力端子を設けた半導体チップより成る記録ヘッド駆動
装置であって、上記外部入出力端子に相当する半導体チ
ップのパッドと隣接するパターンパッドは、隣接する半
導体チップの境界部に設置し、上記外部入出力端子の入
力部と出力部を同一パターンパッドに接続することを特
徴とする記録ヘッド駆動装置。 - 【請求項１２】 上記半導体チップを搭載する基板と異
なる基板に、パターンパッドを設置し、ワイヤボンディ
ングで接続するものであって、上記パターンパッドをち
どり構成としたことを特徴とする請求項第１１項記載の
記録ヘッド駆動装置。 - 【請求項１３】 パターンパッドを設置する上記基板は
プリント配線基板であることを特徴とする請求項第１１
項又は第１２項記録の記録ヘッド駆動装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29633292A JP2740603B2 (ja) | 1992-04-16 | 1992-10-08 | 記録ヘッド駆動用半導体チップ及び記録ヘッド駆動装置 |
| TW081110259A TW208079B (ja) | 1992-03-23 | 1992-12-22 | |
| US08/005,220 US5444464A (en) | 1992-01-20 | 1993-01-15 | Thermal printer head driving circuit with thermal history based control |
| EP93100745A EP0552719B1 (en) | 1992-01-20 | 1993-01-19 | Thermal head driving circuit |
| DE69310220T DE69310220T2 (de) | 1992-01-20 | 1993-01-19 | Treiberkreis für einen Wärmekopf |
| KR1019930000659A KR970000088B1 (ko) | 1992-04-16 | 1993-01-20 | 기록헤드 구동장치 |
| KR96046610A KR970000089B1 (en) | 1992-04-16 | 1996-10-18 | Recording head driving semiconductor chip |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9622192 | 1992-04-16 | ||
| JP4-96221 | 1992-04-16 | ||
| JP29633292A JP2740603B2 (ja) | 1992-04-16 | 1992-10-08 | 記録ヘッド駆動用半導体チップ及び記録ヘッド駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05345438A JPH05345438A (ja) | 1993-12-27 |
| JP2740603B2 true JP2740603B2 (ja) | 1998-04-15 |
Family
ID=26437432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29633292A Expired - Fee Related JP2740603B2 (ja) | 1992-01-20 | 1992-10-08 | 記録ヘッド駆動用半導体チップ及び記録ヘッド駆動装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2740603B2 (ja) |
| KR (1) | KR970000088B1 (ja) |
-
1992
- 1992-10-08 JP JP29633292A patent/JP2740603B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-20 KR KR1019930000659A patent/KR970000088B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970000088B1 (ko) | 1997-01-04 |
| KR930022245A (ko) | 1993-11-23 |
| JPH05345438A (ja) | 1993-12-27 |
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