JPH0550636A - サーマルヘツド - Google Patents

Abstract

(57)【要約】 【目的】 構成が簡略化、小型化されるサーマルヘッド
を提供することである。 【構成】 発熱抵抗体２６は、配列順に沿って４ｋ＋
１，４ｋ＋２，４ｋ＋３，４ｋ＋４（ｋ＝０〜５）番目
の６個毎にブロックＢ１〜Ｂ４に区分され、これらはブ
ロック選択信号ＢＬ１〜ＢＬ４のいずれか一つを入力す
ることによっていずれか１つが選択される。選択された
ブロックＢには、各ブロック内のビット数の数の容量を
有するシフトレジスタ５３、ラッチ回路５２、ＡＮＤ素
子５１およびトランジスタ４９を介する表示データが与
えられる。このような動作が残余のブロックＢ２〜Ｂ４
についてそれぞれ行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いわゆるラインサーマ
ルヘッドやシリアルサーマルヘッドなどのサーマルヘッ
ドに関する。

【０００２】

【従来の技術】図５は、典型的な従来例のサーマルヘッ
ド１のブロック図である。サーマルヘッド１は共通電極
２に接続された複数の分岐電極３の端部にそれぞれ発熱
抵抗体４が接続され、各発熱抵抗体４の他端部にはそれ
ぞれ個別電極５を介して、たとえばパワートランジスタ
などのスイッチング素子６が個別に接続される。各スイ
ッチング素子６の出力端子は、共通に接地配線７に接続
され、各スイッチング素子６の制御信号入力端子にはＡ
ＮＤ素子８がそれぞれ接続される。

【０００３】前記スイッチング素子６およびＡＮＤ素子
８は、集積回路技術によって形成される駆動回路素子９
内に形成され、駆動回路素子９内にはさらに全てのＡＮ
Ｄ素子８の数と同一のビット数のシフトレジスタ１０お
よびラッチ回路１１が形成される。

【０００４】本従来例では、発熱抵抗体４が２４個であ
る場合を想定し、これを配列順に６個ずつ４つのグルー
プＧ１〜Ｇ４の４つのブロックに区分する場合を想定す
る。したがってスイッチング素子６、ＡＮＤ素子８はそ
れぞれ２４個ずつ用いられ、ＡＮＤ素子８には、前記ブ
ロックＧ１〜Ｇ４毎にストローブ信号ＳＢ１〜ＳＢ４が
それぞれ入力され、かつ共通に出力の可否を切換える信
号ＢＥＯが入力される。各ストローブ信号ＳＢ１〜ＳＢ
４は、ローアクチブな信号であり、したがって各ストロ
ーブ信号ＳＢ１〜ＳＢ４ごとに反転素子１２がそれぞれ
接続される。

【０００５】図６は、サーマルヘッド１の動作を説明す
るタイムチャートである。シフトレジスタ１０には図６
（９）に示すように、２４個の発熱抵抗体４に対応する
２４ビットのデータＤ１〜Ｄ２４からなる表示データＤ
が、図６（１）および図６（２）に示すようにクロック
信号ＣＫとともに、シリアル信号で入力される。所定の
タイミングで図６（３）のラッチ信号ＬＴがラッチ回路
１１に入力され、シフトレジスタ１０のデータをラッチ
する。この後、図６（４）のストローブ信号ＳＢ１が第
１ブロックＧ１の前記各ＡＮＤ素子８に共通に入力さ
れ、図６（８）の出力切換信号ＢＥＯが全てのＡＮＤ素
子８に共通に入力される。

【０００６】これにより、ラッチ回路１１にラッチされ
ている表示データＤを第１ブロックＧ１のスイッチング
素子６に出力する。スイッチング素子６は表示データに
対応して導通または遮断状態に設定され、導通状態の場
合には共通電極２からの電流が発熱抵抗体４を介して接
地配線７に流れ、この発熱抵抗体４が発熱駆動される。
この後、各ブロックＧ２〜Ｇ４には、対応するストロー
ブ信号ＳＢ２〜ＳＢ４と前記出力切換信号ＢＥＯとが順
次印加され印字動作が続行する。

【０００７】

【発明が解決しようとする課題】従来例のサーマルヘッ
ド１では、用いられる駆動回路素子９において、ＡＮＤ
素子８が発熱抵抗体４と同数で形成されており、またシ
フトレジスタ１０およびラッチ回路１１も発熱抵抗体４
の数と同一ビット数が必要であり、駆動回路素子９の構
成が複雑になりコストがかさむという課題を有してい
る。また前記構成が複雑になる点で、駆動回路素子９が
大型化しサーマルヘッド１の小型化が困難であるという
課題を有している。

【０００８】また駆動回路素子９において、発熱抵抗体
４からの駆動電流が流れるスイッチング素子６には一般
に２４Ｖの電源電圧が供給されており、一方、シフトレ
ジスタ１０、ラッチ回路１１およびＡＮＤ素子８には５
ボルトの電源電圧が供給される。このように電源電圧が
大きく異なる異種の回路素子を単一の駆動回路素子９内
に一体に形成する際には、導体の幅や膜厚あるいは絶縁
特性などの点で異なる技術で形成されることになり、異
種の製造工程を一体化する必要があり製造工程が繁雑に
なるという課題を有している。

【０００９】本発明の目的は、上述の技術的課題を解消
し、構成を簡略化することができ、かつ小型化を図るこ
とができるサーマルヘッドを提供することである。

【００１０】

【課題を解決するための手段】本発明は、一方端に共通
な駆動電力が供給される複数の発熱抵抗体を複数個ずつ
ブロックに区分するとともに、各ブロックに対応する複
数種類の選択信号のいずれか一つが入力されて導通状態
に切換わる複数のスイッチング手段が各発熱抵抗体の他
端にそれぞれ接続されて成るブロック選択手段と、各ス
イッチング手段の出力が、各ブロック毎の対応する配列
位置のスイッチング手段に亘りそれぞれ共通に接続さ
れ、発熱抵抗体を共通電位に導通／遮断する複数の駆動
手段と、各ブロック毎の発熱抵抗体と同一ビット数のシ
リアルデータをパラレルデータに変換するデータ変換手
段と、データ変換手段からのパラレルデータを、出力制
御信号が入力されている期間に亘り各駆動手段に出力す
る複数のゲート手段とを含むことを特徴とするサーマル
ヘッドである。

【００１１】また本発明は、前記ブロック選択手段と駆
動手段とは、集積回路素子として構成され、データ変換
手段と複数のゲート手段とは他の集積回路素子として構
成されることを特徴とする。

【００１２】

【作用】本発明に従うサーマルヘッドは、一方端に共通
な駆動電力が供給される複数の発熱抵抗体を、複数個ず
つブロックに区分する。各発熱抵抗体の他端にはブロッ
ク選択手段の各スイッチング手段がそれぞれ接続され
る。すなわちスイッチング手段は、発熱抵抗体と同数で
ある。前記スイッチング手段の出力は、各ブロック毎の
対応する配列位置のスイッチング手段に亘りそれぞれ共
通に接続され、複数の駆動手段にそれぞれ接続される。
すなわち駆動手段は、一つのブロック内の発熱抵抗体の
数だけ用いられ、発熱抵抗体を共通電位に導通／遮断す
る。

【００１３】一方、各ブロック毎の発熱抵抗体と同一ビ
ット数のシリアルデータはデータ変換手段によりパラレ
ルデータに変換され、このデータ変換手段からのパラレ
ルデータは複数のゲート手段を介して、ゲート手段への
出力制御信号が入力されている期間に亘り、各駆動手段
に出力される。

【００１４】すなわち本発明では、前記ゲート手段は一
つのブロック内の発熱抵抗体の数だけ用いられ、各ゲー
ト手段にパラレルデータを出力するデータ変換手段のビ
ット数も前記ゲート数と同一ビット数に選ばれる。この
点で構成の小型化と簡略化とを図ることができる。

【００１５】また前記ブロック選択手段と駆動手段とが
集積回路素子として構成され、データ変換手段と複数の
ゲート手段とが他の集積回路素子として構成される場
合、発熱抵抗体からの駆動電流が流れる集積回路素子
と、ロジックレベルの電圧で制御される集積回路素子と
を個別に製造するので、各種集積回路素子毎に用いられ
電圧レベルに対応する単一の製造工程を用いればよく、
このような集積回路素子の製造工程を含むサーマルヘッ
ドの製造工程を簡略化することができる。

【００１６】

【実施例】図１は本発明の一実施例のサーマルヘッド２
１の電気的構成を示す回路図であり、図２はサーマルヘ
ッド２１の断面図である。サーマルヘッド２１は、たと
えばアルミニウムから成る放熱板２２上に酸化アルミニ
ウムＡｌ₂Ｏ₃などのセラミックから形成される絶縁基板
２３が搭載される。絶縁基板２３上にはガラスから成る
グレーズ層２４が形成され、この上には窒化タンタルＴ
ａ₃Ｎ₄などをスパッタリングなどの薄膜技術で数１００
Åの膜厚に成膜して抵抗体層２５が形成される。さらに
その上には、アルミニウムなどの金属をスパッタリング
やエッチングなどの薄膜技術でパターン形成する。

【００１７】すなわちサーマルヘッド２１に形成される
Ａ個（例として２４個）の発熱抵抗体２６を、後述する
予め定めるＮ個（例として６個）毎に区分し、区分され
た各ブロックＢ１，Ｂ２，Ｂ３，Ｂ４（総称するときは
参照符Ｂで示す）毎の発熱抵抗体２６の一方端に共通に
接続される共通電極２７を形成する。

【００１８】発熱抵抗体２６の他端には、発熱抵抗体２
６毎に個別電極２９が形成され、後述する構成の駆動回
路素子３０の配置領域３１内に延びて、その端部はパッ
ド部３２として構成される。前記配置領域３１と制御回
路素子３３の配置領域３４とに亘り、両端がパッド部３
６として構成される複数の接続導体３５が形成される。
前記配置領域３４内には、絶縁基板２３の端部付近から
駆動回路素子３３に表示用の制御信号や表示データなど
を供給するために両端がパッド部３７として構成される
複数の信号ライン３８が設けられ、また各配置領域３４
に亘り端部がパッド部４０として構成される共通接地電
極３９が形成される。

【００１９】絶縁基板２３上で発熱抵抗体２６を被覆し
て、たとえば窒化ケイ素Ｓｉ₃Ｎ₄から成る耐摩耗層４１
が形成される。また駆動回路素子３０および制御回路素
子３３はバンプ４２，４３を有し、前記配置領域３１内
におけるパッド部３２，３６や配置領域３４内における
パッド部３６，３７などに、はんだ層４４を介してフェ
イスダウンボンディング法で接続される。また前記信号
ライン３８および共通接地電極３９のパッド部３７，４
０には、たとえば可撓性合成樹脂材料などから成る支持
フィルム４５上に回路配線４６が形成された可撓性配線
基板４７がはんだ層４４を介して接続される。

【００２０】図１に示されるようにサーマルヘッド２１
の前記駆動回路素子３０には、各個別電極２９に入力端
が接続され、発熱抵抗体２６と同数のスイッチング手段
であるトランジスタ４８がそれぞれ設けられる。各トラ
ンジスタ４８の出力端はその配列方向に沿って隣接する
たとえば４個ずつが共通に接続され、駆動手段である６
個のトランジスタ４９の入力端に接続される。

【００２１】一つのトランジスタ４９に出力端が共通に
接続される４個のトランジスタ４８の各制御入力端子に
は、ブロック選択信号ＢＬ１〜ＢＬ４が反転回路５０を
それぞれ介して反転された信号が個別に接続される。こ
のような接続は残余の２０個のトランジスタすなわち４
個ずつ５グループのトランジスタ４８についても同様で
ある。

【００２２】すなわちブロック選択信号ＢＬ１は、前記
４個毎のトランジスタ４８の６グループの各グループの
配列方向左端のトランジスタ４８の制御入力端子に共通
に入力され、これらの各トランジスタ４８に対応する発
熱抵抗体２６がブロックＢ１を構成する。ブロック選択
信号ＢＬ２は当該４個毎の各グループの配列方向左から
２つめの各トランジスタ４８の制御入力端子にそれぞれ
接続され、これらのトランジスタ４８に対応する発熱抵
抗体２６がブロックＢ２を構成する。以下同様にブロッ
ク選択信号ＢＬ３，ＢＬ４は、４個毎のトランジスタ４
８の各グループの配列方向左から３つめおよび４つめの
トランジスタ４８の制御入力端子に共通に接続され、ブ
ロックＢ１，Ｂ２と同様にブロックＢ３，Ｂ４が構成さ
れる。

【００２３】したがってトランジスタ４９はトランジス
タ４８の前記４個毎のグループ数すなわち各ブロックＢ
１〜Ｂ４毎の発熱抵抗体２６の数である６個設けられ
る。トランジスタ４９の出力端は、前記共通接地電極３
９に共通に接続され、たとえば接地電位に接続される。
トランジスタ４９の制御入力端子は、制御回路素子３３
に接続される。

【００２４】制御回路素子３３は、出力が各トランジス
タ４９の制御入力端子にそれぞれ入力されるゲート手段
である６個のＡＮＤ素子５１を備える。当該ＡＮＤ素子
５１の各一方入力端子には、単一のストローブ信号ＳＢ
が共通に入力され、他方入力端子には本実施例において
６ビットのラッチ回路５２の各ビット毎の出力が供給さ
れる。ラッチ回路５２には、やはり６ビットのシフトレ
ジスタ５３からのデータが並列に入力される。シフトレ
ジスタ５３には、後述するような６ビット毎の表示デー
タＤとクロック信号ＣＫとが入力され、ラッチ回路５２
にはラッチ信号ＬＴが入力される。ラッチ回路５２とシ
フトレジスタ５３とがデータ変換手段を構成する。

【００２５】サーマルヘッド２１には、サーマルヘッド
２１が用いられるたとえばファクシミリ装置などの制御
回路５４が接続され、共通電極２７にたとえば２４Ｖの
電圧を供給し、各信号ＢＬ１〜ＢＬ４，ＳＢ，ＬＴ，
Ｄ，ＣＫを供給する。

【００２６】図３は、サーマルヘッド２１の動作を説明
するタイミングチャートである。本実施例では、制御回
路素子３３から６ビットのパラレルデータを出力し、こ
のパラレルな表示データＤを前記ブロック選択信号ＢＬ
１〜ＢＬ４のいずれか一つで選択される前記各ブロック
Ｂ１〜Ｂ４のいずれか一つに対応するトランジスタ４８
に入力し、これにより全２４ビットの発熱抵抗体２６を
個別に駆動しようとするものである。

【００２７】本実施例において、６ビットのシフトレジ
スタ５３には、図３（１）および同図（２）に示される
ように時刻ｔ１からｔ２にかけて、ブロックＢ１すなわ
ち図１でたとえば左から４ｋ＋１番目（ｋ＝０〜５）の
６個の発熱抵抗体２６の表示データすなわち、図３
（９）の表示データＤＴ１が入力される。図３（９）に
示す表示データＤＴ１〜ＤＴ４の各６ビットの表示デー
タには、対応する発熱抵抗体２６の図１に示す配列順番
を添字とする記号Ｄｉ（ｉ＝１〜２４）を付す。

【００２８】６ビットの表示データＤＴ１の入力終了後
の時刻ｔ３で、図３（３）に示されるようにラッチ信号
ＬＴがラッチ回路５２に入力され、シフトレジスタ５３
から６ビットのパラレルデータをラッチする。その後、
時刻ｔ４で今回印画すべき発熱抵抗体２６が属するブロ
ックＢ１を、ブロック選択信号ＢＬ１を図３（４）に示
すように入力することにより選択する。

【００２９】ブロック選択信号ＢＬ１〜ＢＬ４は、ロー
アクティブの信号であり、ブロックＢ１に属するトラン
ジスタ４８のゲートにはハイレベルの信号が供給され、
対応するトランジスタ４８は導通状態に切換えられる。
またこの時刻ｔ４で図３（８）に示すストローブ信号Ｓ
Ｂが入力される。

【００３０】本実施例のストローブ信号ＳＢは、ハイア
クティブな信号である。これにより、全ＡＮＤ素子５１
は導通し、ラッチ回路５２からの６ビットのパラレルデ
ータをそれぞれ対応するトランジスタ４９のゲートに入
力する。したがって図１の発熱抵抗体２６において、た
とえば左からの配列順４ｋ＋１（ｋ＝０〜５）番目の発
熱抵抗体２６が、ラッチ回路５２からの表示データに対
応して発熱駆動され、または非発熱状態に保持される。
発熱駆動される発熱抵抗体２６を流れる電流は、発熱抵
抗体２６、トランジスタ４８，４９を経て共通接地電極
３９に流れる。

【００３１】本実施例では、ブロックＢ１の図３の時刻
ｔ４〜ｔ５に示す所定の印画期間終了に先だって、時刻
ｔ５以前の時刻ｔ６からつぎのブロックＢ２、すなわち
図１の発熱抵抗体２６において配列順４ｋ＋２（ｋ＝０
〜５）番目の発熱抵抗体２６に関する表示データＤＴ２
がクロック信号ＣＫと共にシフトレジスタ５３に入力さ
れる。この入力が終了する時刻ｔ７と同時かまたはその
後に前記時刻ｔ５が定められる。表示データＤＴ２の詳
細は図３（９）に示される。

【００３２】この表示データＤＴ２は図３に示す時刻ｔ
８〜ｔ９のブロック信号選択ＢＬ２の入力、および図３
（８）のストローブ信号ＳＢの入力により発熱抵抗体２
６を発熱駆動する。以下同様な処理が繰り返され、図１
の配列順４ｋ＋３，４ｋ＋４（ｋ＝０〜５）番目の発熱
抵抗体２６、すなわちブロックＢ３，Ｂ４に関する表示
データＤＴ３，ＤＴ４が順次入力され、対応するブロッ
クＢ３，Ｂ４で発熱駆動を行う。

【００３３】このようにして本実施例では、一例として
２４個の発熱抵抗体２６に関して、前述のように設定さ
れたブロックＢ１〜Ｂ４毎に６ビットの表示データを供
給し、各ブロックＢ１〜Ｂ４毎に６ビット毎の印画動作
を行うようにした。これによりサーマルヘッド２１に用
いられる集積回路素子のうち、制御回路素子３３におけ
るＡＮＤ素子５１の数を従来例と比較し、２４／６＝１
／４に削減することができる。またラッチ回路５２およ
びシフトレジスタ５３の容量についても同様に１／４に
削減することができる。これにより制御回路素子３３の
構成を簡略化でき、そのチップサイズを縮小することが
できる。したがってサーマルヘッド２１の占有面積を格
段に小型化することができコストダウンを図ることがで
きる。

【００３４】またサーマルヘッド２１の駆動に必要な集
積回路素子を、発熱抵抗体２６からの駆動電流が流れる
たとえば２４ボルト系の電源で駆動される駆動回路素子
３０とトランジスタレベル５ボルト系の電源で駆動され
る制御回路素子３３とに分離している。これにより個々
の駆動回路素子３０および制御回路素子３３を製造する
にあたり、単一の集積回路素子内に前記２４ボルト系お
よび５ボルト系の異種の電源による回路構成を組み込む
必要が解消され、回路構成および製造工程の簡略化を合
わせて図ることができる。

【００３５】さらに本実施例では、同時に駆動される６
個の発熱抵抗体２６は、相互の間に表示駆動されない３
個の発熱抵抗体２６をそれぞれ介在しており、相互の熱
的な影響が排除され印画品質を向上することができる。

【００３６】図４は本発明の他の実施例のサーマルヘッ
ド２１ａの構成を示す電気回路図である。本実施例は前
述の実施例に類似し、対応する部分には同一の参照符を
付す。本実施例の注目すべき点は、前述の実施例が発熱
抵抗体２６をその配列順に沿って４ｋ＋１，４ｋ＋２，
４ｋ＋３，４ｋ＋４（ｋ＝０〜５）番目の発熱抵抗体２
６を、ブロックＢ１〜Ｂ４として区分したけれども、本
実施例では発熱抵抗体２６をその配列方向に沿って連続
する６ビット毎にブロックＢ１〜Ｂ４として区分してい
る。すなわち図４の配列方向１番目から６番目までの発
熱抵抗体２６は、前記トランジスタ４８を介して６個の
トランジスタ４９にそれぞれ接続される。一方、ブロッ
クＢ１に対応するトランジスタ４８のゲートには、ブロ
ック選択信号ＢＬ１が共通に入力される。

【００３７】ブロックＢ２は、配列方向に関して７番目
〜１２番目の発熱抵抗体２６から構成され、これらは６
個のトランジスタ４８に個別に接続され、このトランジ
スタ４８のゲートにはブロック選択信号ＢＬ２が共通に
入力される。ブロックＢ２に対応するトランジスタ４８
の出力端子は、前記ブロックＢ１の内部における同一配
列順位のトランジスタ４８の出力端子にそれぞれ接続さ
れる。すなわちブロックＢ２の各トランジスタ４８の出
力端子は、前記６個のトランジスタ４９にそれぞれ接続
されることになる。以下同様にブロックＢ３，Ｂ４の発
熱抵抗体２６がトランジスタ４８，４９に接続される。

【００３８】このような構成のサーマルヘッド２１ａも
前述の実施例で説明した印画動作と同様な動作を行うこ
とができる。すなわち本実施例も前述の実施例で述べた
効果と同様な効果を達成することができる。

【００３９】本発明における発熱抵抗体２６の数は、前
記実施例における２４個に限定されるものではなく、任
意の数であってよいのは勿論である。またこれらの発熱
抵抗体２６を区分して得られるブロックの数は４ブロッ
クに限定されるものではなく、２ブロックや３ブロック
あるいは５以上のブロック数に区分されてよいのは勿論
である。発熱抵抗体２６の総数をＮｈとし、ブロック数
をＮｂとすると、ＡＮＤ素子５１の数はＮｈ／Ｎｂとな
り、ＡＮＤ素子５１などの制御回路素子３３の内部回路
素子の数を削減するには、多くのブロック数Ｎｂに区分
することが望ましい。

【００４０】

【発明の効果】以上のように本発明に従えば、サーマル
ヘッドは、一方端に共通な駆動電力が供給される複数の
発熱抵抗体を複数個ずつブロックに区分する。各発熱抵
抗体の他端にはブロック選択手段の各スイッチング手段
がそれぞれ接続される。すなわちスイッチング手段は、
発熱抵抗体と同数である。前記スイッチング手段の出力
は、各ブロック毎の対応する配列位置のスイッチング手
段に亘りそれぞれ共通に接続され、複数の駆動手段にそ
れぞれ接続される。すなわち駆動手段は、一つのブロッ
ク内の発熱抵抗体の数だけ用いられ、発熱抵抗体を共通
電位に導通／遮断する。

【００４１】一方、各ブロック毎の発熱抵抗体と同一ビ
ット数のシリアルデータはデータ変換手段によりパラレ
ルデータに変換され、このデータ変換手段からのパラレ
ルデータは複数のゲート手段を介して、データ手段への
出力制御信号が入力されている期間に亘り各駆動手段に
出力される。すなわち本発明では、前記ゲート手段は一
つのブロック内の発熱抵抗体の数だけ用いられ、各ゲー
ト手段にパラレルデータを出力するデータ変換手段のビ
ット数も前記一つのブロック内のゲート数と同一ビット
数であればよく、この点で構成の小型化と複雑化とを図
ることができ、また構成の簡略化を図ることができる。

【００４２】また前記ブロック選択手段と駆動手段とが
集積回路素子として構成され、データ変換手段と複数の
ゲート手段とが他の集積回路素子として構成される場
合、発熱抵抗体からの駆動電流が流れる集積回路素子と
ロジックレベルの電圧で制御される集積回路素子とを個
別に製造するので各種集積回路素子毎に用いられ電圧レ
ベルに対応する単一の製造工程を用いればよく、このよ
うな集積回路素子の製造工程を含むサーマルヘッドの製
造工程を簡略化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のサーマルヘッド２１の電気
回路図である。

【図２】サーマルヘッド２１の断面図である。

【図３】サーマルヘッド２１の動作を説明するタイミン
グチャートである。

【図４】本発明の他の実施例のサーマルヘッド２１ａの
電気回路図である。

【図５】従来例のサーマルヘッド１の電気回路図であ
る。

【図６】サーマルヘッド１の動作を説明するタイミング
チャートである。

【符号の説明】

２１，２１ａ サーマルヘッド ２６ 発熱抵抗体 ３０ 駆動回路素子 ３３ 制御回路素子 ３９ 共通設置電極 ５１ ＡＮＤ素子 ５２ ラッチ回路 ５３ シフトレジスタ Ｂ１〜Ｂ４ ブロック ＢＬ１〜ＢＬ４ ブロック選択信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一方端に共通な駆動電力が供給される複
   数の発熱抵抗体を複数個ずつブロックに区分するととも
   に、各ブロックに対応する複数種類の選択信号のいずれ
   か一つが入力されて導通状態に切換わる複数のスイッチ
   ング手段が各発熱抵抗体の他端にそれぞれ接続されて成
   るブロック選択手段と、 各スイッチング手段の出力が、各ブロック毎の対応する
   配列位置のスイッチング手段に亘りそれぞれ共通に接続
   され、発熱抵抗体を共通電位に導通／遮断する複数の駆
   動手段と、 各ブロック毎の発熱抵抗体と同一ビット数のシリアルデ
   ータをパラレルデータに変換するデータ変換手段と、 データ変換手段からのパラレルデータを、出力制御信号
   が入力されている期間に亘り各駆動手段に出力する複数
   のゲート手段とを含むことを特徴とするサーマルヘッ
   ド。
2. 【請求項２】 前記ブロック選択手段と駆動手段とは、
   集積回路素子として構成され、データ変換手段と複数の
   ゲート手段とは他の集積回路素子として構成されること
   を特徴とする請求項１記載のサーマルヘッド。