JPH01232072A

JPH01232072A - ライン状並列負荷の駆動装置

Info

Publication number: JPH01232072A
Application number: JP63059649A
Authority: JP
Inventors: Kazuhiro Chiba; 千葉　和弘; Noriko Baba; 馬場　典子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-03-14
Filing date: 1988-03-14
Publication date: 1989-09-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕この発明は、サーマルヘッドの発熱抵抗体のようなライ
ン状に配列された並列負荷の駆動装置に関するものであ
る。

〔従来の技術〕

第１１図は例えば特公昭６２−２１４６９号公報に示さ
れた従来のサーマルへラドの一例である。

第１１図において、１０１は発熱抵抗体であり、第１２
図に示すように絶縁基板１０２上に一列に並設されてい
る。１０３は半導体集積回路からなる電子回路部であり
、第１２図に示すように発熱抵抗体１０１に隣接して基
板１０２上に配設されている。

電子回路部１０３は次のように構成されている。

即ち、１０４は発熱抵抗体１０１を画像信号に応じて個
別に駆動するための駆動回路である。駆動回路１０４は
スイッチング素子を主体として構成されたもので、各一
端は発熱抵抗体１０１の各−端に接続され、各他端は電
源端子１０５に共通接続されている。そして、発熱抵抗
体１０１の各他端が共通接続されたもう１つの電源端子
１０６と電源端子１０５との間に、外部電源が接続され
る。

１０８は発熱抵抗体１０１の数と同一ビット敗、例えば
５１２ビツトのシフトレジスタであり、複数（ｎ）のグ
ループ１０８ａ−１０８ｎに分割され、グループ毎に画
像信号入力端子１０９ａ〜１０９ｎを有する。ここで、
ｎの値は、半導体−集積回路の入出力ピン数や定格消費
電力などに関わり、６４個の発熱抵抗体を１グループと
した倍数値が選択されることが多い。画像信号入力端子
１０９ａ〜１０９ｎには、シフトレジスタ１０８の各グ
ループ１０８ａ〜１０８ｎにそれぞれ入力すべき画像信
号がインバータ１１０ａ〜１１０ｎ、１１１ａ〜１１１
ｎを適宜介して入力され、シフトレジスタ１０８のグル
ープ１０８ａ　〜１０８ｎはこうして入力された画像信
号をクロック入力端子１１２から入力されるクロック信
号に従い順次右方に転送して格納する。

このようにしてシフトレジスタ１０８に格納された１ラ
イン分の画像信号は、格納が終了して直ちにラッチ信号
入力端子１１３へのラッチ信号のタイミングでランチ回
路１１４に移される。ラッチ回路１１４はこの場合出力
部にゲート機能を持っており、そのゲート端子に出力許
可信号入力端子１１５から出力許可信号が入力された期
間だけラッチした内容を出力するように構成されている
。

そしてラッチ回路１１４から出力された画像信号が前記
駆動回路１０４に供給されることにより、駆動回路１０
４は画像信号に応じて内蔵のスイッチング素子が選択的
にオン状態となる。これによって発熱抵抗体１０１が画
像信号に応じて選択的に通電され、発熱する。発熱抵抗
体１０１は、サーマルヘッドと圧接して相対的に移動す
る感熱記録紙の、発熱した抵抗体に対向する部位が所要
の濃度に黒化するまで前記出力許可信号で定まる時間だ
け通電され、出力許可信号の停止とともにその通電が停
止される。このようにして１ライン分の記録が終了し、
次の１ラインの記録準備状態となる。以下入力端子１０
９に１ライン分の画像信号が入力される毎に同様な動作
を行うことによって、二次元の画像記録が行われる。

従来のサーマルヘッドは、以上のように構成されており
、高速に画像信号を入力転送でき、記録時間を短縮でき
た。しかし、全ての発熱抵抗体を同時駆動すると大電力
を必要とする欠点があり、省電力駆動も採用される。

第１３図は、例えば５１２個の発熱抵抗体を備えたサー
マルヘッドを用いてｎ＝８の入力端子構成での、省電力
化駆動の一例である。同図（りは５１２個の発熱抵抗体
を６４個を１グループとしたＧ１−０８のｎ＝８でのグ
ループ分割例を示す図であり、同図（ｂ）は図示のよう
に２グループづつ順次に発熱駆動する例を示している。

このような駆動により、駆動に要する電力を２に低減で
きる。

ただし、ｌラインの記録時間は同時駆動の４倍になる。

今までの説明においては、２値記録を念頭に述べたが、
テレビジョン画像などの場合には６４階調以上の多値記
録を必要とする。この多値記録は、一般にパルス幅を変
えて発熱時間を制御するパルス幅制御駆動法で実現でき
る。この駆動法では、階調数以上の１２８回程度のテレ
ビジョン画像に応じた駆動データの入れ換えを行う必要
がある。

つまり、多階調画像の１ラインの記録時間Ｔは、最短で
、Ｔ＝　（Ｐ　ｘ　ｔ　）　ｘ　Ｌ　Ｘ　−・・・（１）
但し、Ｐｉｌグループの発熱抵抗体数ｔ；駆動データの転送速度Ｌ；駆動データの入れ換え回数Ｂ；同時駆動のグループ数と表現できる。Ｐ＝６４．ｔ＝２５０ｎｓ、Ｌ＝１２８
、ｎ＝８．８＝２の条件ではＴ＝８．１９２　ｍｓとな
り、約４８０ラインで１画面となるＮＴＳＣ画像のモノ
クロ記録時間は、約４秒となる。ここで、１２８の階調
数を実現する場合のしは２５６程度を必要とするので約
８秒が記録時間となる。

また、１ラインの画素数はｎ＝１０（６４０画素）とｎ
＝１２（７６Ｂ画素）も存在し、Ｂ＝２で記録時間がさ
らに長くなる。しかも、カラー画像では、イエローとマ
ゼンタとシアンの３インクを面順次に印刷記録するため
、さらに３倍の印刷記録時間を必要とする。

〔発明が解決しようとする課題〕

従来のライン状並列負荷の駆動装置は以上のように構成
されているので、 ■１グループの駆動データの転送時間が長い■並列負荷
の総数によって省電力のために実施する記録条件が異な
り動作が一定しないなどの問題点があった。

これらは、例えばサーマルヘッドを使用した印刷記録機
器において、 ■印刷記録時間が長い ■十分な階調数が得られない ■印刷濃度が不安定などの性能劣化に関係しており、これらの面での改善を
必要とした。

この発明は上記のような従来のものの問題点を解消する
ためになされたもので、転送時間の短縮とグループ数に
関与しない順次駆動による駆動を両立させることができ
るライン状並列負荷の駆動装置を得ることを目的とする
。

〔課題を解決するための手段〕

この発明に係るライン状並列負荷の駆動装置は、１グル
一プＰ個の並列負荷を、Ｍ個を１つの集合ブロックとす
るＱプロ７りに分割してＰ＝ＭＸＱとし、Ｑ個の負荷の
オン／オフ駆動をＭ回だけ順次駆動する構成としたもの
である。従って、ｎグループの場合、その並列負荷の総
数をＳとすると、Ｓ＝ｎｘＰ＝Ｍｘ　（ｎＸＱ）となり
、ｎＸＱ個の負荷を同時駆動し、Ｍ回の順次駆動によっ
て負荷の駆動を行うようにしたものである。

〔作用〕

この発明におけるＰ＝ＭＸＱの分割は、従来のＭ＝１　
（固定）に対して、Ｍ≧２の整数であることが条件であ
る。従って、Ｐ＝６４を仮定すればＱ≦３２となり、こ
のＱに負荷の０Ｎ１０ＦＦ駆動データを対応させれば、
転送データ数が１／Ｍとなるので、データ転送時間は１
／Ｍとなる。また、駆動電力は１／Ｍとなる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるライン状並列負荷の駆動装
置を示し、ここではＰ−６４，Ｍ＝４．Ｑ＝１６を仮定
している。図中、１０８は１６ビツトのシフトレジスタ
、ｌは１６個の２／４デコーダ、１１４は６４個のラッ
チ回路、１０４は６４個のＯＲ回路からなる駆動回路、
１０１は並列負荷の６４個の発熱抵抗体である。ここで
、シフトレジスタ１０８には並列負荷の０Ｎ１０ＦＦデ
ータ（以下、ＤＡＴＡと称す）とクロック信号（以下、
ＣＬＯＣＫと称す）を、２／４デコーダ１には順次駆動
信号（以下、ＰＨ３Ｉ、ＰＨ３２と称す）を、ラッチ回
路１１４にはラッチのタイミング信号（以下、ＬＡＴＣ
Ｈと称す）を、駆動回路１０４には全体の発熱制御信号
（以下、５ＴＲＯＢＥと称す）を、発熱抵抗体１０１の
共通接続線１０６には電圧Ｖｃｃをそれぞれ入力する。

ただし、グランド及び回路への電源は簡略化のため図示
していない。本発明で新規に付加したものは、２／４デ
コーダ１およびこれの順次駆動信号の入力端子２ａと２
ｂである。５ＴＲＯＢＥ端子は従来のものでも備わって
いる。

次にこの動作について説明する。まず、２／４デコーダ
１の入力端子２ａと２ｂのＰＨ３１とＰＨ３２に“Ｌ”
を設定する。このとき、ｍ１出力が“Ｌ”でｍ２とｍ３
とｍ４の各出力が“Ｈ”になる、この状態でシフトレジ
スタ１０８には、ＤＡＴＡとこれに同期したＣＬＯＣＫ
で、１６ビソトの０Ｎ１０ＦＦデータを設定する。この
出力信号ｑ１〜ｑ１６は２／４デコーダ１の各デコーダ
Ｄ１〜Ｄ１６の出力イネーブル端子に供給される。

ここで例えばｑｌが“Ｈ”であればデコーダＤ１のｍ１
出力は“Ｈ”となり、ｑｌが“Ｌ”であればｍ１出力は
“Ｌ”のままである。ｑ２〜ｑ１６も同様に動作し、瞬
時に再設定される。この出力信号は、ラッチ回路１１４
のそれぞれのデータ端子に入力され、端子１１３のＬＡ
ＴＣＨ信号で同時サンプリングされて、それぞれの状態
が保持される。この保持データは５ＴＲＯＢＥ＝“Ｌ″
の駆動回路１０４に入力され、５ＴＲＯＢＥ＝″Ｌ″の
とき各ゲートの出力端子に接続されている発熱抵抗体が
通電発熱し“Ｈ”のとき非導通で発熱しない。以上の動
作によって、１６個（ｍｌ対応）の発熱抵抗体の０Ｎ１
０ＦＦ駆動が終わる。続いて、ＰＨ３１＝”Ｈ″とＰＨ
３２＝″Ｌ″にして同様の動作によってｍ２対応の１６
個の発熱抵抗体の０Ｎ１０ＦＦ駆動を終わる。同様に、
ＰＨ３１＝“ＬｌとＰＨ３２＝“Ｈ″でｍ３対応の発熱
駆動を、ＰＨ３１＝“Ｈ″とＰＨ３２＝”Ｈ”でｍ４対
応の発熱駆動が終わる。これで、全ての発熱駆動が完了
する。

ところで、ＮＴＳＣ方式のテレビジョン画像を印刷記録
する機器の場合、その画素構成は４８０（Ｖ）Ｘ６４０
　（Ｈ）が標準的である。従って、少な（とも５１２個
の発熱抵抗体を備える必要がある。第２図はこの一実施
例である。図において、回路１〜回路８は第１図に示し
た実施例と同一のものであり、それぞれに６４個の発熱
抵抗体が図示のように接続されている。このとき、５Ｔ
ＲＯＢＥとＬＡＴＣＨ，ＰＨ３２，ＰＨ３Ｉ、ＣＬＯＧ
Ｋは共通接続されるが、０Ｎ１０ＦＦデータはＤＡＴＡ
１〜ＤＡＴＡ８によって独立にそれぞれの回路に１６ビ
ツトだけ入力される構成となっている。このように、発
熱抵抗体数が変化しても同時駆動の素子数とＤＡＴＡ線
数が変わるだけでデータ転送時間と順次駆動数は変化し
ない。

第２図での１ラインの印刷記録時間Ｔは、最短で、Ｔ＝　　（Ｑ−ｔ）ＸＭＸＬ　　　　　　　　　　　・
　（２）となる。Ｑ＝１６．ｔ＝２５０ｎｓ、Ｍ＝４の
条件で、Ｌ＝１２８（６４階調相当）の場合Ｔ＝２゜０
４８ｍ５となり、Ｌ＝２５６　　（１２８２８階調相当
場合Ｔ　＝４．０９６　ｍ　ｓとなる。つまり、印刷イ
ンクの熱応答特性が改良されると仮定すれば、従来比で
４倍の高速化が達成できる。一般化した改善比Ｅは、Ｔ
、を（１）式、Ｔ２を（２）式として、となる。回路規
模は双方に共通な駆動回路とラッチ回路を除いて比較す
れば従来例（第１１図）で２７２ゲートを要するのに対
し本発明では２１２ゲート（市販のゲートアレイの数値
を引用して算出）となり、ハード量も小さい。

第３図は、本発明の他の実施例であり、第１図の実施例
での２７４デコーダ１とラッチ回路１１４を統合したア
ドレッサブル・ラッチ回路１２と８ビット並列にＤＡＴ
Ａを入力する端子構成と１６ビツトのＤＦＦ回路１１を
採用したものである。

なお、１６ビツトのＤＡＴＡはＣＬＫｌの立上りと立下
りの両エツジを使用して各８ビツトづつ入力すればよい
。

第４図は第３図の一実施例を回路２１〜回路２８に使用
して８グループに拡張した実施例であり、５ＴＲＯＢＥ
とＬＡＴＣ）ＩとＰＨ３２とＰＨ５１およびＤＡＴＡは
共通接続され、ＣＬＫ１〜ＣＬＫ８の８ＣＬＯＣＫでそ
れぞれの回路にＤＡＴＡが入力される構成となっている
。

第５図は入力線を削減する構成とＭ＝８の順次駆動を採
用したときの一実施例であり、３／８デコーダ２１と８
ビツトのシフトレジスタ２２と分配器２３を使用する。

分配器２３には５ＴＡＲＴとＣＬＯＣＫとＤＡＴＡ線が
接続される。第７図のように、デコーダ信号（ＰＨ３１
，ＰＨ３２゜ＰＨ３３）と８ビツトのＤＡＴＡ　（ＤＡ
ＴＡＩ〜ＤＡＴＡ８）とＬＡＴＣＨを多重化してＣＬＯ
ＣＫで入力し、それぞれを分離してＤＡＴＡ、ＰＨ８１
〜ＰＨ３３，ＬＡＴＣＨをそれぞれに対応する回路に送
出すれば第１図と同様な動作が可能になる。このとき５
ＴＡＲＴはイニシャライズなどのために使用すればよい
。

第６図は第５図の実施例を採用して８グループに拡張す
る構成を示したもので、５ＴＲＯＢＥと５ＴＡＲＴとＣ
ＬＯＣＫが共通でＤＡＴＡ１〜ＤＡＴＡ８を個別に入力
すればよい。

第８図は本発明のさらに他の実施例であり、Ｐ＝６４．
Ｍ＝４．Ｑ＝１６の場合を仮定している。

このとき、３１．３２，３３．３４は５ＴＲＯＢＥ信号
であり、他はこれまでの実施例と同様の構成である。こ
こで、５ＴＲＯＢＥ信号３１のみが“Ｌ”で５ＴＲＯＢ
Ｅ信号３２．５ＴＲＯＢＥ信号３３．５ＴＲＯＢＥ信号
３４がＨ１なら、左端の抵抗体から４本毎に１６個の抵
抗体が駆動状態となる０次に、５ＴＲＯＢＥ信号３２の
みが“Ｌ”となったときには左端から２番目の抵抗体か
ら４本毎に、５ＴＲＯＢＥ信号３３のみが“Ｌ”のとき
は左端から３番目の抵抗体から４本毎に、５ＴＲＯＢＥ
信号３４のみ力びＬｌのときは左端から４番目の抵抗体
から右端まで４本毎に１６個の抵抗体が駆動状態となる
。このようにして、第１図の２７４デコーダの代わりに
５ＴＲＯＢＥ線を複数設けることによっても同様の機能
は実現可能である。この場合、入力端子数はふえるが、
デコーダが不必要となったことで、回路規模はさらに縮
小できる。

第９図は第８図の実施例を採用して８グループに拡張し
、５１２個の抵抗体での構成を示したもので、第８図と
同様の回路１１〜１８にＤＡＴＡ１〜８のみ個別に入力
すれば、他のコントロール線は共有できる。ここでは１
１　ｘ　４の場合を述べたが、どんな値でもＭの数だけ
ストローブ線を設ければ、同様の構成で実現できる。

第１０図はこの発明のさらに他の実施例である。

図中、４１は駆動抵抗体を指示するデータ（以後Ｐｉ、
Ｐ２と称す）の入力端子、４２は２／４デーコーダであ
る。入力端子４１より入力されたＰｌ。

Ｐ２は２／４デコーダ４２により、６００″のときはに
、のみ“Ｌ″でｋｔ　、に：＋　、ｋａはＨ″に、＠０
１”のときはに２のみ“Ｌ″でに、、に１．に４は１Ｈ
”に、“１０″のときはに３のみ“Ｌ”に、′１１”の
ときはに４のみ“Ｌ″となる。この信号が第８図の５Ｔ
ＲＯＢＥ信号３１〜３４と同様の働きをし、第８図と同
様の動作が実現できるとともに、入力端子数を減らすこ
とができる。駆動抵抗体を指示する信号４１はＭ＝４で
２ビツトだが、Ｍ＝８で３ビツト、Ｍ＝１６で４ビツト
などＭが多くなってもそれほど数が増えないので、Ｍの
値が多いほど有効である。

このように、本実施例によれば駆動データの転送速度を
向上させることができて、しかも１ラインの画素数に関
与しない一定の省電力化順次駆動を可能にするので、プ
リンタ装置に適用して記録時間の短縮、１２８階調以上
の階調特性、一定な印刷濃度特性などの諸性能の改善を
経済的に実現できるという効果がある。

なお、上記実施例ではＭ＝４とＭ＝８について説明した
が、他の、例えばＭ＝２やＭ＝１６などでも同様に実現
できる。またＰも６４に限るものでなく他の数値でもよ
い。

また、上記実施例では全負荷の駆動を行なったのちこれ
を繰返して所望の動作を行なうものについてのみ説明し
たが、各ブロック中の所定個の負荷を同時駆動しこれの
繰返しで対応する並列負荷の所望の動作を終えたのち同
様の動作を他の負荷に対して順次実施することにより全
負荷の駆動を行なうようにしてもよく、上記実施例と同
様の効果を奏する。

さらに、ハード構成も実施例に限らず、本発明の主旨を
具現化する構成であれば適用の範囲内である。

最後に、本発明の実施例はサーマルヘッドを例にとって
説明したが、並列負荷の発熱抵抗体を除去して別途に用
意した面状抵抗体に圧接通電して記録を行う装置で使用
する通電ヘッドあるいは光学的に記録を行う装置で使用
するＬＥＤアレイヘッドなどにも適用可能である。なお
本出願でいうライン状並列負荷とは、物理的にライン状
という意味のみならず、むしろ同時に駆動する必要のあ
る多数の負荷を想定しており、負荷の種類あるいは動作
条件（電圧、電流、放電など）に関係せずに適用可能で
ある。

〔発明の効果〕

以上のように、本発明に係るライン状並列負荷の駆動装
置によれば、並列負荷を複数のブロックに分割し、各ブ
ロックの中の所定の負荷を同時に駆動するようにしたの
で、駆動データの転送が短時間で済み、しかも順次駆動
数をグ°ループ数に依存せずに駆動できるという効果が
ある。

【図面の簡単な説明】

第１図、第３図、第５図、第８図、第１θ図は本発明の
基本回路構成の実施例を示す図、第２図。第４図、第６図、第９図はそれぞれの基本回路構成を並
設して負荷数を拡張した実施例を示す図、第７図は多重
化ＤＡＴＡの一実施例を示すタイミング図、第１１図は
従来のサーマルヘッドの実施例を示す図、第１２図はサ
ーマルヘッドの部品配置図、第１３図はサーマルヘッド
の省電力化駆動例を示す図である。図中、１は２／４デコーダ、２ａ、２ｂ、３は信号入力
端子、１１は１６ビツトＤＦＦ回路、１２はアドレッサ
ブル・ラッチ回路、２１は３／８デコーダ、２２は８ビ
ツトのシフトレジスタ、２３は多重化ＤＡＴＡの分配器
、１０１は発熱抵抗体、１０４は駆動回路、１０５．１
０６は電源端子、１０８はシフトレジスタ、１１４はラ
ッチ回路、１０９は画像信号に応じた駆動データの入力
端子、１１２はシフトクロック信号の入力端子、１１３
はラッチ信号の入力端子、１１５は出力許可信号入力端
子である。なお図中同一符号は同−又は相当部分を示す。 ”　　　　　　　　　　　　　　　　　　　　　　Ｏ−
Ｑ）　　　　　　　　　　　　　　　！’−トＦ＋−ｓ
寸のく冒二　　　〇Ｑ

Claims

【特許請求の範囲】

（１）Ｐ個の並列負荷を１グループとするｎグループか
らなる総数Ｓ＝ｎ×Ｐの並列負荷を、外部信号に応じた
所要の動作を行なうように駆動する装置において、Ｍ個の負荷を１ブロックとするＱブロックからなるＰ個
の並列負荷のうち、各ブロック中の所定数Ａ個の負荷を
ｎ・Ｑブロックのすべてにつき上記外部信号に応じて同
時に駆動する、上記所定数Ａ個の同時駆動を（Ｍ／Ａ）
回順行うことにより全負荷の駆動を行ないこれをＬ回繰
返すか、または上記所定数Ａ個の同時駆動をＬ回繰返し
これを負荷の全体に対し（Ｍ／Ａ）回だけ順次行なうこ
とにより、上記所要の動作を行なわせるようにしたこと
を特徴とするライン状並列負荷の駆動装置。