CN1956189A - 叠层半导体装置及叠层半导体装置的下层模块 - Google Patents

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chip
splicing ear
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upper layer
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川端毅
伊藤史人
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明公开了叠层半导体装置及叠层半导体装置的下层模块。目的在于：能够在叠层半导体装置中，很容易地进行包含连接端子在内的检查，实现可靠性较高的叠层半导体装置。叠层半导体装置的下层模块，包括：第一衬底11、和保持在第一衬底11上的第一半导体芯片21。在第一衬底11的上表面，设置有分别与第一芯片端子22电连接的多个第一芯片连接端子13、和分别能够与具备了第二半导体芯片的上层模块电连接的多个上层模块连接端子14，在第一衬底11的背面设置有多个外部衬底连接端子15。各第一芯片连接端子13分别与规定的外部衬底连接端子15电连接，各上层模块连接端子14分别在规定的芯片连接端子13和规定的上述外部衬底连接端子14之间电连接。

Description

叠层半导体装置及叠层半导体装置的下层模块
技术领域
本发明涉及叠层多个半导体装置而形成的叠层半导体装置及叠层半导体装置的下层模块。
背景技术
随着对包含携带电话及数码照相机等的各种电子设备的小型化及高性能化的要求，正在开发电子部件，特别是将多个半导体装置叠层在一起的叠层半导体装置。
例如，示出了将保持有第一半导体芯片的第一半导体封装体、和保持有第二半导体芯片的第二半导体封装体叠层在一起的结构(例如，参照专利文献1)。
在这样的叠层半导体装置中，不能在安装时对叠层的半导体芯片进行检查，而是必须在叠层后进行检查。当在叠层后的检查中，所叠层的半导体芯片被判断为不良半导体芯片时，必须或者将整个叠层半导体装置作为不良品废弃，或者是按顺序拆掉安装的各个地方，再次进行安装等工序，因此成品率较低。
针对这个问题，还示出了在将多个芯片叠层在一起，进行安装的叠层半导体装置中，包括安装时所用的实际组装用端子、和用以检查质量的检查用端子的结构(例如，参照专利文献2)。
此时，首先将安装结束的芯片检查用垫(pad)、和所叠层的芯片检查用端子接合在一起，从安装结束的芯片检查用垫输入检查用信号来进行检查，当检查结果较好时，将叠层的检查结束的芯片安装用端子连接在安装结束的芯片安装用垫上，进行安装。
但是，该叠层模块，是将芯片直接保持在衬底上的结构，难以将其使用在对将芯片安装在子衬底(sub-substrate)上的封装体进行叠层的时候。
而且，还示出了能够在叠层半导体装置中，很容易对电特性进行检查的结构(例如，参照专利文献3)。
在该半导体装置中，形成有与半导体芯片电连接的第一及第二端子。这样一来，能够将第一端子使用于和其它部件电连接，将第二端子使用于对电特性进行的检查。
并且，还示出了能够在栅格阵列型半导体封装体中，很容易对表面安装时的信号插脚(singal pin)和电路衬底的电路图案的接合进行导通检查及对已完成的半导体封装体进行电试验的结构(例如，参照专利文献4)。
【专利文献1】特开2004-363126号公报
【专利文献2】特开2004-281633号公报
【专利文献3】特开2002-83897号公报
【专利文献4】特开平9-223725号公报
随着电子设备的小型化、和薄型化的发展及半导体芯片的薄片化技术的发展，对实现叠层半导体芯片的高性能化的要求越来越强烈。在这种情况下，要求一种能够进行用以保障所叠层的半导体装置的叠层前的可靠性的检查的叠层半导体装置。例如，必须检查连接端子和突起电极之间的导通状态，该连接端子用以与保持在上层的半导体装置连接，该突起电极用以与外部设备连接。可是，例如，在专利文献3所示的以往的叠层半导体装置中，存在有这样的问题：虽然能够用第二端子进行检查，但是不能进行包括叠层用的连接端子的检查。
并且，在专利文献4所示的以往的叠层半导体装置中，存在有这样的问题：虽然能够用信号插脚和接触垫(contact pad)进行导通检查，但是会因接触到接触垫的探针而产生损伤，因此很容易在叠层时产生接触不良。并且，还存在有检查装置价格昂贵的问题。
发明内容
为了解决上述以往的问题，本发明的目的在于：能够在叠层半导体装置中很容易地进行包含连接端子的检查，实现可靠性较高的叠层半导体装置。
为了达到上述目的，本发明的结构是：使将叠层半导体装置的下层模块与上层模块连接在一起的上层模块连接端子，在保持在下层模块的半导体芯片的端子、和把下层模块与外部衬底连接在一起的端子之间电连接。
具体地说，本发明所涉及的半导体装置的下层模块，包括：第一半导体芯片，具有多个第一芯片端子；以及第一衬底，具有平面尺寸大于第一半导体芯片的平面尺寸的第一芯片保持面，将第一半导体芯片保持在第一芯片保持面上。其特征在于，上述第一衬底，具有：多个第一芯片连接端子，设置在第一芯片保持面上，与各第一芯片端子电连接；多个上层模块连接端子，设置在第一芯片保持面上的第一半导体芯片的保持区域的外侧部分上，且能够与具备了第二半导体芯片的上层模块电连接；以及多个外部衬底连接端子，分别设置在与第一芯片保持面相反一侧的面上。各第一芯片连接端子，分别与外部衬底连接端子电连接。各上层模块连接端子，分别在第一芯片连接端子、和对应的外部衬底连接端子之间电连接。
根据本发明的叠层半导体装置的下层模块，由于各第一芯片连接端子分别与外部衬底连接端子电连接，各上层模块连接端子分别在第一芯片连接端子和对应的外部衬底连接端子之间电连接，因此能够使用外部衬底连接端子，在检查第一半导体芯片的性能时，同时进行上层模块连接端子的检查。因而，不必为了进行上层模块连接端子的导通检查，而让探针接触到上层模块连接端子上，因此能够防止探针对上层模块连接端子带来的损伤。其结果是能够抑制产生连接不良的现象，实现可靠性较高的叠层半导体装置。并且，由于能够在进行第一半导体芯片的性能检查的同时，进行上层模块连接端子的检查，因此能够缩短检查时间，还能够使检查装置简单化。
在本发明的叠层半导体装置的下层模块中，最好在各外部衬底连接端子设置有能够与外部衬底连接的突起电极。
在本发明的叠层半导体装置的下层模块中，最好多个上层模块连接端子的至少一部分设置在上层模块上且能够与电连接在第二半导体芯片的多个下层模块连接端子的任意一个电连接。
在本发明的叠层半导体装置的下层模块中，最好上层模块连接端子的数目大于或等于设置在上层模块中的下层模块连接端子的数目。通过采用这样的结构，能够使下层模块连接端子的数目与不同的多种类上层模块相对应。
在本发明的叠层半导体装置的下层模块中，最好多个下层模块连接端子中的至少一个下层模块连接端子是需要高速信号传达的高速信号处理端子。多个上层模块连接端子中的与高速信号处理端子电连接的上层模块连接端子，通过设置在芯片保持面上的表面布线与第一芯片连接端子电连接，同时，通过贯穿第一衬底的贯穿导体与外部衬底连接端子电连接。通过采用这样的结构，能够以最短距离使第一芯片连接端子、上层模块连接端子和外部衬底连接端子电连接。因此，能够降低第一衬底的传送线路的阻抗。其结果是，例如，当将半导体存储器使用在上层模块中时，能够用一样的时间安排(timing)对来自地址端子和数据端子的信号进行高速信号处理，能够实现可进行高速动作的叠层型半导体模块。
在本发明的叠层半导体装置的下层模块中，最好第一芯片连接端子和上层模块连接端子，通过让设置在第一芯片保持面上的表面布线、及埋入到第1衬底中的埋入布线的至少之一介于中间而相互电连接。上层模块连接端子和外部衬底连接端子，通过让贯穿第一衬底的贯穿导体或不贯穿第1衬底而形成的多个非贯穿导体介于中间而相互电连接。
在本发明的叠层半导体装置的下层模块中，最好上层模块连接端子中的至少一个上层模块连接端子，通过让埋入第一衬底的埋入布线、及将埋入布线和上层模块连接端子电连接的非贯穿导体介于中间而与第一芯片端子电连接，并且，通过让贯穿第一衬底的贯穿导体介于中间而与外部衬底连接端子电连接。非贯穿导体及贯穿导体设置在上层模块连接端子的下侧。通过采用这样的结构，使设置在第一芯片安装面的布线仅成为需要设置在第一连接端子附近的最小限度的布线。并且，由于能够有效地利用上层模块连接端子下侧的区域，因此能够增加第一衬底的第一芯片保持面的布线图案的设计自由度，提高半导体装置的可靠性。
此时，最好非贯穿导体及贯穿导体，分别与上层模块连接端子的下表面中的、在平面上距离最远的两个区域的不同侧接触在一起。通过采用这样的结构，能够减少在非贯穿导体和贯穿导体产生短路的现象。从而，能够在维持半导体装置的可靠性的同时，使检查工序简单化。并且，能够避免在通过阻焊剂(solder resist)等保护上层模块连接端子时，贯穿导体和非贯穿导体的至少一部分在阻焊剂的开口部分上重叠的现象。并且，也可以使贯穿导体和非贯穿导体分开到不露出阻焊剂开口部分。如上所述，能够在上层模块连接端子的阻焊剂开口部分维持平坦度，同时，能够在叠层上层模块时维持连接强度。
在本发明的叠层半导体装置的下层模块中，最好第一半导体芯片，是通过倒装片接合方式、引线接合方式或胶带自动接合方式保持在第一衬底上的。
此时，最好多个第一半导体芯片，作为叠层芯片保持在第一芯片保持面上，该叠层芯片是通过将两个第一半导体芯片以与设置了第1芯片端子的面相反一侧的面彼此面对面的形式叠层而成。两个第一半导体芯片的其中之一的各第一芯片端子，是分别通过倒装片接合方式与对应的第一芯片连接端子电连接的。两个第一半导体芯片的另一方的各第一芯片端子，是分别通过引线接合方式或胶带自动接合方式与对应的第一芯片连接端子电连接的。通过采取这样的结构，能够实现薄型叠层用半导体装置。
在本发明的叠层半导体装置的下层模块中，最好多个第一半导体芯片被保持在第一芯片保持面上。通过采取这样的结构，例如，能够将DSP芯片和电源用芯片的组合、或者CPU芯片和永久性存储器芯片的组合等用作第一半导体芯片，能够实现更高性能的叠层用半导体装置。
在本发明的叠层半导体装置的下层模块中，最好外部衬底连接端子被布置在与第一芯片保持面相反一侧的整个面上。突起电极是球状隆起物或柱状隆起物。
在本发明的叠层半导体装置的下层模块中，最好第一衬底由玻璃环氧树脂、聚酰亚胺树脂、芳族聚酰胺树脂或陶瓷构成。
本发明所涉及的叠层半导体装置，包括：下层模块，含有第一半导体芯片和第一衬底，该第一半导体芯片具有多个第一芯片端子，该第一衬底具有平面尺寸大于第一半导体芯片的平面尺寸的第1芯片保持面，将第一半导体芯片保持在第一芯片保持面上；以及上层模块，含有第二半导体芯片和第二衬底，该第二半导体芯片具有多个第二芯片端子，该第二衬底具有平面尺寸大于第二半导体芯片的平面尺寸的第二芯片保持面，将第二半导体芯片保持在第二芯片保持面上。其特征在于，第一衬底，具有：多个第一芯片连接端子，设置在第一芯片保持面上，与各第一芯片端子电连接；多个上层模块连接端子，设置在第一芯片保持面上的第一半导体芯片的保持区域的外侧部分上；以及多个外部衬底连接端子，分别设置在与第一芯片保持面相反一侧的面上。各第一芯片连接端子，分别与外部衬底连接端子电连接。各第二连接端子，分别在第一芯片连接端子、和对应的外部衬底连接端子之间电连接。第二衬底，具有：多个第二芯片连接端子，设置在第二芯片保持面上，与多个第二芯片端子的任意一个电连接；以及多个下层模块连接端子，设置在与第二芯片保持面相反一侧的面上，与多个第二芯片连接端子的任意一个电连接。下层模块和上层模块，以第一芯片保持面、和与第二芯片保持面相反一侧的面面对面的形式叠层在一起。各下层模块连接端子，与多个上层模块连接端子的任意一个电连接。
根据本发明的叠层半导体装置，由于各下层模块连接端子与多个上层模块连接端子的任意一个电连接，因此能够在安装叠层半导体装置时，在对下层模块进行包含了上层模块连接端子的导通检查及可靠性试验之后，保持上层模块。从而，能够大幅度地改善叠层半导体装置的可靠性及制作成品率。
在本发明的叠层半导体装置中，最好各第二芯片端子是分别通过倒装片接合方式、引线接合方式或胶带自动接合方式与对应的第二芯片连接端子电连接的。
在本发明的叠层半导体装置中，最好多个第二半导体芯片被保持在第二芯片保持面上。
此时，最好多个第二半导体芯片，作为叠层芯片保持在第二芯片保持面上，该叠层芯片是通过将两个第二半导体芯片以与设置了第二芯片端子的面相反一侧的面彼此面对面的形式叠层而成。两个第二半导体芯片的其中之一的各第二芯片端子，是分别通过倒装片接合方式与对应的第二芯片连接端子电连接的。两个第二半导体芯片的另一方的各第二芯片端子，是分别通过引线接合方式或胶带自动接合方式与对应的第二芯片连接端子电连接的。
在本发明的叠层半导体装置中，最好第二衬底由玻璃环氧树脂、聚酰亚胺树脂、芳族聚酰胺树脂或陶瓷构成。
此时，最好第一衬底和第二衬底是由同一材料构成的。由于能够通过采取这样的结构，使第一衬底和第二衬底的热膨胀系数变得相同，因此能够很容易地防止在叠层半导体装置中产生弯曲(bowing)。
(发明的效果)
根据本发明的叠层半导体装置及叠层半导体装置的下层模块，能够在叠层半导体装置中很容易地进行包含连接端子的检查，实现可靠性较高的叠层半导体装置。
附图的简单说明
图1为示出了本发明的第一实施例所涉及的叠层半导体装置的下层模块的剖面图。
图2(a)及图2(b)示出了本发明的第一实施例所涉及的叠层半导体装置的下层模块的衬底部分，图2(a)为平面图，图2(b)为图2(a)的IIb-IIb线的剖面图。
图3为示出了本发明的第一实施例的第一变形例所涉及的叠层半导体装置的下层模块的剖面图。
图4为示出了本发明的第一实施例的第二变形例所涉及的叠层半导体装置的下层模块的剖面图。
图5为示出了本发明的第一实施例的第三变形例所涉及的叠层半导体装置的下层模块的剖面图。
图6为示出了本发明的第一实施例的第四变形例所涉及的叠层半导体装置的下层模块的剖面图。
图7为示出了将本发明的第一实施例的第四变形例的其它例子所涉及的叠层半导体装置的下层模块的上层模块连接端子部分放大的平面图
图8为示出了本发明的第二实施例所涉及的叠层半导体装置的剖面图。
图9(a)及图9(b)示出了本发明的第二实施例所涉及的叠层半导体装置的上层模块的衬底，图9(a)为平面图，图9(b)为图9(a)的IXb-IXb线的剖面图。
图10为示出了本发明的第二实施例的一变形例所涉及的叠层半导体装置的剖面图。
(符号的说明)
10-下层模块；11-第一衬底；12-芯片保持面；13-第一芯片连接端子；13C一隆起连接端子；13D一引线连接端子；14-上层模块连接端子；15-外部衬底连接端子；16-突起电极；18-绝缘膜(阻焊剂)；21-第一半导体芯片；21A-DSP芯片；21B-电源芯片；21C-DSP芯片；21D-半导体存储器芯片；22-第一芯片端子；23-突起电极；24-引线(wire lead)；31-表面布线；32-埋入布线；33-非贯穿导体；34-贯穿导体；41-导电性粘合材料；42-底部填充树脂(underfill resin)；43-保护树脂；45-保护树脂；60-上层模块；61-第二衬底；62-第二芯片保持面；63-第二芯片连接端子；63A-隆起端子；63B-引线端子；64-下层模块连接端子；71-第二半导体芯片；71A-半导体芯片；71B-半导体芯片；72-第二芯片端子；73-突起电极；74-引线；81-表面布线；82-贯穿导体；91-导电性连接部件。
具体实施方式
(第一实施例)
图1示出了本发明的第一实施例所涉及的叠层半导体装置用的下层模块的剖面结构。在图1中，对端子、电极及布线等的个数及形状加以省略或者示出很容易图示的个数及形状等。并且，对以下所有的图都进行同样的省略等。
如图1所示，本实施例的下层模块由第一衬底11、和保持在第一衬底11上的第一半导体芯片21构成。
本实施例中的第一半导体芯片21形成为四方形平面形状的芯片衬底，如图1所示，在芯片衬底的中央部设置有形成了半导体元件的集成电路形成区域(无图示)，在该区域外侧布置有多个第一芯片端子22。另外，也可以将第一芯片端子22布置在集成电路形成区域内。
第一芯片端子22一般由与形成集成电路的布线所用的金属相同的金属来形成，用铝、铜或者铝和铜的叠层材料等来形成。芯片衬底的表面，除了形成有第一芯片端子22的区域之外(开口部)，均被阻焊剂等绝缘膜(无图示)覆盖。另外，也可以在开口部分的表面进行镀镍等表面处理。
在本实施例中，通过倒装片接合方式将第一半导体芯片21安装在第一衬底11，在第一芯片端子22设置有突起电极23。突起电极23只要是由焊料、金、铜及镍等任意一个构成的单体或者由两个或两个以上构成的叠层体即可，形状只要是球状或柱状的隆起物即可。突起电极23只要是由引线凸起(wire bump)接合方式或电镀方式等众所周知的方法形成即可。
第一衬底11具有主面的平面尺寸大于第一半导体芯片21的平面尺寸的多层布线结构。在第一衬底11的上表面即芯片保持面12上，设置有多个第一芯片连接端子13。在本实施例中，第一芯片连接端子13分别形成在与突起电极23对应的位置上，该突起电极23设置在第一半导体芯片21上，该第一半导体芯片21布置在芯片保持面12的大致中央部，第一芯片连接端子13分别通过导电性粘合材料41与第一半导体芯片21的突起电极23电连接。
在芯片保持面12的第一半导体芯片21的保持区域的外侧部分，设置有用以与叠层半导体装置的上层模块(无图示)连接的多个上层模块连接端子14。
上层模块连接端子14，设置为围绕布置芯片保持面12的第一半导体芯片21的区域，形成在与后述的上层模块所具有的下层模块连接端子对应的位置上。另外，为了能够叠层下层模块连接端子的数目不同的各种上层模块，只要使上层模块连接端子14的数目与下层模块连接端子的数目最多的上层模块相同即可。因此，在叠层下层模块连接端子的数目较少的上层模块时，也可以使上层模块连接端子14的一部分不与下层模块连接端子连接。
并且，在与第一衬底11的芯片保持面12相反一侧的面(背面)上，以间隔相等的格子状图案布置有多个外部衬底连接端子15。在各外部衬底连接端子15分别设置有突起电极16，外部衬底连接端子15能够与外部衬底(无图示)电连接。
图2(a)及图2(b)示出了第一实施例所涉及的第一衬底11的详细情况，图2(a)示出了平面结构，图2(b)示出了图2(a)的IIb-IIb线的剖面结构。
第一衬底11是通过芳族聚酰胺树脂、玻璃环氧树脂、聚酰亚胺树脂或陶瓷等形成。另外，在第一衬底11的芯片保持面12及背面，除了形成有连接端子的部分等之外，形成有阻焊剂或聚酰亚胺等绝缘膜18。
各第一芯片连接端子13与多个外部衬底连接端子15的任意一个电连接。并且，各上层模块连接端子14在第一芯片连接端子13和外部衬底连接端子15之间串联电连接。即，各上层模块连接端子14在与第一芯片连接端子13的任意一个电连接的同时，与外部衬底连接端子15的任意一个电连接。
第一芯片连接端子13和上层模块连接端子14，既可以通过设置在芯片保持面12的表面布线31直接连接，也可以通过让埋人第一衬底11的内部的埋人布线32及非贯穿导体33介于中间而连接在一起。并且，上层模块连接端子14和外部衬底连接端子15，既可以通过贯穿第一衬底11的贯穿导体34直接连接，也可以通过让表面布线31、埋人布线32、非贯穿导体33等介于中间而连接在一起。并且，第一芯片连接端子13的一部分，也可以不通过让上层模块连接端子14介于中间而直接与外部衬底连接端子15连接在一起。而且，外部衬底连接端子15、和非贯穿导体33及贯穿导体34，也可以通过让设置在第一衬底11的背面的背面布线(无图示)介于中间而连接在一起。
象这样，能够通过采取将上层模块连接端子14在第一芯片连接端子13和外部衬底连接端子15之间串联连接的结构，来用突起电极16进行第一半导体芯片21的性能检查，同时，进行对上层模块连接端子14的导通检查。而且，在该导通检查中，由于不必让探针接触到上层模块连接端子14的表面，因此不必担心上层模块连接端子14的表面受到损伤。因而，能够防止在使用上层模块连接端子14，叠层上层模块时，产生连接不良、连接可靠性下降的现象。
其次，对第一实施例所涉及的下层模块的制造方法加以说明。首先，让形成有第一半导体芯片21的突起电极23的面与第一衬底11的芯片保持面12面对面，调整第一芯片连接端子13和突起电极23的位置，通过导电性粘合材料41连接在一起。接着，最好为了促进导电性粘合材料41及底部填充树脂42的硬化而进行加热。并且，也可以代替底部填充树脂42，使用通过非导电性树脂膜的硬化收缩进行连接的方法等来连接第一半导体芯片21和第一衬底11。
其次，利用例如焊接法(无图示)将由焊料、金、铜或镍等构成的球状或柱状突起电极16接合在以格子状布置在整个第一衬底11的背面的外部衬底连接端子15上。另外，也可以使用在表面层进行金属蒸镀等，使其具有导电性的树脂球作为突起电极16。
虽然本实施例所涉及的下层模块能够通过上层模块连接端子14，安装上层模块，来构成叠层半导体装置，但是还能够作为单体使用。即使在此时，也能够在通过突起电极16对第一半导体芯片21进行性能检查的同时，对上层模块连接端子14进行导通检查。而且，由于在该导通检查中，不必让探针接触到上层模块连接端子14的表面，因此也不会在上层模块连接端子14的表面产生损伤。其结果是即使在安装具备了第二半导体芯片的上层模块时，也不会产生连接不良、连接可靠性下降的问题。
另外，在第一衬底11中，将第一芯片连接端子13、上层模块连接端子14及外部衬底连接端子15串联电连接的结构并不仅限于上述结构，也可以是其它结构。
例如，当是通过表面布线31使第一芯片连接端子13和上层模块连接端子14电连接，通过贯穿导体34使上层模块连接端子14和外部衬底连接端子15连接的结构时，由于能够用最短长度的导体图案来进行这些连接，因此希望使用在需要高速信号处理的端子上。例如，当叠层和安装在第一衬底11上的上层模块是DRAM等时，使用数据端子和地址端子那样的要求高速信号处理的端子，作为叠层半导体装置可进行高速处理，在超过100MHz的频率范围内特别有效。
而且，不仅是上述结构，还能够根据第一衬底11的表面及内部的布线图案设计，任意地组合表面布线、埋人布线、非贯穿导体、贯穿导体及背面布线，进行自由地设计。
(第一实施例的第一变形例)
图3示出了第一实施例的第一变形例所涉及的下层模块的剖面结构。在图3中，由于对与图1相同的构成要素标注相同的符号，因此在此省略说明。如图3所示，在本变形例的下层模块中，引线24将第一半导体芯片21的第一芯片端子22和第一衬底11的第一芯片连接端子13连接在一起。
并且，为了保护引线24，设置有覆盖第一半导体芯片21及引线24的保护树脂43。
另外，也可以代替通过引线24连接的结构，采用通过胶带自动接合方式(TAB)将第一半导体芯片21安装在第一衬底11上的结构。
(第一实施例的第二变形例)
图4示出了第一实施例的第二变形例所涉及的下层模块的剖面结构。在图4中，由于对与图1相同的构成要素标注相同的符号，因此在此省略说明。如图4所示，在本变形例的下层模块中，将两个第一半导体芯片21以相邻的形式保持在第一衬底11上。例如，作为第一半导体芯片21，保持有数字信号处理器(DSP)芯片21A和电源芯片21B。并且，也可以是CPU芯片和永久性存储器芯片的组合等之类的其它多个芯片组合。
另外，在本变形例中，虽然通过倒装片接合方式安装两个半导体芯片，但是也可以通过引线接合方式或TAB方式进行安装。并且，也可以层叠两个半导体芯片，对其中之一使用倒装片接合方式，对另一个使用引线接合方式进行安装。
(第一实施例的第三变形例)
图5示出了第一实施例的第三变形例所涉及的下层模块的剖面结构。在图5中，由于对与图1相同的构成要素标注相同的符号，因此在此省略说明。如图5所示，在本变形例的下层模块中，叠层多个第一半导体芯片21，将其保持在第一衬底11上。例如，本变形例的第一半导体芯片21是叠层DSP芯片21C和半导体存储器芯片21D而成，DSP芯片21C是通过倒装片接合方式安装的，半导体存储器芯片21D是通过引线接合方式安装的。
在本变形例中，第一芯片连接端子13由隆起连接端子13C和引线连接端子13D构成，该隆起连接端子13C用以用倒装片接合方式安装DSP芯片21C，该引线连接端子13D用以用引线接合方式连接半导体存储器芯片21D。
例如，用导电性粘合材料41连接DSP芯片21C的突起电极23和隆起连接端子13C，再填充底部填充树脂42。其次，在将半导体存储器芯片21D贴在DSP芯片21C上后，用引线24将半导体存储器芯片21D的连接用电极(无图示)和引线连接端子13D连接起来。
另外，在本变形例中，以覆盖第一半导体芯片21和引线24的形式，设置有保护第一半导体芯片21和引线24的保护树脂43。
另外，在此第三变形例中，虽然对用倒装片接合方式和引线接合方式安装两个半导体芯片的结构加以了说明，但是也可以仅用引线接合方式或仅用TAB方式、或者它们的组合进行安装。并且，第一半导体芯片的组合可以是任意组合。
(第一实施例的第四变形例)
图6示出了第一实施例的第四变形例所涉及的下层模块的剖面结构。在图6中，由于对与图1相同的构成要素标注相同的符号，因此在此省略说明。如图6所示，在本变形例的下层模块中，没有设置与上层模块连接端子14连接的表面布线31，贯穿导体34和非贯穿导体33通过上层模块连接端子14直接连接在一起，第一芯片连接端子13和上层模块连接端子14通过让非贯穿导体33及埋人布线32介于中间而电连接。因此，能够不必在比芯片保持面12的第一半导体芯片21的保持区域靠外侧的部分上设置表面布线31，大大地提高了布线图案设计的自由度。并且，贯穿导体34和非贯穿导体33设置在上层模块连接端子14的正下方。由于上层模块连接端子14的正下方的区域通常为空位置，因此通过象这样将其作为布线区域活用，能够确保布线的位置。
另外，不必对所有的上层模块连接端子14采用这样的结构，也可以根据布线图案设计上的情况，仅对必要的上层模块连接端子14特别采用这样的结构。
在本变形例中，也可以使上层模块连接端子14、和非贯穿导体33及贯穿导体34的布置为图7所示的那样的布置。图7放大示出了设置了上层模块连接端子14的部分的平面结构。如图7所示，非贯穿导体33及贯穿导体34分开连接在上层模块连接端子14的对角的各侧。这样一来，能够使非贯穿导体33及贯穿导体34的间隔最大。
通过这样的结构，能够降低非贯穿导体33和贯穿导体34电短路的可能性，能够降低在制造工序中检查第一衬底11的百分率，或者能够不进行检查。
当非贯穿导体33和贯穿导体34在上层模块连接端子14之外的地方短路时，包括到第二连接端子的路径都不能给予保证。虽然非贯穿导体33和贯穿导体34的短路在制造第一衬底11的过程中，例如，在加工非贯穿导体33和贯穿导体34的引线孔(via hole)时，能够用目视检查出来，但是增加了制造成本。因此，最好尽可能增大连接在上层模块连接端子14的非贯穿导体33和贯穿导体34的间隔，防止非贯穿导体33和贯穿导体34的短路。
当采用图7所示的那样的将非贯穿导体33和贯穿导体34分开连接在上层模块连接端子14的对角各侧的结构时，能够在维持第一衬底11的芯片保持面的布线图案的设计自由度的同时，明显降低非贯穿导体33和贯穿导体34短路的可能性。因此，能够简化或者不要对于第一衬底11进行的检查。而且，由于能够避免非贯穿导体33和贯穿导体34的一部分连接到上层模块连接端子14的阻焊剂18的开口部分上，因此能够维持阻焊剂18的开口部的平坦度。并且，还能够维持叠层上层模块时的连接强度。
(第二实施例)
以下，参照附图对本发明的第二实施例加以说明。图8示出了本发明的第二实施例所涉及的叠层半导体装置的剖面结构。在图8中，由于对与图1相同的构成要素标注相同的符号，因此在此省略说明。本实施例的叠层半导体装置是在下层模块10上叠层上层模块60而成。在本实施例中，下层模块10与第一实施例的第一变形例所涉及的下层模块相同。上层模块60由第二衬底61、和保持在第二衬底61上的第二半导体芯片71构成。
图9(a)及图9(b)为本实施例所涉及的上层模块60，图9(a)示出了平面结构，图9(b)示出了图9(a)的IXb-IXb线的剖面结构。在图9(a)中，为了便于理解，将第二半导体芯片71的一部分切掉后示出。
如图9所示，在四角形第二半导体芯片71的主面中央部，设置有集成电路形成区域(无图示)，形成有围绕集成电路形成区域的多个第二芯片端子72。另外，也可以将第二芯片端子布置在集成电路形成区域内。
在本实施例中，通过倒装片接合方式将第二半导体芯片71安装在第二衬底61上，在第二芯片端子72设置有突起电极73。突起电极73只要是由焊料、金、铜及镍等任意一种构成的单体或者两种或两种以上构成的叠层体即可，形状只要是球状或柱状隆起物即可。突起电极23只要是通过引线凸起接合方式或电镀方式等众所周知的方法形成即可。
并且，将底部填充树脂(42)填充到第二半导体芯片71和第二衬底61之间。
第二衬底61由玻璃环氧树脂等构成，主面的平面尺寸大于第二半导体芯片71的平面尺寸。在第二衬底61的上表面即芯片保持面62上，设置有多个第二芯片连接端子63。在本实施例中，第二芯片连接端子63分别形成在与突起电极73对应的位置上，该突起电极73设置在第二半导体芯片71上，该第二半导体芯片71布置在芯片保持面62的大致中央部，第二芯片连接端子63分别通过导电性粘合材料41与第二半导体芯片71的突起电极73电连接。
在第二衬底61的与芯片保持面62相反一侧的面(背面)上形成有围绕第二衬底61的外缘部的多个下层模块连接端子64。第二芯片连接端子63和下层模块连接端子64，通过让形成在芯片保持面62的表面布线81及贯穿导体82介于中间而电连接。
另外，也可以根据需要，在第二衬底61的内部设置埋人布线及非贯穿导体，用它们连接第二芯片连接端子63和下层模块连接端子64。
第二芯片连接端子63形成在与第二半导体芯片71的突起电极73对应的位置上。下层模块连接端子64布置在与下层模块10的上层模块连接端子14对应的位置上。
通过在下层模块10上对上层模块60进行位置调整、布置后，利用导电性连接部件91将它们连接起来，来形成本实施例的叠层半导体装置。另外，例如，能够使用由焊料、金、银等金属构成的球或柱状体，表面具有导电性的树脂球或柱状体，作为导电性连接部件91。
该叠层半导体装置，能够在对布置在最下层的下层模块10的性能进行检查时，同时进行上层模块连接端子14的导通检查。因此，能够大幅度降低在叠层安装后的叠层半导体装置中产生不良的比例，能够大幅度改善制造成品率。
另外，必须在制作叠层半导体装置时，适当地选择各连接部分的连接方法。即，对于第一半导体芯片21的突起电极23和第一芯片连接端子13的连接、第二半导体芯片71的突起电极73和第二芯片连接端子63的连接、下层模块10和上层模块60的连接、以及下层模块10和外部衬底的连接等，要求设定适当的材料和连接温度。
例如，最好对于第一半导体芯片21的突起电极23和第一衬底11的连接、以及第二半导体芯片71的突起电极73和第二衬底61的连接，使用导电性粘合材料和各向异性导电性连接部件，对于下层模块10和上层模块60的连接、以及下层模块1和外部衬底的连接，使用熔点不同的焊接材料。
(第二实施例的一变形例)
以下，参照附图对第二实施例的一变形例加以说明。图10示出了本变形例所涉及的叠层半导体装置的剖面结构。在图10中，由于对与图8相同的构成要素标注相同的符号，因此在此省略说明。在本变形例中，上层模块60由第二衬底61、保持在第二衬底61上的半导体芯片71A及半导体芯片71B构成。
作为一个例子，对半导体芯片71A及半导体芯片71B为半导体存储器芯片时加以说明。通过倒装片接合方式将半导体芯片71A安装在第二衬底61上，通过引线接合方式将半导体芯片71B安装在第二衬底61上。
因此，第二衬底61的第二芯片连接端子63具有隆起连接端子63A和引线连接端子63B，该隆起连接端子63A用以用倒装片接合方式连接半导体芯片71A，该引线连接端子63B用以用引线接合方式连接半导体芯片71B。
例如，通过导电性粘合材料41连接半导体芯片71A的突起电极73和第二衬底61的隆起连接端子63A，向半导体芯片71A和第二衬底61之间填充底部填充树脂42。
半导体芯片71B贴在半导体芯片71A上，半导体芯片71B的第二芯片端子72和引线连接端子63B通过引线74连接在一起。
另外，在本变形例中，设置有用以保护整个上层模块60的保护树脂45。
由于在本变形例的叠层半导体装置中，将多个半导体芯片保持在上层模块中，因此能够增加第二半导体芯片的性能，例如，增加存储器容量，能够实现小型且高性能的叠层半导体装置。
另外，在第二实施例及其变形例中，虽然以使用玻璃环氧树脂作为第二衬底的基材为例加以了说明，但是本发明并不限定于此。对于第二衬底的基材，不是仅使用玻璃环氧树脂，也可以使用聚酰亚胺树脂、芳族聚酰胺树脂或陶瓷等。并且，在当使第一衬底的基材和第二衬底的基材为同一材料时，能够防止因热膨胀系数的差异而产生的弯曲这方面具有优越性。
并且，虽然在第二实施例及其变形例中，示出了使用在第一实施例的第一变形例中所述的下层模块的例子，但是也可以使用在其它实施例或变形例中所述的下层模块。
在各实施例及其变形例中，贯穿导体是将各层从上到下连续纵向连接的导体。并且，非贯穿导体不仅是图1所示的那样的物理性非贯穿导体，也可以是设置为贯穿上下的贯穿孔，但不使上下电连接的非贯穿导体。这与现存的衬底一样。
(产业上的利用可能性)
本发明的叠层半导体装置及叠层半导体装置的下层模块，能够在叠层半导体装置中很容易地进行包含连接端子的检查，实现可靠性较高的叠层半导体装置，作为将多个半导体装置叠层而成的叠层半导体装置及叠层半导体装置的下层模块等有用。

Claims (19)

1、一种叠层半导体装置的下层模块，包括：
第一半导体芯片，具有多个第一芯片端子，以及
第一衬底，具有平面尺寸大于上述第一半导体芯片的平面尺寸的第一芯片保持面，将上述第一半导体芯片保持在上述第一芯片保持面上，其特征在于：
上述第一衬底，具有：多个第一芯片连接端子，设置在上述第一芯片保持面上，与上述各第一芯片端子电连接，
多个上层模块连接端子，设置在上述第一芯片保持面上的上述第一半导体芯片的保持区域的外侧部分上，且能够与具备了第二半导体芯片的上层模块电连接，以及
多个外部衬底连接端子，设置在与上述第一芯片保持面相反一侧的面上；
上述各第一芯片连接端子，分别与上述外部衬底连接端子电连接；
上述各上层模块连接端子，分别在上述第一芯片连接端子、和对应的上述外部衬底连接端子之间电连接。
2、根据权利要求1所述的叠层半导体装置的下层模块，其特征在于：
在上述各外部衬底连接端子设置有能够与外部衬底连接的突起电极。
3、根据权利要求1所述的叠层半导体装置的下层模块，其特征在于：
上述多个上层模块连接端子的至少一部分设置在上述上层模块上且能够与电连接在上述第二半导体芯片的多个下层模块连接端子的任意一个电连接。
4、根据权利要求3所述的叠层半导体装置的下层模块，其特征在于：
上述上层模块连接端子的数目，大于或等于上述下层模块连接端子的数目。
5、根据权利要求3所述的叠层半导体装置的下层模块，其特征在于：
上述多个下层模块连接端子中的至少一个下层模块连接端子是需要高速信号传达的高速信号处理端子；
上述多个上层模块连接端子中的与上述高速信号处理端子电连接的上层模块连接端子，通过设置在上述芯片保持面上的表面布线与上述第一芯片连接端子电连接，同时，通过贯穿上述第一衬底的贯穿导体与上述外部衬底连接端子电连接。
6、根据权利要求1所述的叠层半导体装置的下层模块，其特征在于：
上述第一芯片连接端子和上述上层模块连接端子，通过让设置在上述第一芯片保持面上的表面布线、及埋入到上述第1衬底中的埋入布线的至少一方介于中间而相互电连接；
上述上层模块连接端子和上述外部衬底连接端子，通过让贯穿上述第一衬底的贯穿导体或不贯穿上述第1衬底而形成的多个非贯穿导体介于中间而相互电连接。
7、根据权利要求1所述的叠层半导体装置的下层模块，其特征在于：
上述上层模块连接端子中的至少一个上层模块连接端子，通过让埋入上述第一衬底的埋入布线、及将上述埋入布线和上述上层模块连接端子电连接的非贯穿导体介于中间而与上述第一芯片端子电连接，并且，通过让贯穿上述第一衬底的贯穿导体介于中间而与上述外部衬底连接端子电连接；
上述非贯穿导体及上述贯穿导体，设置在上述外部衬底连接端子的下侧。
8、根据权利要求7所述的叠层半导体装置的下层模块，其特征在于：
上述非贯穿导体及上述贯穿导体，分别与上述上层模块连接端子的下表面中的、在平面上距离最远的两个区域的不同侧接触在一起。
9、根据权利要求1到8的任意一项所述的叠层半导体装置的下层模块，其特征在于：
上述第一半导体芯片，是通过倒装片接合方式、引线接合方式或胶带自动接合方式保持在上述第一衬底上的。
10、根据权利要求1到8的任意一项所述的叠层半导体装置的下层模块，其特征在于：
多个上述第一半导体芯片被保持在上述第一芯片保持面上。
11、根据权利要求10所述的叠层半导体装置的下层模块，其特征在于：
上述多个第一半导体芯片，作为叠层芯片保持在上述第一芯片保持面上，该叠层芯片是通过将两个上述第一半导体芯片以与设置了上述第1芯片端子的面相反一侧的面彼此面对面的形式叠层而成；
上述两个第一半导体芯片的其中一个的上述各第一芯片端子，是通过倒装片接合方式分别与对应的上述第一芯片连接端子电连接的；
上述两个第一半导体芯片的另一方的上述各第一芯片端子，是通过引线接合方式或胶带自动接合方式分别与对应的上述第一芯片连接端子电连接的。
12、根据权利要求1到8的任意一项所述的叠层半导体装置的下层模块，其特征在于：
上述外部衬底连接端子被布置在与上述第一芯片保持面相反一侧的整个面上；
上述突起电极是球状隆起物或柱状隆起物。
13、根据权利要求1所述的叠层半导体装置的下层模块，其特征在于：
上述第一衬底由玻璃环氧树脂、聚酰亚胺树脂、芳族聚酰胺树脂或陶瓷构成。
14、一种叠层半导体装置，包括：
下层模块，含有第一半导体芯片和第一衬底，该第一半导体芯片具有多个第一芯片端子，该第一衬底具有平面尺寸大于上述第一半导体芯片的平面尺寸的第1芯片保持面，将上述第一半导体芯片保持在上述第一芯片保持面上，以及
上层模块，含有第二半导体芯片和第二衬底，该第二半导体芯片具有多个第二芯片端子，该第二衬底具有平面尺寸大于上述第二半导体芯片的平面尺寸的第二芯片保持面，将上述第二半导体芯片保持在上述第二芯片保持面上，其特征在于：
上述第一衬底，具有：多个第一芯片连接端子，设置在上述第一芯片保持面上，与上述各第一芯片端子电连接，
多个上层模块连接端子，设置在上述第一芯片保持面的上述第一半导体芯片的保持区域的外侧部分上，以及
多个外部衬底连接端子，分别设置在与上述第一芯片保持面相反一侧的面上；
上述各第一芯片连接端子，分别与上述外部衬底连接端子电连接；
上述各第二连接端子，分别在上述第一芯片连接端子、和对应的上述外部衬底连接端子之间电连接；
上述第二衬底，具有：多个第二芯片连接端子，设置在上述第二芯片保持面上，与上述多个第二芯片连接端子的任意一个电连接，以及
多个下层模块连接端子，设置在与上述第二芯片保持面相反一侧的面上，与上述多个第二芯片连接端子的任意一个电连接；
上述下层模块和上述上层模块，以上述第一芯片保持面、和与上述第二芯片保持面相反一侧的面面对面的形式叠层在一起；
上述各下层模块连接端子，与上述多个上层模块连接端子的任意一个电连接。
15、根据权利要求14所述的叠层型半导体装置，其特征在于：
上述各第二芯片端子，是通过倒装片接合方式、引线接合方式或胶带自动接合方式分别与对应的上述第二芯片连接端子电连接的。
16、根据权利要求14所述的叠层型半导体装置，其特征在于：
多个上述第二半导体芯片被保持在上述第二芯片保持面上。
17、根据权利要求16所述的叠层型半导体装置，其特征在于：
上述多个第二半导体芯片，作为叠层芯片保持在上述第二芯片保持面上，该叠层芯片是通过将两个上述第二半导体芯片以与设置了上述第二芯片端子的面相反一侧的面彼此面对面的形式叠层而成；
上述两个第二半导体芯片的其中一个的上述各第二芯片端子，是通过倒装片接合方式分别与对应的上述第二芯片连接端子电连接的；
上述两个第二半导体芯片的另一方的上述各第二芯片端子，是通过引线接合方式或胶带自动接合方式分别与对应的上述第二芯片连接端子电连接的。
18、根据权利要求14到17的任意一项所述的叠层半导体装置，其特征在于：
上述第二衬底，由玻璃环氧树脂、聚酰亚胺树脂、芳族聚酰胺树脂或陶瓷构成。
19、根据权利要求18所述的叠层半导体装置，其特征在于：
上述第一衬底和上述第二衬底，是由同一材料构成的。
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