JPH09223725A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 グリッドアレータイプの半導体パッケージを
表面実装した際の信号ピンと回路パターンとの接合の導
通検査、及び、電気試験を容易かつ確実に出来るように
する。 【解決手段】 基板１上の半導体素子２が封止樹脂３で
覆われ、かつ、基板１の下側には半導体素子２と接続さ
れる信号ピン４ａ〜４ｆが設けられている。さらに、信
号ピン４ａ〜４ｆと接続されたコンタクトパッド群５が
基板１の上側かつ封止樹脂３の外に設けられている。こ
の半導体パッケージが回路基板７に表面実装された場
合、テスタ１０のプローブＰ１，Ｐ２をコンタクトパッ
ド５と回路パターン８ｂとに接触させて信号ピン４ａ〜
４ｅと回路パターンとの接合の導通検査を行う。
表面実装した際の信号ピンと回路パターンとの接合の導
通検査、及び、電気試験を容易かつ確実に出来るように
する。 【解決手段】 基板１上の半導体素子２が封止樹脂３で
覆われ、かつ、基板１の下側には半導体素子２と接続さ
れる信号ピン４ａ〜４ｆが設けられている。さらに、信
号ピン４ａ〜４ｆと接続されたコンタクトパッド群５が
基板１の上側かつ封止樹脂３の外に設けられている。こ
の半導体パッケージが回路基板７に表面実装された場
合、テスタ１０のプローブＰ１，Ｐ２をコンタクトパッ
ド５と回路パターン８ｂとに接触させて信号ピン４ａ〜
４ｅと回路パターンとの接合の導通検査を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子が載せ置
かれる基板の下側にグリッドアレーで配置された信号ピ
ンを、回路基板の回路パターンに接合して表面実装する
半導体装置に関する。
かれる基板の下側にグリッドアレーで配置された信号ピ
ンを、回路基板の回路パターンに接合して表面実装する
半導体装置に関する。
【０００２】
【従来の技術】従来、特開平４−８３３６６号公報など
に開示されるグリッドアレータイプの半導体パッケージ
は、半導体素子が載せ置かれる基板の下側に信号ピン群
が配置されており、この信号ピン群と回路基板上の回路
パターンとを接合して、その表面実装が行われている。
に開示されるグリッドアレータイプの半導体パッケージ
は、半導体素子が載せ置かれる基板の下側に信号ピン群
が配置されており、この信号ピン群と回路基板上の回路
パターンとを接合して、その表面実装が行われている。
【０００３】このため実装後の回路基板の試験は、回路
基板の裏面の回路パターンや、半導体パッケージを表面
実装した回路基板の表面の回路パターンに各種のプロー
ブを接触して、その接合を検査している。
基板の裏面の回路パターンや、半導体パッケージを表面
実装した回路基板の表面の回路パターンに各種のプロー
ブを接触して、その接合を検査している。
【０００４】また、このグリッドアレータイプの半導体
パッケージの電気検査（電気検査）を行う場合、半導体
パッケージをトレイやマガジン等の容器に収納し、この
後、半導体パッケージを一つずつ取り出し、測定装置に
搬送して、その電気検査を行っている。
パッケージの電気検査（電気検査）を行う場合、半導体
パッケージをトレイやマガジン等の容器に収納し、この
後、半導体パッケージを一つずつ取り出し、測定装置に
搬送して、その電気検査を行っている。
【０００５】
【発明が解決しようとする課題】このように上記従来例
の半導体装置では、半導体素子が載せ置かれる基板の下
側の信号ピン群と回路基板上の回路基板とを接合して、
その表面実装が行われているため、信号ピンに接合した
回路基板の回路パターンが判明し難く、その接合検査が
容易に出来ないという欠点がある。
の半導体装置では、半導体素子が載せ置かれる基板の下
側の信号ピン群と回路基板上の回路基板とを接合して、
その表面実装が行われているため、信号ピンに接合した
回路基板の回路パターンが判明し難く、その接合検査が
容易に出来ないという欠点がある。
【０００６】さらに、作製完了の半導体パッケージをト
レイやマガジンから測定装置に搬送して電気検査を行う
場合、搬送機構が複雑化する欠点がある。
レイやマガジンから測定装置に搬送して電気検査を行う
場合、搬送機構が複雑化する欠点がある。
【０００７】本発明は、このような従来の技術における
課題を解決するものであり、グリッドアレータイプの半
導体パッケージ（半導体装置）を表面実装した際の信号
ピンと回路基板の回路パターンの接合の導通検査、及
び、作製完了の半導体パッケージの電気試験が容易かつ
確実に出来る半導体装置の提供を目的とする。
課題を解決するものであり、グリッドアレータイプの半
導体パッケージ（半導体装置）を表面実装した際の信号
ピンと回路基板の回路パターンの接合の導通検査、及
び、作製完了の半導体パッケージの電気試験が容易かつ
確実に出来る半導体装置の提供を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、本体の裏側にグリッドアレ
ーで配置された信号ピンを回路基板の回路パターンと接
合して表面実装する半導体装置において、本体の表面に
信号ピンと電気的に接続されたコンタクトパッドを備え
るものである。
に、請求項１記載の発明は、本体の裏側にグリッドアレ
ーで配置された信号ピンを回路基板の回路パターンと接
合して表面実装する半導体装置において、本体の表面に
信号ピンと電気的に接続されたコンタクトパッドを備え
るものである。
【０００９】請求項２記載の半導体装置は、前記請求項
１記載の半導体装置のコンタクトパッドに接触する接触
針を有するプローブカードを載せ置き、このプローブカ
ードの接触針と接続される試験装置が信号をやり取りし
て電気検査を行うものである。
１記載の半導体装置のコンタクトパッドに接触する接触
針を有するプローブカードを載せ置き、このプローブカ
ードの接触針と接続される試験装置が信号をやり取りし
て電気検査を行うものである。
【００１０】請求項３記載の半導体装置は、前記請求項
１記載の半導体装置がトレイに収容され、かつ、この半
導体装置のコンタクトパッドに接触する接触針を有する
プローブカードを載せ置き、このプローブカードの接触
針と接続される試験装置が信号をやり取りして電気検査
を行うものである。
１記載の半導体装置がトレイに収容され、かつ、この半
導体装置のコンタクトパッドに接触する接触針を有する
プローブカードを載せ置き、このプローブカードの接触
針と接続される試験装置が信号をやり取りして電気検査
を行うものである。
【００１１】このような構成の請求項１記載の発明の半
導体装置は、本体の表面、例えば、半導体素子及び封止
樹脂を配置する基板の表側に信号ピンと電気的に接続さ
れたコンタクトパッドを備えている。このグリッドアレ
ータイプの半導体パッケージを表面実装した際の信号ピ
ンと回路基板の回路パターンとの接合状態が、この間の
導通検査を試験装置などで行うことによって、容易かつ
確実に判明するようになる。
導体装置は、本体の表面、例えば、半導体素子及び封止
樹脂を配置する基板の表側に信号ピンと電気的に接続さ
れたコンタクトパッドを備えている。このグリッドアレ
ータイプの半導体パッケージを表面実装した際の信号ピ
ンと回路基板の回路パターンとの接合状態が、この間の
導通検査を試験装置などで行うことによって、容易かつ
確実に判明するようになる。
【００１２】請求項２，３記載の半導体装置は、この半
導体装置がトレイに収納されると供に、コンタクトパッ
ドに接触する接触針を有するプローブカードを載せ置
き、このプローブカードを通じて試験装置が試験信号を
やり取りして電気検査を行っている。したがって、従来
例のように作製完了の半導体パッケージをトレイやマガ
ジンから測定装置に搬送して電気検査を行う場合のよう
に、搬送機構が複雑化せずに、電気試験が容易かつ確実
に行われる。
導体装置がトレイに収納されると供に、コンタクトパッ
ドに接触する接触針を有するプローブカードを載せ置
き、このプローブカードを通じて試験装置が試験信号を
やり取りして電気検査を行っている。したがって、従来
例のように作製完了の半導体パッケージをトレイやマガ
ジンから測定装置に搬送して電気検査を行う場合のよう
に、搬送機構が複雑化せずに、電気試験が容易かつ確実
に行われる。
【００１３】
【発明の実施の形態】次に、本発明の半導体装置の実施
形態を図面を参照して詳細に説明する。図１は本発明の
半導体装置の実施形態の構成を示す断面図であり、図２
は外観構成を示す斜視図である。
形態を図面を参照して詳細に説明する。図１は本発明の
半導体装置の実施形態の構成を示す断面図であり、図２
は外観構成を示す斜視図である。
【００１４】図１及び図２において、この半導体パッケ
ージ（半導体装置）はグリッドアレータイプであり、基
板１上に設けられた半導体素子２が封止樹脂３で覆われ
ている。基板１の下側には半導体素子２と接続される信
号ピン４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆが設けられ
ている。さらに、信号ピン４ａ〜４ｆと接続されたコン
タクトパッド群５が基板１の上側かつ封止樹脂３の外に
設けられている。
ージ（半導体装置）はグリッドアレータイプであり、基
板１上に設けられた半導体素子２が封止樹脂３で覆われ
ている。基板１の下側には半導体素子２と接続される信
号ピン４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆが設けられ
ている。さらに、信号ピン４ａ〜４ｆと接続されたコン
タクトパッド群５が基板１の上側かつ封止樹脂３の外に
設けられている。
【００１５】図３は、図１及び図２に示す半導体パッケ
ージが回路基板に表面実装された状態かつ導通検査状態
を示す断面図である。図３において、図１及び図２に示
す半導体パッケージの信号ピン４ｆが回路基板７の表側
の回路パターン８ａと接合している。この回路パターン
８ａはスルホールで回路基板７の裏側の回路パターン８
ｂに接続されている。なお、信号ピン４ｆの他の信号ピ
ン４ａ〜４ｅも同様の構成で回路基板７の図示しない回
路パターン８ａと接続されている。
ージが回路基板に表面実装された状態かつ導通検査状態
を示す断面図である。図３において、図１及び図２に示
す半導体パッケージの信号ピン４ｆが回路基板７の表側
の回路パターン８ａと接合している。この回路パターン
８ａはスルホールで回路基板７の裏側の回路パターン８
ｂに接続されている。なお、信号ピン４ｆの他の信号ピ
ン４ａ〜４ｅも同様の構成で回路基板７の図示しない回
路パターン８ａと接続されている。
【００１６】次に、この実施形態の検査及び機能につい
て説明する。図３に示すように、図１及び図２に示す半
導体パッケージが回路基板７に表面実装された場合、信
号ピン４ｆと回路基板７の回路パターン８ａ，８ｂと正
常に接合しているか否かの導通検査を行う。この導通検
査ではコンタクトパッド５と回路パターン８ｂとの導通
をテスタ１０などを用いて検査する。
て説明する。図３に示すように、図１及び図２に示す半
導体パッケージが回路基板７に表面実装された場合、信
号ピン４ｆと回路基板７の回路パターン８ａ，８ｂと正
常に接合しているか否かの導通検査を行う。この導通検
査ではコンタクトパッド５と回路パターン８ｂとの導通
をテスタ１０などを用いて検査する。
【００１７】この場合、テスタ１０のプローブＰ１，Ｐ
２をコンタクトパッド５と回路パターン８ｂとを接触さ
せて、その導通を検査する。なお、信号ピン４ｆの他の
信号ピン４ａ〜４ｅも同様に回路パターンと接続されて
おり、同様にテスタ１０を用いて、その接続（導通）を
検査する。
２をコンタクトパッド５と回路パターン８ｂとを接触さ
せて、その導通を検査する。なお、信号ピン４ｆの他の
信号ピン４ａ〜４ｅも同様に回路パターンと接続されて
おり、同様にテスタ１０を用いて、その接続（導通）を
検査する。
【００１８】このように、信号ピン４ａ〜４ｆが基板１
の下側に配置されるグリッドアレータイプの半導体パッ
ケージでも、信号ピン４ａ〜４ｆと回路基板の回路パタ
ーンの接合の導通検査が容易かつ確実に出来るようにな
る。
の下側に配置されるグリッドアレータイプの半導体パッ
ケージでも、信号ピン４ａ〜４ｆと回路基板の回路パタ
ーンの接合の導通検査が容易かつ確実に出来るようにな
る。
【００１９】図４は図１及び図２に示す半導体パッケー
ジの電気検査の実施状態を示す斜視図である。図４にお
いて、完成した図１及び図２に示す半導体パッケージ１
５ａ，１５ｂが収納トレイ１６の各ブロックに配置され
る。
ジの電気検査の実施状態を示す斜視図である。図４にお
いて、完成した図１及び図２に示す半導体パッケージ１
５ａ，１５ｂが収納トレイ１６の各ブロックに配置され
る。
【００２０】プローブカード１７には、基板１８ａの中
央部に半導体パッケージ１５ａ，１５ｂの封止樹脂３が
挿入される開口部１８ｂが設けられ、かつ、この開口部
１８ｂの周囲に先端がコンタクトパッド群５のそれぞれ
に接触する接触針群１８ｃが設けられている。この接触
針群１８ｃとケーブル１９が接続され、さらに、ケーブ
ル１９が半導体パッケージ１５ａ，１５ｂの電気検査を
行うテスタ２０に接続されている。
央部に半導体パッケージ１５ａ，１５ｂの封止樹脂３が
挿入される開口部１８ｂが設けられ、かつ、この開口部
１８ｂの周囲に先端がコンタクトパッド群５のそれぞれ
に接触する接触針群１８ｃが設けられている。この接触
針群１８ｃとケーブル１９が接続され、さらに、ケーブ
ル１９が半導体パッケージ１５ａ，１５ｂの電気検査を
行うテスタ２０に接続されている。
【００２１】この後、半導体パッケージ１５ａ，１５ｂ
の個々に上部からプローブカード１７が載せ置かれる。
この際、半導体パッケージ１５ａ，１５ｂの封止樹脂３
が開口部１８ｂが挿入され、かつ、接触針群１８ｃがコ
ンタクトパッド群５のそれぞれに接触する。この状態で
テスタ２０がケーブル１９を通じてデータ信号をやり取
りして半導体パッケージ１５ａ，１５ｂの電気検査を行
う。
の個々に上部からプローブカード１７が載せ置かれる。
この際、半導体パッケージ１５ａ，１５ｂの封止樹脂３
が開口部１８ｂが挿入され、かつ、接触針群１８ｃがコ
ンタクトパッド群５のそれぞれに接触する。この状態で
テスタ２０がケーブル１９を通じてデータ信号をやり取
りして半導体パッケージ１５ａ，１５ｂの電気検査を行
う。
【００２２】なお、半導体パッケージ１５ａ，１５ｂを
個々に電気検査する一つのプローブカード１７を用いて
いるが、多数の半導体パッケージ（１５ａ，１５ｂ）に
同時に載せ置くプローブカード（１７）を用いて、多数
の半導体パッケージを連続し、又は、同時に電気検査す
るようにしても良い。
個々に電気検査する一つのプローブカード１７を用いて
いるが、多数の半導体パッケージ（１５ａ，１５ｂ）に
同時に載せ置くプローブカード（１７）を用いて、多数
の半導体パッケージを連続し、又は、同時に電気検査す
るようにしても良い。
【００２３】
【発明の効果】以上の説明から明らかなように、請求項
１記載の発明の半導体装置によれば、本体の表面に信号
ピンと電気的に接続されたコンタクトパッドを備えてお
り、表面実装した際の信号ピンと回路基板の回路パター
ンとの接合状態が、この間の導通検査を試験装置などで
行うことによって、容易かつ確実に判明できるようにな
る。
１記載の発明の半導体装置によれば、本体の表面に信号
ピンと電気的に接続されたコンタクトパッドを備えてお
り、表面実装した際の信号ピンと回路基板の回路パター
ンとの接合状態が、この間の導通検査を試験装置などで
行うことによって、容易かつ確実に判明できるようにな
る。
【００２４】請求項２，３記載の半導体装置によれば、
トレイに収納される半導体装置に、コンタクトパッドに
接触する接触針を有するプローブカードを載せ置き、こ
のプローブカードを通じて試験装置が試験信号をやり取
りして電気検査を行っているため、測定装置に搬送して
電気検査を行う場合のように、搬送機構が複雑化せず
に、電気試験が容易かつ確実に出来るようになる。
トレイに収納される半導体装置に、コンタクトパッドに
接触する接触針を有するプローブカードを載せ置き、こ
のプローブカードを通じて試験装置が試験信号をやり取
りして電気検査を行っているため、測定装置に搬送して
電気検査を行う場合のように、搬送機構が複雑化せず
に、電気試験が容易かつ確実に出来るようになる。
【図１】本発明の半導体装置の実施形態の構成を示す断
面図である。
面図である。
【図２】図１に示す半導体装置の外観構成を示す斜視図
である。
である。
【図３】図１及び図２に示す半導体パッケージが回路基
板に表面実装された状態及び導通検査状態を示す断面図
である。
板に表面実装された状態及び導通検査状態を示す断面図
である。
【図４】図１及び図２に示す半導体パッケージの電気検
査状態を示す斜視図である。
査状態を示す斜視図である。
１ 基板 ２ 半導体素子 ３ 封止樹脂 ４ａ〜４ｆ 信号ピン ５ コンタクトパッド ７ 回路基板 ８ａ，８ｂ 回路パターン １０ テスタ １５ａ，１５ｂ 半導体パッケージ １６ 収納トレイ １７ プローブカード １８ａ 基板 １８ｂ 開口部 １８ｃ 接触針群 １９ ケーブル ２０ テスタ Ｐ１，Ｐ２ プローブ
Claims (3)
- 【請求項１】 本体の裏側にグリッドアレーで配置され
た信号ピンを回路基板の回路パターンと接合して表面実
装する半導体装置において、 本体の表面に前記信号ピンと電気的に接続されたコンタ
クトパッドを備えることを特徴とする半導体装置。 - 【請求項２】 前記請求項１記載の半導体装置のコンタ
クトパッドに接触する接触針を有するプローブカードを
載せ置き、このプローブカードの接触針と接続される試
験装置が信号をやり取りして電気検査を行うことを特徴
とする半導体装置。 - 【請求項３】 前記請求項１記載の半導体装置がトレイ
に収容され、この半導体装置のコンタクトパッドに接触
する接触針を有するプローブカードを載せ置き、かつ、
このプローブカードの接触針と接続される試験装置が信
号をやり取りして電気検査を行うことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5394896A JPH09223725A (ja) | 1996-02-17 | 1996-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5394896A JPH09223725A (ja) | 1996-02-17 | 1996-02-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223725A true JPH09223725A (ja) | 1997-08-26 |
Family
ID=12956952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5394896A Pending JPH09223725A (ja) | 1996-02-17 | 1996-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223725A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498668B2 (en) | 2005-10-27 | 2009-03-03 | Panasonic Corporation | Stacked semiconductor device and lower module of stacked semiconductor device |
| US8125792B2 (en) | 2007-12-10 | 2012-02-28 | Panasonic Corporation | Substrate for wiring, semiconductor device for stacking using the same, and stacked semiconductor module |
| US8148810B2 (en) | 2005-12-15 | 2012-04-03 | Panasonic Corporation | Semiconductor device, and inspection method thereof |
| US8963150B2 (en) | 2011-08-02 | 2015-02-24 | Samsung Display Co., Ltd. | Semiconductor device having a test pad connected to an exposed pad |
-
1996
- 1996-02-17 JP JP5394896A patent/JPH09223725A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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