KR101944935B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 반도체 장치는, 서로 평행하게 연장되는 복수의 활성영역을 갖는 반도체 기판; 상기 복수의 활성영역에 각각 접속되면서 등간격으로 배열되는 복수의 제1 콘택 플러그; 및 상기 복수의 제1 콘택 플러그 중 일부 영역에 형성된 상기 제1 콘택 플러그들을 서로 연결시키는 콘택 패드를 포함할 수 있다. 본 기술에 따르면, 웰 픽업 콘택 구조를 개선하여 일련의 드레인 콘택 말단에서 발생하는 오정렬을 방지하고 칩 사이즈를 감소시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 웰 픽업 콘택 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자와 같은 반도체 장치는 메모리 셀들의 동작을 위해 바이어스 전압을 인가하는 패턴들을 포함한다. 예를 들어, 낸드 플래시(NAND Flash) 메모리 소자는 직렬로 연결된 메모리 셀들과 상기 메모리 셀들 양측에 연결된 선택 트랜지스터를 포함하며, 이들이 배치된 반도체 기판의 활성영역에 형성된 웰(Well)에 소정의 바이어스를 인가하기 위한 구조물을 갖는다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 1a 및 도 1b를 참조하면, 기판(10) 상에 서로 평행하게 연장되는 복수의 활성영역(10A)을 정의하는 소자분리막(20)을 형성한 후, 활성영역(10A) 및 소자분리막(20) 상에 제1 절연막(30)을 형성한다.
이어서, 제1 절연막(30)을 관통하여 드레인 영역에 접속되는 제1 드레인 콘택 플러그(40A), 웰 픽업 영역에 접속되는 제1 웰 픽업 콘택 플러그(40B) 및 제1 웰 픽업 콘택 플러그(40B)에 접속되는 웰 픽업 콘택 패드(40C)를 형성한 후, 상기 결과물 상에 제2 절연막(50)을 형성한다.
이어서, 제2 절연막(50)을 관통하여 제1 드레인 콘택 플러그(40A)에 접속되는 제2 드레인 콘택 플러그(60A) 및 웰 픽업 콘택 패드(40C)에 접속되는 제2 웰 픽업 콘택 플러그(60B)를 형성하고 나서 상기 결과물 상에 제3 절연막(70)을 형성한 후, 제3 절연막(70)을 관통하여 제2 웰 픽업 콘택 플러그(60B)에 접속되는 도전 패드(80A), 도전 패드(80A) 양측의 더미 라인(80B) 및 제2 드레인 콘택 플러그(60A)에 접속되는 도전 라인(80C)을 형성한다.
그런데 이러한 종래 기술에 의하면 일련의 제1 드레인 콘택 플러그(40A) 사이의 공간에 제1 웰 픽업 콘택 플러그(40B)를 형성하므로 이들 간에 오정렬이 발생할 수 있으며, 특히 제1 웰 픽업 콘택 플러그(40B)를 비교적 크게 형성함에 따라 기판 손실 및 칩 사이즈가 증가하는 문제가 있다.
본 발명의 일 실시예는, 일련의 드레인 콘택 말단에서 발생하는 오정렬을 방지하고 칩 사이즈를 감소시킬 수 있는 웰 픽업 콘택 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 서로 평행하게 연장되는 복수의 활성영역을 갖는 반도체 기판; 상기 복수의 활성영역에 각각 접속되면서 등간격으로 배열되는 복수의 제1 콘택 플러그; 및 상기 복수의 제1 콘택 플러그 중 일부 영역에 형성된 상기 제1 콘택 플러그들을 서로 연결시키는 콘택 패드를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에 서로 평행하게 연장되는 복수의 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 복수의 활성영역에 각각 접속되면서 등간격으로 배열되는 복수의 제1 콘택 플러그를 형성하는 단계; 및 상기 복수의 제1 콘택 플러그 중 일부 영역에 형성된 상기 제1 콘택 플러그들을 서로 연결시키는 콘택 패드를 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 웰 픽업 콘택 구조를 개선하여 일련의 드레인 콘택 말단에서 발생하는 오정렬을 방지하고 칩 사이즈를 감소시킬 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 도 6b는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 11b는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 6b는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 도면이고, 도 2a 내지 도 5b는 도 6a 및 도 6b의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 여기서, 각 번호의 'a'도는 기판으로부터 수직 방향의 단면도이고, 'b'도는 레이아웃(Layout)을 나타내는 평면도이다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 일 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각 마스크로 기판(100)을 일부 식각하여 제1 트렌치(T1)를 형성한다.
여기서, 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 또한, 제1 트렌치(T1)는 일 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있으며, 복수개가 서로 평행하게 배열될 수 있다.
이어서, 제1 트렌치(T1)에 SOD(Spin On Dielectric), HARP(High Aspect Ratio Process), HDP(High Density Plasma) 중 어느 하나 이상의 방식으로 절연 물질을 매립하여 소자분리막(110)을 형성한다. 한편, 본 공정 결과 소자분리막(110)에 의해 서로 평행하게 연장되는 복수의 활성영역(100A)이 정의된다.
도 3a 및 도 3b를 참조하면, 활성영역(100A) 및 소자분리막(110) 상에 제1 절연막(120)을 형성한다. 제1 절연막(120)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS(Tetra Ethyl Ortho Silicate), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass) 중 어느 하나 이상을 포함할 수 있다.
이어서, 제1 절연막(120)을 선택적으로 식각하여 각각의 활성영역(100A) 중 일부 영역, 예컨대 드레인(Drain) 영역을 노출시키는 복수의 제1 콘택 홀(H1)을 형성한다.
여기서, 제1 콘택 홀(H1)은 활성영역(100A)과 교차하는 방향으로 연장되는 2개 이상의 열을 따라 배열하되, 인접하는 제1 콘택 홀(H1)들은 서로 다른 열에 배치함으로써 공정 마진(Margin)을 충분히 확보함과 동시에 후술하는 제1 콘택 플러그 간의 기생 커패시턴스(Parasitic Capacitance)를 감소시킬 수 있다. 특히, 제1 콘택 홀(H1)은 웰 픽업(Well Pick-up) 콘택 플러그 형성을 위한 별도의 공간을 두지 않고 등간격으로 배열함으로써 웰 픽업 콘택 플러그 단에서 발생하는 오정렬(Misalignment)을 방지할 수 있다.
이어서, 제1 콘택 홀(H1)이 형성된 제1 절연막(120) 일부를 선택적으로 식각하여 후술하는 웰 픽업 콘택 패드가 형성될 공간을 정의하는 홈(H2)을 형성한다. 홈(H2)은 웰 픽업 콘택 영역의 제1 콘택 홀(H1)들과 중첩되게 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 콘택 홀(H1) 및 홈(H2) 내에 도전 물질을 매립하여 제1 콘택 홀(H1) 내의 제1 콘택 플러그(130A) 및 홈(H2) 내의 웰 픽업 콘택 패드(130B)를 형성한다.
여기서, 제1 콘택 플러그(130A) 및 웰 픽업 콘택 패드(130B)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제1 콘택 홀(H1) 및 홈(H2)을 매립하는 두께로 증착한 후, 제1 절연막(120)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 이때, 웰 픽업 콘택 패드(130B)에 좌우로 인접하는 제1 콘택 플러그(130A)와 웰 픽업 콘택 패드(130B)의 간격은 제1 콘택 플러그(130A)들의 간격과 동일하게 형성될 수 있다. 한편, 본 공정 결과 형성된 제1 콘택 플러그(130A)는 소스/드레인 콘택 플러그 또는 활성영역(100A)에 형성된 웰(미도시됨)에 바이어스(Bias)를 인가하기 위한 웰 픽업 콘택 플러그 등의 역할을 하게 된다.
특히, 웰 픽업 콘택 패드(130B)를 통해 웰 픽업 콘택 영역의 제1 콘택 플러그(130A)들의 상단을 서로 연결시켜 웰 픽업 콘택 저항을 감소시킴과 동시에 공정 마진을 충분히 확보할 수 있다. 한편, 본 도면에는 9개의 제1 콘택 플러그(130A)가 웰 픽업 콘택 패드(130B)에 접속된 것으로 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하의 제1 콘택 플러그(130A)가 웰 픽업 콘택 패드(130B)에 접속될 수도 있다.
도 5a 및 도 5b를 참조하면, 제1 콘택 플러그(130A) 및 웰 픽업 콘택 패드(130B)가 형성된 결과물 상에 제2 절연막(140)을 형성한다. 제2 절연막(140)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 포함할 수 있다.
이어서, 제2 절연막(140)을 선택적으로 식각하여 웰 픽업 콘택 패드(130B) 일부 또는 웰 픽업 콘택 패드(130B)에 접속되지 않은 제1 콘택 플러그(130A) 각각을 노출시키는 복수의 제2 콘택 홀(H3)을 형성한다. 제2 콘택 홀(H3)은 활성영역(100A)과 교차하는 방향으로 연장되는 2개 이상의 열을 따라 등간격으로 배열하되, 평면상에서 볼 때 제1 콘택 홀(H1)과 같은 위치에 형성할 수 있다.
이어서, 제2 콘택 홀(H3) 내에 제2 콘택 플러그(150)를 형성한다. 제2 콘택 플러그(150)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제2 콘택 홀(H3)을 매립하는 두께로 증착한 후, 제2 절연막(140)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 이때, 제2 콘택 플러그(150)는 제1 콘택 플러그(130A) 상에 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 제2 절연막(140) 및 제2 콘택 플러그(150) 상에 제3 절연막(160)을 형성한다. 제3 절연막(160)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 포함할 수 있다.
이어서, 제3 절연막(160) 상에 활성영역(100A)과 같은 방향으로 연장되면서 제2 콘택 플러그(150)를 노출시키는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각 마스크로 제3 절연막(160)을 식각하여 제2 트렌치(T2)를 형성한다. 이때, 상기 마스크 패턴을 미세하게 형성하기 위해 스페이서 패터닝 기술(Spacer Patterning Technology; SPT)을 이용할 수 있다.
여기서, 제2 트렌치(T2)는 일 방향으로 연장되는 슬릿 형태를 가질 수 있으며, 복수개가 서로 평행하게 배열될 수 있다. 특히, 웰 픽업 콘택 패드(130B) 상의 제2 트렌치(T2)는 복수개의 제2 콘택 플러그(150)를 동시에 노출시킬 수 있도록 넓은 폭으로 형성하되, 길이 방향을 따라 소정 간격으로 분리된 형태를 가질 수 있다.
이어서, 제2 트렌치(T2) 내에 도전 패턴들, 즉 도전 패드(170A), 더미 라인(170B) 및 도전 라인(170C)을 형성한다. 도전 패드(170A)는 웰 픽업 콘택 패드(130B)에 접속된 제2 콘택 플러그(150)들을 서로 연결시키고, 더미 라인(170B)은 공정 마진을 확보하기 위해 도전 패드(170A) 양측에 형성되며, 도전 라인(170C)은 제1 콘택 플러그(130A)에 접속된 제2 콘택 플러그(150) 각각에 연결된다.
여기서, 도전 패드(170A), 더미 라인(170B) 및 도전 라인(170C)은 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제2 트렌치(T2)를 매립하는 두께로 증착한 후, 제3 절연막(160)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 본 도면에는 5개의 제2 콘택 플러그(150)가 도전 패드(170A)에 접속된 것으로 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하의 제2 콘택 플러그(150)가 도전 패드(170A)에 접속될 수도 있다.
이상에서 설명한 제조 방법에 의하여, 도 6a 및 도 6b에 도시된 것과 같은 본 발명의 제1 실시예에 따른 반도체 장치가 제조될 수 있다.
도 6a 및 도 6b를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는, 서로 평행하게 연장되는 복수의 활성영역(100A)을 갖는 기판(100), 활성영역(100A)에 각각 접속되면서 등간격으로 배열되는 복수의 제1 콘택 플러그(130A), 제1 콘택 플러그(130A) 중 웰 픽업 콘택 영역에 형성된 제1 콘택 플러그(130A)들의 상단을 서로 연결시키는 웰 픽업 콘택 패드(130B), 웰 픽업 콘택 패드(130B) 또는 웰 픽업 콘택 패드(130B)에 접속되지 않은 제1 콘택 플러그(130A)들에 접속되면서 등간격으로 배열되는 복수의 제2 콘택 플러그(150), 및 제2 콘택 플러그(150)들에 접속되는 도전 패턴들을 포함할 수 있다.
제1 콘택 플러그(130A)들은 활성영역(100A) 중 드레인 영역에 접속될 수 있으며, 활성영역(100A)과 교차하는 방향으로 연장되는 복수의 열을 따라 배열되되, 인접하는 제1 콘택 플러그(130A)들은 서로 다른 열에 배치될 수 있다. 또한, 웰 픽업 콘택 패드(130B)에 좌우로 인접하는 제1 콘택 플러그(130A)와 웰 픽업 콘택 패드(130B)의 간격은 제1 콘택 플러그(130A)들의 간격과 동일할 수 있다.
제2 콘택 플러그(150)는 제1 콘택 플러그(130A) 상에 위치할 수 있으며, 상기 도전 패턴들은 도전 패드(170A), 더미 라인(170B) 및 도전 라인(170C)을 포함할 수 있다.
도 7a 내지 도 11b는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 여기서, 각 번호의 'a'도는 기판으로부터 수직 방향의 단면도이고, 'b'도는 레이아웃을 나타내는 평면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 7a 및 도 7b를 참조하면, 기판(200) 상에 일 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각 마스크로 기판(200)을 일부 식각하여 제1 트렌치(T1)를 형성한다. 기판(200)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 제1 트렌치(T1)는 일 방향으로 연장되는 슬릿 형태로 복수개가 서로 평행하게 배열될 수 있다.
이어서, 제1 트렌치(T1)에 SOD, HARP, HDP 중 어느 하나 이상의 방식으로 절연 물질을 매립하여 소자분리막(210)을 형성한다. 한편, 본 공정 결과 소자분리막(210)에 의해 서로 평행하게 연장되는 복수의 활성영역(200A)이 정의된다.
도 8a 및 도 8b를 참조하면, 활성영역(200A) 및 소자분리막(210) 상에 제1 절연막(220)을 형성한 후, 제1 절연막(220)을 선택적으로 식각하여 각각의 활성영역(200A) 중 일부 영역, 예컨대 드레인 영역을 노출시키는 복수의 제1 콘택 홀(H1)을 형성한다. 제1 콘택 홀(H1)은 활성영역(200A)과 교차하는 방향으로 연장되는 2개 이상의 열을 따라 배열하되, 인접하는 제1 콘택 홀(H1)들은 서로 다른 열에 배치할 수 있다.
이어서, 제1 콘택 홀(H1) 내에 제1 콘택 플러그(230)를 형성한다. 제1 콘택 플러그(230)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제1 콘택 홀(H1)을 매립하는 두께로 증착한 후, 제1 절연막(220)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 제1 절연막(220) 및 제1 콘택 플러그(230) 상에 제2 절연막(240)을 형성한 후, 제2 절연막(240)을 선택적으로 식각하여 활성영역(200A)에 형성된 웰(미도시됨)에 바이어스를 인가하기 위한 웰 픽업 콘택 영역을 노출시키는 홈(H2)을 형성한다. 홈(H2)은 웰 픽업 콘택 플러그로 이용될 제1 콘택 플러그(230)들을 노출시키며, 후술하는 웰 픽업 콘택 패드가 형성될 공간을 정의한다.
이어서, 홈(H2) 내에 웰 픽업 콘택 패드(250)를 형성한다. 웰 픽업 콘택 패드(250)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 홈(H2)을 매립하는 두께로 증착한 후, 제2 절연막(240)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 웰 픽업 콘택 패드(250)를 통해 웰 픽업 콘택 영역의 제1 콘택 플러그(230)들이 서로 연결될 수 있다.
도 10a 및 도 10b를 참조하면, 제2 절연막(240) 및 웰 픽업 콘택 패드(250) 상에 제3 절연막(260)을 형성한 후, 제2 및 제3 절연막(240, 260)을 선택적으로 식각하여 웰 픽업 콘택 패드(250) 일부 또는 웰 픽업 콘택 패드(250)에 접속되지 않은 제1 콘택 플러그(230) 각각을 노출시키는 복수의 제2 콘택 홀(H3)을 형성한다. 제2 콘택 홀(H3)은 활성영역(200A)과 교차하는 방향으로 연장되는 2개 이상의 열을 따라 등간격으로 배열하되, 평면상에서 볼 때 제1 콘택 홀(H1)과 같은 위치에 형성할 수 있다.
이어서, 제2 콘택 홀(H3) 내에 제2 콘택 플러그(270)를 형성한다. 제2 콘택 플러그(270)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제2 콘택 홀(H3)을 매립하는 두께로 증착한 후, 제3 절연막(260)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 제3 절연막(260) 및 제2 콘택 플러그(270) 상에 제4 절연막(280)을 형성한 후, 제4 절연막(280)을 선택적으로 식각하여 활성영역(200A)과 같은 방향으로 연장되면서 제2 콘택 플러그(270)를 노출시키는 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 일 방향으로 연장되는 슬릿 형태를 가질 수 있으며, 복수개가 서로 평행하게 배열될 수 있다.
이어서, 제2 트렌치(T2) 내에 도전 패턴들, 즉 도전 패드(290A), 더미 라인(290B) 및 도전 라인(290C)을 형성한다. 도전 패드(290A)는 웰 픽업 콘택 패드(250)에 접속된 제2 콘택 플러그(270)들을 서로 연결시키고, 더미 라인(290B)은 공정 마진을 확보하기 위해 도전 패드(290A) 양측에 형성되며, 도전 라인(290C)은 제1 콘택 플러그(230)에 접속된 제2 콘택 플러그(270) 각각에 연결된다.
여기서, 도전 패드(290A), 더미 라인(290B) 및 도전 라인(290C)은 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제2 트렌치(T2)를 매립하는 두께로 증착한 후, 제4 절연막(280)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 웰 픽업 콘택 플러그를 별도로 형성하지 않고 드레인 영역에 접속되는 콘택 플러그를 웰 픽업 콘택 영역까지 등간격으로 형성하여 웰 픽업 콘택 플러그로 활용함으로써 일련의 드레인 콘택 말단에서 발생하는 오정렬을 방지할 수 있을 뿐만 아니라 웰 픽업 콘택 크기 또한 줄일 수 있다. 이에 따라 칩 사이즈(Chip Size)를 감소시킴과 동시에 기판 손실을 최소화할 수 있으며, 광 근접 보정(Optical Proximity Correction; OPC) 부담이 경감되어 제조 공정 시간(Turn Around Time; TAT)을 단축할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 100A : 활성영역
110 : 소자분리막 120 : 제1 절연막
130A : 제1 콘택 플러그 130B : 웰 픽업 콘택 패드
140 : 제2 절연막 150 : 제2 콘택 플러그
160 : 제3 절연막 170A : 도전 패드
170B : 더미 라인 170C : 도전 라인
H1 : 제1 콘택 홀 H2 : 홈
H3 : 제2 콘택 홀 T1 : 제1 트렌치
T2 : 제2 트렌치

Claims (19)

  1. 제1 방향으로 연장하고 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배열되는 복수의 활성영역을 갖고, 상기 제2 방향에서 서로 인접한 제1 영역 및 제2 영역이 정의된 반도체 기판 - 여기서, 상기 제1 영역 및 상기 제2 영역 각각은 상기 제2 방향에서 서로 인접한 두 개 이상의 활성 영역을 포함함. - ;
    상기 제1 영역 및 상기 제2 영역에서 상기 활성영역에 각각 접속하면서 상기 제2 방향을 따라 배열되는 복수의 제1 콘택 플러그 - 여기서, 상기 제1 영역에서 상기 제1 콘택 플러그의 배열 형태는, 상기 제2 영역에서 상기 제1 콘택 플러그의 배열 형태와 동일함. - ; 및
    상기 제2 영역의 상기 제1 콘택 플러그 상에 형성되어 이들 전부와 직접 접하는 콘택 패드를 포함하는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 콘택 플러그들은, 상기 복수의 활성영역 중 드레인 영역에 각각 접속된
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 콘택 플러그들은, 상기 제2 방향으로 연장되는 2개 이상의 열을 따라 배열되되, 상기 제2 방향에서 인접하는 상기 제1 콘택 플러그들은 서로 다른 열에 배치된
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 영역은, 웰 픽업 콘택 영역에 해당하는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 영역의 상기 제1 콘택 플러그의 상면 높이는 상기 제2 영역의 상기 제1 콘택 플러그의 상면 높이보다 높은
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 콘택 패드의 상면 높이는 상기 제1 영역의 상기 제1 콘택 플러그의 상면 높이와 동일한
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 영역의 상기 콘택 패드 및 상기 제1 영역의 상기 제1 콘택 플러그들 상에서 이들에 접속되면서, 상기 제1 및 제2 영역에서 동일한 배열 형태를 갖는 복수의 제2 콘택 플러그를 더 포함하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 제2 콘택 플러그들에 접속되는 도전 패턴들을 더 포함하는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 콘택 패드에 좌우로 인접하는 상기 제1 콘택 플러그와 상기 콘택 패드의 간격은, 상기 제1 콘택 플러그들의 간격과 동일한
    반도체 장치.
  10. 반도체 기판에 제1 방향으로 연장하고 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배열되는 복수의 활성영역을 정의하는 소자분리막을 형성하는 단계 - 여기서, 상기 반도체 기판은 상기 제2 방향에서 서로 인접한 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역 및 상기 제2 영역 각각은 상기 제2 방향에서 서로 인접한 두 개 이상의 활성 영역을 포함함. - ;
    상기 제1 영역 및 상기 제2 영역에서 상기 활성영역에 각각 접속하면서 상기 제2 방향을 따라 배열되는 복수의 제1 콘택 플러그 - 여기서, 상기 제1 영역에서 상기 제1 콘택 플러그의 배열 형태는, 상기 제2 영역에서 상기 제1 콘택 플러그의 배열 형태와 동일함. - 을 형성하는 단계; 및
    상기 제2 영역의 상기 제1 콘택 플러그 상에 형성되어 이들 전부와 직접 접하는 콘택 패드를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제1 콘택 플러그들은, 상기 복수의 활성영역 중 드레인 영역에 각각 접속되도록 형성하는
    반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제1 콘택 플러그들은, 상기 제2 방향으로 연장되는 2개 이상의 열을 따라 배열하되, 상기 제2 방향에서 인접하는 상기 제1 콘택 플러그들은 서로 다른 열에 배치하는
    반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제2 영역은, 웰 픽업 콘택 영역에 해당하는
    반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제1 영역의 상기 제1 콘택 플러그의 상면 높이는 상기 제2 영역의 상기 제1 콘택 플러그의 상면 높이보다 높은
    반도체 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 콘택 패드의 상면 높이는 상기 제1 영역의 상기 제1 콘택 플러그의 상면 높이와 동일한
    반도체 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제2 영역의 상기 콘택 패드 및 상기 제1 영역의 상기 제1 콘택 플러그들 상에서 이들에 접속되면서, 제1 및 제2 영역에서 동일한 배열 형태를 갖는 복수의 제2 콘택 플러그를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 제2 콘택 플러그 형성 단계 후에,
    상기 제2 콘택 플러그들에 접속되는 도전 패턴들을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 콘택 패드에 좌우로 인접하는 상기 제1 콘택 플러그와 상기 콘택 패드의 간격은, 상기 제1 콘택 플러그들의 간격과 동일하게 형성하는
    반도체 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제1 콘택 플러그 및 상기 콘택 패드는, 동일한 물질로 형성하는
    반도체 장치의 제조 방법.
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