KR19990016230A - 반도체 메모리 셀의 이중 비트라인 패턴 제조방법 - Google Patents

반도체 메모리 셀의 이중 비트라인 패턴 제조방법 Download PDF

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Abstract

비트라인간의 커플링에 의한 동작속도 저하와, 기생 커패시턴스를 최소화 할 수 있는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법에 관하여 개시한다. 이를 위하여 본 발명은, 소자분리 및 트랜지스터가 형성된 반도체 기판에 2개의 절연막을 개재하고 2차에 걸쳐 서로 인접하지 않은 비트라인을 센스 앰플이파이어로 연결하여 비트라인간의 간격이 좁아지더라도 비트라인간에 커플링이 발생하거나, 기생 커패시턴스가 증대하여 반도체 메모리 셀의 전기적인 특성이 저하되는 문제를 억제할 수 있다.

Description

반도체 메모리 셀의 이중 비트라인 패턴 제조방법
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 더욱 상세하게는 이중 비트라인 구조를 채용하는 반도체 메모리 셀 제조방법에 관한 것이다.
반도체 소자의 고성능화 및 고집적화가 급속도로 진전되고 있는 기술 환경에서 반도체 메모리 셀의 크기를 최소화하는 과제는 상당히 중요한 의미를 갖는다. 특히, 개개의 패턴을 형성하는데 있어서 포토 리소그래피(photo lithography) 기술이 거의 한계점에 도달해 있는 시점에서 반도체 메모리 셀의 비트라인 패턴에는 각 비트라인 간의 간격(space)이 좁아짐에 따라 나칭(notching) 및 브리지 결함과 같은 공정상의 문제가 빈번히 발생하고 있다. 또한, 전기적인 특성 면에서도 비트라인 간의커플링(coupling)으로 인한 반도체 소자의 동작속도 저하 및 기생 커패시턴스(Parasitic capacitance) 증가에 따른 전기적인 특성이 저하되는 문제가 있다.
상술한 비트라인 간의 커플링(coupling)으로 인한 반도체 소자의 동작속도 저하 및 기생 커패시턴스(Parasitic capacitance) 증가에 따른 전기적인 특성이 저하를 억제하기 위한 비트라인 형성기술이 미합중국 특허 제 4,992,981호(Title: double-ended memory cell array using interleaved bit lines method of fabrication therefore, Date of patent : Feb. 12, 1991)로 IBM사에 의하여 특허 등록이 된 바 있다.
도 1 및 도 2는 종래 기술에 의한 반도체 메모리 셀의 비트라인 패턴 제조방법을 설명하기 위하여 도시한 도면들이다.
도 1은 종래 기술에 따라서 반도체 메모리 셀의 비트라인 패턴을 형성하였을 때의 단면도이다. 도 1에서 참조부호 1은 반도체 기판을, 참조부호 2와 3은 비활성영역 및 활성영역을, 참조부호 4는 절연막을 나타내고, 참조부호 5는 상기 절연막(4)에 형성된 콘택홀을 매립하도록 구성된 비트라인 패턴을 각각 나타낸다.
도 2는 종래 기술에 따라서 반도체 메모리 셀의 비트라인 패턴을 형성하였을 때의 개략적인 레이아웃도(Layout) 이다. 여기서, 수직으로 형성된 라인은 데이터의 통로인 비트라인(7)이고, 수평으로 형성된 라인은 트랜지스터의 게이트 전극을 따라 연결된 워드라인(8)을 각각 가리킨다. 또한, 상기 워드라인(8)과 비트라인(7)이 교차되는 지점에는 반도체 메모리 셀(9)이 구성되어 있다. 상기 단위 반도체 메모리 셀(9)은 도 1에 도시된 바와 같이 절연막(4)에 형성된 콘택홀을 따라서 각각의 비트라인(7)과 연결된다. 또한, 상기 단위 메모리 셀(9)과 연결된 각 비트라인(7)은 인접하는 두 개의 비트라인이 서로 쌍(pair)을 이루어 센스 앰플이파이어(10)에 연결됨으로써 단위 메모리 셀로부터 받은 전기적인 신호를 증폭하도록 되어 있다.
그러나, 상술한 종래 기술에 있어서, 한 개의 센스 앰플이파이어(9)에 연결된 두 개의 비트라인은 서로 바로 옆에 인접하는 비트라인을 연결하였기 때문에 비트라인 간의간격이 좁은 경우에는 커플링(coupling)에 의한 동작속도(speed)의 저하나, 기생 커패시턴스를 감소시키는 데에는 한계가 있었다.
본 발명이 이루고자 하는 기술적 과제는 2회에 걸쳐서 이중으로 비트라인 패턴을 형성하여 비트라인 간의 간격을 좀더 이격시킴으로써 커플링에 의한 동작속도 저하나 기생 커패시턴스를 최소화 할 수 반도체 메모리 셀의 이중 비트라인 패턴 제조방법을 제공하는데 있다.
도 1 및 도 2는 종래 기술에 의한 반도체 메모리 셀의 비트라인 패턴 제조방법을 설명하기 위하여 도시한 도면들이다.
도 3 내지 도 5는 본 발명의 실시예에 의한 반도체 메모리 셀의 이중 비트라인 패턴 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 본 발명에 의한 반도체 메모리 셀의 이중 비트라인 패턴 형성을 완료하였을 때의 개략적인 레이 아웃도(lay-out) 이다.
도 7은 본 발명에 따른 반도체 메모리 셀의 이중 비트라인 패턴 제조방법의 변형예를 설명하기 위하여 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 간단한 설명
100: 반도체 기판, 102: 비활성영역,
104: 활성영역, 106: 제2 절연막,
108: 제2 콘택홀, 110: 1차 비트라인 패턴,
112: 제3 절연막, 114: 제3 콘택홀,
116: 2차 비트라인 패턴, 118: 비트라인,
120: 워드라인,
122: 1차 비트라인과 연결된 메모리 셀,
124: 2차 비트라인과 연결된 메모리 셀,
126: 센스 앰플이파이어(sense amplifier)
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 활성영역과 비활성영역을 정의하는 단계와, 상기 활성영역 상에 복수개의 트랜지스터를 형성하되 위에서 보았을 때 매트리스 구조를 갖도록 형성하는 단계와, 상기 트랜지스터 구조가 형성된 반도체 기판의 소정영역에 제2 콘택홀을 갖는 제2 절연막을 형성하는 단계와, 상기 제2 콘택홀을 매립하는 1차 비트라인 패턴을 형성하는 단계와, 상기 제2 콘택홀과 워드라인 방향으로 인접하지 않은 소정영역에 제3 콘택홀을 갖는 제3 절연막을 형성하는 단계와, 상기 제3 콘택홀을 매립하는 2차 비트라인 패턴을 형성하는 단계와, 상기 1차 비트라인 패턴 중에서 워드라인 방향으로 가장 인접한 2개의 비트라인 패턴들을 묶어서 단위 센스 앰플이파이어(Sense Amplifier)로 연결하고, 상기 2차 비트라인 패턴 중에서 워드라인 방향으로 가장 인접한 2개의 비트라인 패턴들을 묶어서 단위 센스 앰플이파이어(Sense Amplifier)로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 메트릭스(matrix) 구조는 수직방향으로 비트라인이 형성되고, 수평방향으로 워드라인이 구성될 수 있도록 형성하는 것이 적합하다.
상기 제2 콘택홀은 단위 콘택홀이 수평과 수직방향으로 서로 인접하지 않은 트랜지스터 영역에 형성하는 것이 바람직하다.
바람직하게는, 상기 1차 및 2차 비트라인 패턴은 불순물이 도핑된 폴리실리콘층(doped poly silicon layer), 금속층(metal layer), 장벽층(barrier layer) 및 불순물이 도핑된 폴리실리콘층이 순차적으로 적층된 구조를 갖거나, 금속층 및 장벽층이 순차적으로 적층된 구조를 갖도록 형성하는 것이 바람직하다.
또한, 상기 복수개의 트랜지스터가 매트릭스 구조를 갖도록 형성한 후에, 상기 단위 트랜지스터의 드레인 또는 소오스에 제1 콘택홀이 연결되는 구조를 갖는 제1 절연막을 형성하고, 상기 콘택홀을 매립하는 도전막을 패드를 추가로 형성하여 제2 콘택홀을 형성시킬 때, 공정마진을 증가시킬 수도 있다.
이때, 제1 절연막은 제2 및 제3 절연막보다 얇은 두께를 갖도록 형성하는 것이 적합하고, 도전막 패드는 1차 또는 2차의 비트라인 패턴과 동일한 구조를 갖도록 형성하는 것이 바람직하다. 또한 상기 제1 콘택홀은 전체 단위 트랜지스터의 드레인 영역을 노출시킬 수 있도록 연결하는 것이 적합하다.
본 발명에 따르면, 한 개의 센스 앰플이파이어(sense amplifier)에 연결되는 비트라인이 서로 인접되지 않도록 구성하여 커플링에 의한 동작속도의 저하 및 기생 커패시턴스를 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3 내지 도 5는 본 발명의 실시예에 의한 반도체 메모리 셀의 이중 비트라인 패턴의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 트랜치 소자분리와 같은 소자분리 공정을 진행하여 소자가 형성되는 활성영역(104)과 소자분리막이 있는 비활성영역(102)을 정의한다. 이어서, 통상의 방법으로 반도체 기판(100)에 복수개의 트랜지스터(미도시)를 형성한다. 이때, 복수개의 트랜지스터는 수직 방향으로 비트라인이 형성되고 수평방향으로 워드라인이 형성될 수 있도록 형성한다. 이러한 매트릭스 구조를 갖는 트랜지스터의 형성은 추후에 레이 아웃도(lay-out)를 참조하여 좀더 상세히 설명한다.
도 4를 참조하면, 상기 결과물 상에 제2 절연막(106)을 적층하고, 사진 및 식각공정을 진행하여 반도체 기판에 형성된 트랜지스터의 드레인 혹은 소오스 영역(미도시)을 노출시키는 제2 콘택홀(108)을 형성한다. 상기 제2 콘택홀(108)을 형성하는 방법은 단위 반도체 메모리 셀이 매트릭스 구조로 형성된 영역에서 수평과 수직, 즉 비트라인과 워드라인 방향으로 서로 인접하여 형성되지 않도록 하나씩 건너서 형성한다. 이어서, 상기 제2 콘택홀(108)이 형성된 결과물에 제2 도전막이 상기 제2 콘택홀(108)을 매립하면서 반도체 기판 표면을 일정 두께로 덮도록 형성한다. 상기 제2 도전막에 포토레지스트를 도포하고, 사진 및 식각공정을 진행하여 1차 비트라인 패턴(110)을 형성한다.
도 5를 참조하면, 상기 1차 비트라인 패턴(110)이 형성된 반도체 기판에 제3 절연막(112)을 적층하고, 사진 및 식각공정을 진행하여 상기 트랜지스터의 드레인 영역을 노출시키는 제3 콘택홀(114)을 형성한다. 여기서, 제3 콘택홀(114)이 형성되는 영역은 매트릭스 구조의 셀 어래이에서 제2 콘택홀(108)이 형성된 위치와 중복되지 않으며, 수평이나 수직방향으로 바로 이웃하지 않는 트랜지스터의 드레인 영역을 노출시키도록 형성한다. 이어서, 상기 제3 콘택홀(114)을 매립하고 반도체 기판에 일정 두께를 갖는 제3 도전막을 침적한 후, 패터닝을 진행하여 2차 비트라인 패턴(116)을 형성한다. 이어서, 상기 1차 및 2차에서 형성된 비트라인 패턴(114, 116)에서 서로 가장 이웃한 한쌍씩 센스 앰플이파이어(sense amplifier, 미도시)에 연결함으로써 본 발명에 의한 반도체 메모리 셀의 이중 비트라인의 형성을 완료한다. 결국 종래에 기술에서는 한 개의 절연막을 사용하여 비트라인을 형성하였지만, 본 발명에서는 2개의 절연막을 사용하여 2차에 걸쳐 비트라인 패턴을 형성하여 비트라인 패턴이 서로 이웃하지 않도록 형성함으로써 비트라인 간의간격(space)이 좁은 경우에 비트라인간에 커플링(coupling)이 발생하거나, 기생 커패시턴스를 억제하는 것이 가능하다.
도 6은 본 발명에 의한 반도체 메모리 셀의 이중 비트라인의 형성을 완료하였을 때의 개략적인 레이 아웃도 이다. 도면에서 참조부호 118은 비트라인을, 120은 워드라인을, 122는 1차 비트라인 패턴이 형성된 단위 메모리 셀을, 124는 2차 비트라인 패턴이 형성된 단위 메모리 셀을, 126은 센스 앰플이파이어(sense amplifier)를 각각 나타낸다. 여기서, 단위 메모리 셀(122, 124)은 매트릭스(matrix) 구조로 형성되어 있다. 또한, 1차에 형성된 비트라인과 연결된 단위 메모리 셀(122)은 이웃한 한쌍씩 센스 앰플이파이어(126)로 연결되고, 2차에 형성된 비트라인과 연결된 단위 메모리 셀(124)은 이웃한 한쌍씩 다른 센스 앰플이파이어(126)로 연결되어 있다. 결국, 한 개의 센스 앰플이파이어(126)로 연결된 2개의 비트라인 패턴(118)은 서로 인접하지 않고 한 칸씩 건너서 형성되어 비트라인 간의 커플링 발생이나 기생 커패시턴스를 줄이는 측면에서 유리하다.
도 7은 본 발명에 따른 반도체 메모리 셀의 이중 비트라인 패턴의 제조방법에서 변형예를 설명하기 위하여 도시한 단면도이다. 상세히 설명하면, 상술한 바람직한 실시예에서 한 단계의 공정을 추가하여 트랜지스터의 드레인 영역에 제2 콘택홀(108)을 형성하기 전에, 공정마진을 늘리기 위하여 제1 절연막(128)을 적층하고 제1 콘택홀(130)을 형성한 후, 도전막 패드(132)를 형성할 수 있다. 따라서, 상술한 도전막 패드(132)를 트랜지스터의 드레인 영역보다 크게 형성하여 제2 콘택홀(108)을 형성시에 공정마진이 커지게 된다. 여기서, 상기 제1 절연막(128)은 제2 및 제3 절연막(106, 112)보다 두께를 얇게 형성하고, 제1 콘택홀(130)은 단위 메모리 셀이 형성된 모든 트랜지스터의 드레인 영역을 노출시키도록 형성하고, 도전막 패드(132)는 1차 및 2차 비트라인 패턴과 동일한 막질인 불순물이 도핑된 폴리실리콘층, 금속층, 장벽층 및 불순물이 도핑된 폴리실리콘층이 순차적으로 적층된 구조를 갖거나, 금속층 및 장벽층이 순차적으로 적층된 구조를 갖도록 형성하는 것이 적합하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 한 개의 센스 앰플이파이어(sense amplifier)에 연결되는 비트라인이 서로 인접되지 않도록 구성하여 커플링에 의한 동작속도의 저하 및 기생 커패시턴스를 억제할 수 있는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법을 실현할 수 있다.

Claims (9)

  1. 반도체 기판에 활성영역과 비활성영역을 정의하는 단계;
    상기 활성영역 상에 복수개의 트랜지스터를 형성하되 위에서 보았을 때 매트리스 구조를 갖도록 형성하는 단계;
    상기 트랜지스터 구조가 형성된 반도체 기판의 소정영역에 제2 콘택홀을 갖는 제2 절연막을 형성하는 단계;
    상기 제2 콘택홀을 매립하는 1차 비트라인 패턴을 형성하는 단계;
    상기 제2 콘택홀과 워드라인 방향으로 인접하지 않은 소정영역에 제3 콘택홀을 갖는 제3 절연막을 형성하는 단계;
    상기 제3 콘택홀을 매립하는 2차 비트라인 패턴을 형성하는 단계;
    상기 1차 비트라인 패턴 중에서 워드라인 방향으로 가장 인접한 2개의 비트라인 패턴들을 묶어서 단위 센스 앰플이파이어(Sense Amplifier)로 연결하고, 상기 2차 비트라인 패턴 중에서 워드라인 방향으로 가장 인접한 2개의 비트라인 패턴들을 묶어서 단위 센스 앰플이파이어(Sense Amplifier)로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  2. 제1항에 있어서,
    상기 매트릭스 구조는 수직방향으로 비트라인이 형성되고,
    수평방향으로 워드라인이 구성될 수 있도록 형성하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  3. 제1 또는 제2항에 있어서, 상기 제2 콘택홀을 형성하는 방법은,
    단위 콘택홀이 수평과 수직방향으로 서로 인접하지 않은 트랜지스터 영역에 형성하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  4. 제1항에 있어서, 상기 1차 비트라인 패턴 및 2차 비트라인 패턴은,
    불순물이 도핑된 폴리실리콘층, 금속층, 장벽층 및 불순물이 도핑된 폴리실리콘층이 순차적을 적층된 구조를 갖거나,
    금속층 및 장벽층이 순차적으로 적층된 구조를 갖도록 형성하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  5. 제1항 또는 제4항에 있어서,
    상기 1차 비트라인과 2차 비트라인은 동일한 막질 구조를 갖도록 형성하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  6. 제1항에 있어서, 상기 복수개의 트랜지스터가 매트릭스 구조를 갖도록 형성한 후에,
    상기 단위 트랜지스터의 드레인에 제1 콘택홀이 연결된 제1 절연막을 형성하는 단계; 및
    상기 제1 콘택홀을 매립하는 도전막 패드를 형성하는 단계를 추가적으로 포함하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  7. 제1항 또는 제6항에 있어서, 상기 제1 절연막은 상기 제2 절연막 및 제3 절연막과 비교하여 두께가 더 얇게 형성하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  8. 제1항 또는 제6항에 있어서, 상기 도전막 패드는 상기 1차 1비트라인 패턴과 2차 비트라인 패턴과 동일한 막질 구조를 갖도록 형성하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
  9. 제1항 또는 제6항에 있어서, 상기 제1 콘택홀을 형성하는 방법은 전체 단위 트랜지스터의 드레인 영역에서 콘택홀이 형성되도록 형성하는 것을 특징으로 하는 반도체 메모리 셀의 이중 비트라인 패턴 제조방법.
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