KR20010058449A - 반도체 메모리장치의 제조방법 - Google Patents
반도체 메모리장치의 제조방법 Download PDFInfo
- Publication number
- KR20010058449A KR20010058449A KR1019990065781A KR19990065781A KR20010058449A KR 20010058449 A KR20010058449 A KR 20010058449A KR 1019990065781 A KR1019990065781 A KR 1019990065781A KR 19990065781 A KR19990065781 A KR 19990065781A KR 20010058449 A KR20010058449 A KR 20010058449A
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- substrate
- film
- conductive
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims abstract description 22
- 239000012212 insulator Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 63
- 238000005530 etching Methods 0.000 claims description 21
- 239000010409 thin film Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로서, 특히 이 방법은 도전형 하부 기판과 매몰 절연막 및 상부 기판으로 이루어진 SOI 기판 상부에 필드산화막을 형성하고 게이트전극, 소스/드레인 영역을 갖는 셀 트랜지스터를 형성한 후에, 기판 전면에 제 1층간절연막을 형성하고, 커패시터의 하부전극이 형성될 예정 영역의 제 1층간절연막부터 하부 기판까지 식각해서 콘택홀을 형성하고, 콘택홀내측에 절연체박막 및 제 1도전막을 증착하고 셀 트랜지스터의 소스/드레인 영역아래까지 제 1도전막 및 절연체박막을 식각한 후에, 콘택홀내에 제 2도전막을 채우고 이를 연마해서 제 1 및 제 2도전막으로 이루어진 하부전극을 형성하고, 기판 전면에 제 2층간절연막을 형성한 후에 비트라인용 소스 또는 드레인 영역이 개방되도록 제 2 및 제 1층간절연막을 식각한 콘택홀내에 도전체를 매립하고 이를 패터닝하여 비트라인을 형성한다. 그러므로, 본 발명은 커패시터 형성시 기판 하부에 매몰된 형태로 제조하므로써 커패시터와 셀 트랜지스터 사이를 수직으로 연결하는 플러그 콘택 공정을 생략할 수 있어 셀 영역과 주변회로 영역 사이의 단차를 줄일 수 있다.
Description
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로서, 특히 고집적 반도체 메리장치에서 셀 영역과 주변 회로 영역의 단차를 줄이기 위한 기술이다.
일반적으로 반도체 메모리장치는 데이터를 저장해두고 필요할 때에 꺼내어 읽어볼 수 있는 장치를 일컫는다. 주로 DRAM(Dynamic Random Access Memory)을 중심으로 하는 반도체 메모리로부터 마그네틱 디스크, 광 디스크 등 다양한 종류가 있다. 이중에서도 반도체 메모리는 소형이며 높은 신뢰도, 및 저렴한 가격이라는 장점이외에도 상대적으로 고속 동작이 가능해서 컴퓨터 내부에 위치하는 메인 메모리나 마이크로 프로세서내의 매몰 메모리, 캐쉬 메모리 형태로 널리 사용되고 있다.
한편, 반도체 메모리장치의 구성은 메모리 셀들이 중앙에 위치하고 로우(row) 어드레스에 의해 워드라인(word line)이, 칼럼 어드레스에 의해 비트라인이 선택되어 선택된 위치의 셀 데이터가 I/O 컨트롤 회로를 통해 증폭되어 외부에 읽혀진다.
도 1은 통상적인 반도체 메모리장치로서 DRAM의 단위셀 레이아웃도로서, 이에는 DRAM의 단위셀 중에서도 셀 트랜지스터의 게이트전극인 워드 라인(30)과, 상기 셀 트랜지스터의 소스(또는 드레인 영역)와 접하되, 워드라인(30)에 대해 수직으로 배치된 비트라인(39)이 도시되어 있다. 미설명된 도면부호 38은 셀 트랜지스터의 소스/드레인 영역과 접하는 플러그 콘택이며 도면부호 b는 하부 플러그 콘택와 비트라인의 콘택을 나타낸 것이다.
도 2a 내지 도 2d는 도 1의 A-A'선에 따라 절단된 단면에서의 단위셀 제조 공정도로서, 이를 참조해서 종래 DRAM의 단위셀 제조방법을 설명하고자 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(10)으로서 실리콘 기판에 소자의 활성 영역과 비활성 영역을 정의하는 필드산화막(22)을 형성하고, 필드산화막(22) 사이의 기판의 활성 영역 상부에 게이트절연막(22), 도전체로서 도프트 폴리실리콘막이 패터닝된 게이트전극(30)과, 게이트전극(30) 상측면을 절연하는 절연막(32) 및 절연성의 스페이서(34)를 순차적으로 형성한다.
그리고, 게이트전극(30) 사이에 드러난 기판 근방에 도전형 불순물이 주입된 소스/드레인 영역(35)을 형성하여 셀 트랜지스터를 완성한 후에, 기판 전면에 제 1층간절연막(36)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 사진 및 식각 공정을 진행하여 상기 제 1층간절연막(36)에 소스/드레인 영역 표면이 개방되는 콘택홀을 형성한 후에 도전체로서 도프트 폴리실리콘을 매립하고 이를 연마해서 제 1플러그 콘택(38)을 형성한다. 그리고, 상기 결과물에 제 2층간절연막(40)을 형성한 후에 도면에 도시되지는 않았지만 이를 선택 식각하여 제 1플러그 콘택(38)에 연결되는 비트라인을 형성한다. 계속해서, 비트라인이 형성된 결과물에 제 3층간절연막(42)을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 제 3층간절연막(42) 및 제 2층간절연막(40)을 선택 식각하여 커패시터 영역 부위의 하부 제 1플러그 콘택(38)이 개방되도록 콘택홀을 형성한다. 그리고, 상기 결과물에 도전체를 매립하고 이를 연마해서 제 2플러그 콘택(44)을 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 결과물에 커패시터 제조 공정을 실시하여 제 2플러그 콘택(44)과 연결되는 하부전극(50), 절연체박막(52), 및 상부전극(54)을 순차적으로 형성하여 메모리 셀 트랜지스터와 커패시터를 구비한 DRAM의 단위셀 제조 공정을 완료한다.
이러한 종래 기술에 따른 DRAM셀이 그 주변회로와 원칩화(One Chip)된 복합 반도체장치내에 있다면 커패시터가 메모리 셀 영역에만 형성됨에 따라, 셀 영역과 주변회로부 사이에 커패시터 높이만큼에 해당하는 단차가 발생하여 후속 공정의 제조 공정수가 증가하게 되고 이에 따라 단위 프로세스가 복잡해진다.
이러한 메모리 셀 영역과 주변회로 영역 사이의 단차를 극복해서 후속 다층 배선의 리소그래피 공정의 여유도를 확보하고자 다음과 같은 방안이 제시되고 있다. 즉, 셀 영역과 주변회로 영역의 단차를 줄이기 위한 방법으로서, 커패시터 상부의 층간절연막 제조 공정에 리소그래피 공정을 추가하거나, 고비용 공정인 연마 공정을 이용한다.
그러나, 이러한 방법에도 불구하고 배선의 콘택 식각 공정에 있어서, 에스팩트비율을 결정하는 금속 콘택의 깊이에서는 커패시터의 높이만큼 여전히 반영되므로 후속 공정의 난이도는 증가하게 된다.
또한, 종래 기술에서는 커패시터가 대개 비트라인 제조 공정이후에 형성되므로 도 1의 레이아웃에 도시된 바와 같이, 비트라인(39)과 커패시터용 플러그 콘택의 중첩을 피하기 위하여 하부 플러그 콘택(38)이 비트라인 콘택(b)과 연결되도록 수직으로 길게 형성되는 부분이 존재하게 된다. 그러므로, 비트라인 및 커패시터용 콘택 부분을 따로 정의하고 식각해야 하기 때문에 제조 공정이 다소 복잡해지는 문제점이 있었다.
본 발명의 목적은 셀 커패시터로 인한 셀 영역과 주변회로 영역사이의 단차로 인한 문제점을 해결하고자 커패시터 형성시 기판 하부에 매몰된 형태로 제조하므로써 커패시터와 셀 트랜지스터 사이를 수직으로 연결하는 플러그 콘택 공정을 생략할 수 있으며 후속 다층 배선의 공정 난이도를 경감시켜 제조 수율 및 소자 특성의 안정화를 달성할 수 있는 반도체 메모리장치의 제조방법을 제공하는데 있다.
도 1은 통상적인 반도체 메모리장치로서 DRAM의 단위셀 레이아웃도,
도 2a 내지 도 2d는 도 1의 A-A'선에 따라 절단된 단면에서의 단위셀 제조 공정도,
도 3은 본 발명에 따른 반도체 메모리장치로서 DRAM의 단위셀 레이아웃도,
도 4a 내지 도 4h는 도 3의 A-A'선에 따라 절단된 단면에서의 단위셀 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : SOI기판의 하부기판 102 : SOI 기판의 매몰 절연막
104 : SOI기판의 상부 기판 110 : 필드산화막
112 : 게이트절연막 120 : 게이트전극
122 : 절연막 124 : 스페이서
126 : 소스/드레인 영역 128 : 층간절연막
130 : 커패시터용 콘택홀 132 : 절연체박막
134 : 제 1도전막 136 : 제 2도전막
B : 하부전극 140 : 비트라인
상기 목적을 달성하기 위하여 본 발명은 게이트전극, 소스/드레인 영역으로 이루어진 셀 트랜지스터와 커패시터를 포함한 반도체 메모리장치의 제조방법에 있어서, SOI기판 상부의 소자 분리 영역에 필드산화막을 형성하는 단계와, 기판에 게이트전극, 소스/드레인 영역을 갖는 상기 셀 트랜지스터를 형성하는 단계와, 셀 트랜지스터가 형성된 기판 전면에 제 1층간절연막을 형성하는 단계와, 결과물에서 커패시터의 하부전극이 형성될 예정 영역의 제 1층간절연막부터 SOI기판의 하부 기판까지 식각해서 콘택홀을 형성하는 단계와, 콘택홀내측에 절연체박막을 형성하는 단계와, 콘택홀내에 제 1도전막을 증착하고 셀 트랜지스터의 소스/드레인 영역아래까지 제 1도전막 및 절연체박막을 식각하는 단계와, 콘택홀내에 제 2도전막을 채우고 이를 연마해서 제 1 및 제 2도전막으로 이루어진 하부전극을 형성하는 단계와, 결과물에 제 2층간절연막을 형성하고, 비트라인용 소스 또는 드레인 영역이 개방되도록 제 2층간절연막 및 제 1층간절연막을 식각해서 콘택홀을 형성하는 단계와, 콘택홀에 도전체를 매립하고 이를 패터닝하여 비트라인을 형성하는 단계를 포함한다.
본 발명에 따르면, 비트라인을 형성하기전에 커패시터 제조 공정을 실시하되, 기판 하부에 매몰된 형태로 커패시터를 제조하므로써 전체 반도체장치의 수직 높이를 감소시킬 수 있으며 커패시터와 셀 트랜지스터 사이를 수직으로 연결하는 플러그 콘택 제조공정을 생략할 수 있어 비트라인 및 커패시터의 수직 플러그의 배치가 쉬어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하도록 한다.
도 3은 본 발명에 따른 반도체 메모리장치로서 DRAM의 단위셀 레이아웃도로서, 도 3의 레이아웃도에는 DRAM의 단위셀 중에서도 셀 트랜지스터의 게이트전극인 워드 라인(120)과, 상기 셀 트랜지스터의 소스(또는 드레인 영역)과 접하되, 워드라인(120)에 대해 수직으로 배치된 비트라인(140)이 도시되어 있다. 여기서, 미설명된 도면부호 134는 셀 트랜지스터의 드레인 영역(또는 소스)와 필드산화막 사이에 배치된 커패시터의 하부전극을 나타낸 것이며 도면부호 b'는 비트라인과 셀 트랜지스터의 소스 영역(또는 드레인)과 접하는 콘택을 나타낸 것이다.
도 4a 내지 도 4h는 도 3의 A-A'선에 따라 절단된 단면에서의 단위셀 제조 공정도로서, 이를 참조하면 본 발명에 따른 DRAM의 단위셀 제조방법은 다음과 같다.
우선, 도 4a에 도시된 바와 같이, SOI(Silicon On Insulator)기판의 상부기판(104) 상부의 소자의 활성 영역과 비활성 영역을 정의하는 필드산화막(110)을 형성한다. 여기서, 미설명된 참조 번호 102는 SOI 기판내의 매몰 절연막, 100은 매몰 절연막 하부의 기판, 104는 매몰 절연막 상부의 기판 영역을 나타낸 것이다.
그리고, 상기 상부기판(104) 위에 게이트절연막(112), 도전체로서 도프트 폴리실리콘막이 패터닝된 게이트전극(120)과, 게이트전극(120) 상측면을 절연하는 절연막(122) 및 절연성의 스페이서(124)를 순차적으로 형성한 후에, 게이트전극(120) 사이에 드러난 기판(104)에 도전형 불순물이 주입된 소스/드레인 영역(126)을 형성하여 셀 트랜지스터를 완성하고, 상기 결과물 전면에 제 1층간절연막(128)을 증착한다.
이어서, 도 4b에 도시된 바와 같이, 상기 결과물에 사진 공정을 진행하여 본 발명에 따른 커패시터의 하부전극이 형성될 예정 영역을 정의하는 포토레지스트 패턴(129)을 형성한다. 그리고, 상기 포토레지스트 패턴(129)을 이용한 식각 공정을 진행해서 상기 제 1층간절연막(128), 드레인 영역(또는 소스)(128), 매몰 절연막(102) 및 하부기판(100)을 식각해서 콘택홀(130)을 형성한다. 또는, 본 발명의 제조 공정에 있어서, 자기정렬 콘택 식각 방식을 이용해서 콘택홀(130)을 제조할 수도 있다. 또한, 상기 콘택홀(130) 식각 공정시 활성 영역보다 넓게 정의하고자 필드산화막(110)의 일부도 제거한다.
그 다음, 도 4c에 도시된 바와 같이, 상기 콘택홀(130)의 하부 기판(100) 근방에 도전성 불순물을 도핑해서 상부전극(131)을 정의한다. 또는, 본 발명의 제조 공정시 도핑 공정대신에 맨처음 제조 공정에서부터 커패시터의 상부전극으로 이용될 수 있는 만큼의 도핑 농도를 갖는 하부 기판(100)을 사용할 수 있다.
이어서, 도 4d에 도시된 바와 같이, 상기 콘택홀(130)내측에 절연체박막(132)을 형성한다.
그리고, 도 4e에 도시된 바와 같이, 상기 콘택홀(130)내에 제 1도전막(134)으로서 도프트 폴리실리콘을 증착하고 셀 트랜지스터의 소스/드레인 영역(126)아래까지 제 1도전막(134) 및 절연체박막(132)을 식각한다. 이때, 식각 공정은 전면 식각(etch back) 또는 연마(polishing) 공정을 이용할 수 있는데, 그 예를 들면, 제 1도전막(134)을 제 1층간절연막(112) 표면이 드러날때까지 연마한 후에 전면 식각공정을 실시하여 제 1도전막(134)을 소스/드레인 영역(126)아래까지 식각하고 이어서 노출된 절연체박막(132)을 제 1도전막의 식각 높이까지 식각한다.
이어서, 도 4f에 도시된 바와 같이, 소스/드레인 영역(126) 아래까지 제 1도전막(134)이 매립된 콘택홀내에 제 2도전막(136)으로서 도프트 폴리실리콘을 채우고 이를 연마해서 제 1 및 제 2도전막(134,136)으로 이루어진 하부전극(B)을 형성한다. 여기서, 제 2도전막(136)의 연마 공정시 식각 타겟을 게이트전극의 절연막(122)까지 삼아 제 1층간절연막(128)과 제 2도전막(126)을 식각할 수도 있는데, 그 이유는 제거된 제 1층간절연막(128) 높이만큼 이후 형성될 비트라인의 높이가 낮아짐에 따라 전체 단차를 줄일 수 있기 때문이다.
이어서, 도 4g에 도시된 바와 같이, 상기 결과물에 제 2층간절연막(138)을 형성한 후에, 비트라인콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 상기 셀 트랜지스터에서 비트라인용 소스 또는 드레인 영역(126)이 개방되도록 제 2층간절연막(138) 및 제 1층간절연막(128)을 식각해서 콘택홀(139)을 형성한다.
그 다음, 도 4h에 도시된 바와 같이, 상기 콘택홀(139)에 도전체로서 도프트 폴리실리콘를 매립하고 이를 패터닝하여 비트라인(140)을 형성하여 본 발명의 실시예에 따른 DRAM 단위셀 제조 공정을 완료한다.
상기 본 발명의 제조방법에 있어서, 커패시터용 콘택홀(130)내에 절연체박막(132)을 형성하기 전에, 금속막 또는 금속실리사이드막을 추가 형성하므로써 하부기판인 상부전극의 공핍(depletion)을 억제하거나, 또는 콘택홀에 의해 드러난 하부기판(100) 표면에 준안정성 폴리실리콘(Metastable Poly Silicon) 성장공정을 추가 실시해서 그 단면적을 증가시킬 수도 있다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리장치 제조 공정은 다음과 같은 이점이 있다.
첫 번째, 본 발명은 기판 하부에 매몰된 형태로 셀 커패시터를 제조하므로써 커패시터와 셀 트랜지스터 사이를 수직으로 연결하는 플러그 콘택 공정과 비트라인과 커패시터의 하부전극 사이에 존재하게 되는 층간절연막 제조를 생략할 수 있어 전체 반도체 메모리장치의 수직 높이를 크게 줄일 수 있다. 또, 커패시터의 상부전극을 따로 구비하지 않고 하부 반도체기판(100)을 이용하므로써 커패시터의 용량을 저해하지 않으면서 전체 크기를 줄일 수 있는 이점이 있다.
둘째, 본 발명은 커패시터가 비트라인보다 먼저 형성함에 따라 종래 비트라인과 커패시터의 제 2플러그 콘택가 중첩되지 않도록 레이아웃을 배치할 필요가 없어지므로 수직 배선 공정의 여유도가 증가한다. 또, 콘택홀 식각 공정시 자기정렬 콘택(self aligned contact) 공정을 사용하는 경우 종래 기술에서는 비트라인에 절연체의 스페이서 제조 공정이 필요하였지만, 본 발명에서는 비트라인의 스페이서 공정이 생략될 수 있다.
셋째, 본 발명의 반도체 메모리장치를 복합 메모리장치에 적용된다면 셀 영역과 주변회로 영역 사이에서 커패시터 높이에 따라 발생하는 단차를 줄여 후속 다층 배선의 공정 마진을 크게 증가시킬 수 있어 고집적 및 고신뢰성 반도체 장치의 구현이 가능하다.
Claims (8)
- 게이트전극, 소스/드레인 영역으로 이루어진 셀 트랜지스터와 커패시터를 포함한 반도체 메모리장치의 제조방법에 있어서,SOI기판 상부의 소자 분리 영역에 필드산화막을 형성하는 단계;상기 기판에 게이트전극, 소스/드레인 영역을 갖는 상기 셀 트랜지스터를 형성하는 단계;상기 셀 트랜지스터가 형성된 기판 전면에 제 1층간절연막을 형성하는 단계;상기 결과물에서 커패시터의 하부전극이 형성될 예정 영역의 제 1층간절연막부터 SOI기판의 하부 기판까지 식각해서 콘택홀을 형성하는 단계;상기 콘택홀내측에 절연체박막을 형성하는 단계;상기 콘택홀내에 제 1도전막을 증착하고 셀 트랜지스터의 소스/드레인 영역아래까지 제 1도전막 및 절연체박막을 식각하는 단계;상기 콘택홀내에 제 2도전막을 채우고 이를 연마해서 제 1 및 제 2도전막으로 이루어진 하부전극을 형성하는 단계;상기 결과물에 제 2층간절연막을 형성하고, 비트라인용 소스 또는 드레인 영역이 개방되도록 제 2층간절연막 및 제 1층간절연막을 식각해서 콘택홀을 형성하는 단계; 및상기 콘택홀에 도전체를 매립하고 이를 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 SOI기판에서 매몰 절연막 하부의 기판은 도전성 불순물로 도핑된 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 콘택홀의 하부기판 근방에 도전성 불순물을 도핑하는 단계를 추가 실시하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 하부전극용 콘택홀을 형성시, 자기정렬 콘택 식각 공정을 이용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 콘택홀내측에 절연체박막을 형성하기 전에 기판 표면에 금속막 또는 금속실리사이드막을 추가 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 기판 표면을 증가하기 위한 준안정성 폴리실리콘 성장 공정을 추가 실시하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 제 1도전막 및 절연체박막을 식각하는 공정은상기 제 1도전막을 제 1층간절연막 표면이 드러날때까지 연마한 후에 전면 식각공정을 실시하여 상기 제 1도전막을 소스/드레인 영역아래까지 식각한 후에 상기 절연체박막을 식각된 제 1도전막까지 식각하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1항에 있어서, 상기 제 1도전막 및 절연체박막을 식각하는 공정은전면 식각 공정을 이용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065781A KR20010058449A (ko) | 1999-12-30 | 1999-12-30 | 반도체 메모리장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065781A KR20010058449A (ko) | 1999-12-30 | 1999-12-30 | 반도체 메모리장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010058449A true KR20010058449A (ko) | 2001-07-06 |
Family
ID=19632950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065781A KR20010058449A (ko) | 1999-12-30 | 1999-12-30 | 반도체 메모리장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010058449A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100725370B1 (ko) * | 2006-01-05 | 2007-06-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 |
-
1999
- 1999-12-30 KR KR1019990065781A patent/KR20010058449A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100725370B1 (ko) * | 2006-01-05 | 2007-06-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100375428B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| EP0661752B1 (en) | Dynamic random access memory device and method for producing the same | |
| US7026679B2 (en) | Semiconductor integrated circuit device and the process of manufacturing the same having poly-silicon plug, wiring trenches and bit lines formed in the wiring trenches having a width finer than a predetermined size | |
| KR100384801B1 (ko) | 반도체 기억 장치의 제조 방법 | |
| US7214572B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US20030068857A1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| KR100499175B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR0139863B1 (ko) | 반도체장치 및 그의 제조방법 | |
| US20060263970A1 (en) | Semiconductor memory device and fabrication thereof | |
| KR100333058B1 (ko) | 반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조 | |
| KR0161425B1 (ko) | 반도체 장치의 배선 형성 방법 | |
| KR100479815B1 (ko) | 비트라인 및 비트라인 콘택을 형성하는 방법 및 다이나믹메모리셀 | |
| KR20010058449A (ko) | 반도체 메모리장치의 제조방법 | |
| JP3190659B2 (ja) | 半導体メモリ及びその製造方法 | |
| US6716715B2 (en) | Dram bit lines | |
| KR20020078432A (ko) | 반도체 메모리 장치의 제조 방법 | |
| KR100621763B1 (ko) | 반도체 메모리소자의 커패시터 제조방법 | |
| KR0183742B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR100505592B1 (ko) | 셀캐패시터의제조방법 | |
| KR20040059486A (ko) | 고집적 반도체 메모리장치 및 그 제조 방법 | |
| KR20000012944A (ko) | 디렘 장치 및 그의 제조 방법 | |
| KR100685593B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040058779A (ko) | 반도체 소자의 제조 방법 | |
| KR20010046668A (ko) | 반도체 메모리 장치의 제조 방법 및 그 구조 | |
| JPH0786428A (ja) | 半導体記憶装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |