CN1829411A - 静电放电电路 - Google Patents

Abstract

一种连接在至少三个端子之间的静电放电电路，该静电放电电路包括至少一个静电放电电路元件，该静电放电电路元件进一步包括包含处于浮动状态的主体的至少一个电路元件。处于浮动状态的主体可以提供对静电电流放电的通路。该静电放电电路可以是一个上拉电路、多个上拉电路、一个下拉电路、多个下拉电路、一个电源箝位、多个电源箝位、或者其他类似的电路或多个电路。至少三个端子可以包括一个或多个电源端、一个或多个接地端、和/或一个或多个I/O端。

Description

静电放电电路

技术领域

本发明涉及一种静电放电电路。

背景技术

众所周知，电子集成电路中出现故障的原因是曝露大的和/或突然的静电放电(ESD)。当充电的器件与集成电路接触时，例如，当电路的部分连接到电源(包括地)时，所积累的静电电荷可能快速放电。所述放电可以引起对集成电路的损坏，导致氧化物和/或其他薄膜的介质击穿，并且由于电路上的p-n结的反向击穿而引起通过集成电路的相对小的区域的较高电平传导。

静电放电(ESD)可能对集成电路的可靠性起作用。而且，随着集成电路的尺寸减小，ESD忍耐力也可能降低。具体他，作为高电流密度和低电压耐受力的结果，随着IC变得越小和/或越快，它们的保护电路对损害的敏感度可能增加。而且，随着轻掺杂漏极(LDD)区变得比源极/漏极扩散区域更窄，对于给定的电流电平，在LDD区中可能具有更高的电流密度，这意味着可能存在更多的局部加热。另外，硅化源极/漏极扩散区通过在器件的表面处集中电流以及减少分散电流所需的稳流(ballasting)阻抗也可以产生电流局部化，从而。另外，MOS晶体管的更薄栅极氧化物可能更易受高场压力，例如，介质击穿。

具体地，在混合电压应用中，一些组件或集成电路可以以较低的电压电平进行操作，而其他外围组件或其他集成电路可以以较高的电压电平进行操作。结果，可能存在具有在相同的系统中共同存在的不同电源电压的芯片。输入/输出(I/O)电路可被设计为承受各种输入电压。而且，芯片到芯片的接口I/O电路(包括ESD保护电路)可被设计来避免晶体管上的电过压力，和/或减少或防止芯片之间的不期望的漏流通路。

例如，传统的电源箝位(power clamp)可被用来确保电源电压VDD与地电压VSS之间的ESD通路，其由ESD事件来触发。对于比电源电压VDD更高或比地电压VSS更低的电压，电源箝位可以提供例如到地的放电通路。

传统的电源箝位包括MOS晶体管、NPN、PNP双极性晶体管、二极管、闸流晶体管(thyristor)、或场晶体管。为了放电ESD事件而不损坏内部电路或ESD保护电路本身，ESD保护方案应当具有低导通电压和高电流驱动。具体地，如果第一击穿电压或触发电压高于MOS晶体管的栅极电介质的击穿电压，则ESD保护方案可能无法保护内部电路，而内部电路可能被破坏。而且，如果ESD触发的响应时间被延迟，则因为高压或大电流的初始累积，ESD保护方案可能无法保护高速度或更高频率的集成电路。

发明内容

本发明的示例实施例致力于一种用于耗散静电电流的静电放电电路和方法。

本发明的示例实施例致力于一种连接在至少三个端子之间的静电放电电路，该静电放电电路包括至少一个静电放电电路元件，该静电放电电路元件进一步包括包含处于浮动状态的主体的至少一个电路元件。处于浮动状态的主体可以提供对静电电流放电的通路。该静电放电电路可以是一个上拉电路、多个上拉电路、一个下拉电路、多个下拉电路、一个电源箝位、多个电源箝位、或者其他类似的电路或多个电路。至少三个端子可以包括一个或多个电源端、一个或多个接地端、和/或一个或多个I/O端。

本发明的示例实施例致力于一种静电放电电路，其具有较低的触发电压和/或更快的反应时间。

本发明的示例实施例致力于一种连接在至少三个端子之间的静电放电电路，该静电放电电路包括：至少一个静电放电电路元件，该静电放电电路元件进一步包括包含处于浮动状态的管体的至少一个电路元件。

在本发明的示例实施例中，至少三个端子包括至少一个电源端和至少一个接地端。

在本发明的示例实施例中，至少一个静电放电电路元件包括至少一个电源箝位单元。

在本发明的示例实施例中，至少一个电源箝位单元包括连接在至少一个电源端之一与至少一个接地端中的两个或多个之间的一个电源箝位单元。

在本发明的示例实施例中，至少一个电源箝位单元包括连接在至少一个电源端之一与至少一个接地端中的两个或多个之间的多个电源箝位单元。

在本发明的示例实施例中，多个电源箝位中的每一个连接在至少一个电源端的相同一个与至少一个接地端中的相同两个或多个之间。

在本发明的示例实施例中，多个电源箝位单元中的每一个连接在至少一个电源端的相同一个与至少一个接地端中的两个或更多个之一之间。

在本发明的示例实施例中，至少一个电源箝位单元包括连接在至少一个电源端中的两个或多个与至少一个接地端之一之间的一个电源箝位单元。

在本发明的示例实施例中，至少一个电源箝位单元包括连接在至少一个电源端中的两个或多个与至少一个接地端之一之间的多个电源箝位单元。

在本发明的示例实施例中，多个电源箝位单元中的每一个连接在至少一个接地端的相同一个与至少一个电源端中的相同两个或更多个之间。

在本发明的示例实施例中，多个电源箝位单元中的每一个连接在至少一个接地端的相同一个与至少一个电源端中的两个或多个之一之间。

在本发明的示例实施例中，至少三个端子包括至少一个接地端和至少一个输入/输出端。

在本发明的示例实施例中，至少一个静电放电电路元件包括至少一个下拉电路。

在本发明的示例实施例中，至少一个下拉电路包括连接在至少一个输入/输出端之一与至少一个接地端中的两个或多个之间的下拉电路。

在本发明的示例实施例中，静电放电电路进一步包括连接在至少一个电源端之一与至少一个输入/输出端之一之间的上拉电路。

在本发明的示例实施例中，至少一个下拉电路包括连接在多个输入/输出端与至少一个接地端中的两个或多个之间的多个下拉电路。

在本发明的示例实施例中，多个下拉电路中的每一个连接在多个输入/输出端子中的不同一个和至少一个接地端中的相同的两个或多个之间。

在本发明的示例实施例中，多个下拉电路中的每一个连接在多个输入/输出端子中的不同一个和至少一个接地端中的两个或多个之一之间。

在本发明的示例实施例中，静电放电电路进一步包括连接在至少一个电源端之一与多个输入/输出端子之间的多个上拉电路。

在本发明的示例实施例中，至少三个端子包括至少一个电源端和至少一个输入/输出端。

在本发明的示例实施例中，至少一个静电放电电路元件包括至少一个上拉电路。

在本发明的示例实施例中，至少一个上拉电路包括连接在至少一个输入/输出端之一与至少一个电源端中的两个或多个之间的上拉电路。

在本发明的示例实施例中，静电放电电路进一步包括连接在至少一个输入/输出端子之一与至少一个接地端之一之间的下拉电路。

在本发明的示例实施例中，至少一个上拉电路包括在多个输入/输出端与至少一个电源端中的两个或多个之间的多个上拉电路。

在本发明的示例实施例中，多个上拉电路中的每一个连接在多个输入/输出端中的不同一个与至少一个电源端中的相同两个或多个之间。

在本发明的示例实施例中，多个下拉电路中的每一个连接在多个输入/输出端中的不同一个与至少一个电源端中的两个或多个之一之间。

在本发明的示例实施例中，静电放电电路进一步包括连接在多个输入/输出端与至少一个接地端之一之间的多个下拉电路。

在本发明的示例实施例中，至少三个端子包括至少一个电源端、至少一个接地端、和至少一个输入/输出端。

在本发明的示例实施例中，至少一个静电放电电路元件包括至少一个下拉电路和至少一个上拉电路。

在本发明的示例实施例中，至少一个下拉电路包括连接在至少一个输入/输出端之一与至少一个接地端中的两个或多个之间的下拉电路，并且至少一个上拉电路包括连接在至少一个输入/输出端之一与至少一个电源端中的两个或多个之间的上拉电路。

在本发明的示例实施例中，至少一个下拉电路包括连接在多个输入/输出端子与至少一个接地端中的两个或多个之间的多个下拉电路，并且至少一个上拉电路包括连接在多个输入/输出端子与至少一个电源端中的两个或多个之间的多个上拉电路。

在本发明的其他示例实施例中，电源箝位单元的ESD部分的晶体管连接到分离的地电压提供线。

在本发明的其他示例实施例中，电源箝位单元的ESD部分的晶体管连接到分离的电源提供线。

在本发明的其他示例实施例中，上拉器件的ESD部分的晶体管连接到分离的电源提供线。

在本发明的其他示例实施例中，下拉器件的ESD部分的晶体管连接到分离的地电压提供线。

在本发明的其他示例实施例中，与I/O焊点(pad)耦合的ESD电路的晶体管连接到分离的地电压提供线。

在本发明的其他示例实施例中，与I/O焊点耦合的ESD电路的晶体管连接到分离的电源提供线。

附图说明

通过下面提供的示例实施例的详细描述和附图，本发明将变得被更全面地理解，其中附图给出仅用于图解说明目的，因此不限于本发明。

图1图解说明了根据本发明示例实施例的静电放电电路。

图2图解说明了根据本发明示例实施例的、图1的静电放电电路的垂直剖面。

图3图解说明了根据本发明示例实施例的、图1的静电放电电路的示例布局图。

图4图解说明了根据本发明示例实施例的、在ESD事件期间图1的静电放电电路的操作的示例。

图5图解说明了根据本发明示例实施例的、图1的静电放电电路的电压与电流的关系图。

图6A图解说明了传统的低压NPN双极性晶体管(LVNPN)电源箝位与根据本发明示例实施例的LVNPN电源箝位的传输线脉冲(TLP)曲线的比较。

图6B图解说明了传统的高压NPN双极性晶体管(HVNPN)电源箝位与根据本发明示例实施例的HVNPN电源箝位的传输线脉冲(TLP)的比较。

图7图解说明了根据本发明另一示例实施例的静电放电电路。

图8图解说明了根据本发明另一示例实施例的静电放电。

图9A图解说明了根据本发明另一示例实施例的静电放电。

图9B图解说明了根据本发明另一示例实施例的静电放电电路。

图10A图解说明了根据本发明另一示例实施例的静电放电。

图10B图解说明了根据本发明另一示例实施例的静电放电。

图11A图解说明了根据本发明另一示例实施例的静电放电。

图11B图解说明了根据本发明另一示例实施例的静电放电。

图12图解说明了根据本发明另一示例实施例的静电放电电路。

图13图解说明了根据本发明另一示例实施例的静电放电电路。

图14图解说明了根据本发明另一示例实施例的静电放电电路。

图15A图解说明了根据本发明另一示例实施例的静电放电。

图15B图解说明了根据本发明另一示例实施例的静电放电电路。

图16A图解说明了根据本发明另一示例实施例的静电放电。

图16B图解说明了根据本发明另一示例实施例的静电放电。

图17A图解说明了根据本发明另一示例实施例的静电放电。

图17B图解说明了根据本发明另一示例实施例的静电放电。

应当注意，这些附图旨在图解说明本发明的示例实施例的方法和设备的普通特性，用于描述此处的那些示例实施例。然而，这些附图不必按比例，并且不应当精确地反映任意矢量实施例的特性，并且不应当被理解为将示例实施例的值或属性的范围定义或限制在本发明的范围之内。

具体实施方式

图1图解说明了根据本发明示例实施例的静电放电电路。如图1所示，示例静电放电电路1可以包括上拉器件10、下拉器件20、电源箝位单元30、和/或转换电路40。静电放电电路1可以连接到例如VDD焊点或VDD端的电源电压，其可以提供例如VDD信号的正电源电压，可以连接到可以提供I/O信号的I/O焊点或I/O端，并且可以连接到至少一个接地或参考电源电压，例如VSS焊点或VSS端，例如VSS1焊点和VSS2焊点，其可以分别提供VSS1和VSS2信号。

在另一示例实施例中，静电放电电路1可以进一步包括连接到上拉器件10的预驱动器92和/或连接到下拉器件20的预驱动器94、以及/或输入缓冲器90。如图1所示，I/O焊点可以通过输入缓冲器90连接到静电放电电路1的内部逻辑或其他内部电路。在示例实施例中，预驱动器92和预驱动器94是相同的电路，并且提供相同的信号。

在另一示例实施例中，上拉器件10可以包括p-沟道MOSFET MP1，其从例如VDD的电源线连接到I/O焊点。该p-沟道MOSFET MP1可以具有与预驱动器电路92耦合的栅极。

在另一示例实施例中，下拉器件20可以包括n-沟道MOSFET MN1，其从I/O焊点连接到例如VSS1或VSS2的地电压提供线。该n-沟道MOSFETMN1可以具有与预驱动器电路94耦合的栅极。

在示例实施例中，电源箝位单元30可以位于VDD线与一条或更多条VSS线之间。在示例实施例中，电源箝位单元30可以包括一个或多个箝位器件，例如，第一箝位器件CL1和第二箝位器件CL2。

在示例实施例中，第一箝位器件CL1可以连接在VDD与VSS1和/或VSS2之间，第二箝位器件CL2可以连接在VDD与VSS1和/或VSS2之间。

如图1所示，电源箝位单元30可以以几种不同的方式实现，例如，如由电源箝位单元30-1和电源箝位单元30-2来实现。如所示的，例如，电源箝位单元30-1或电源箝位单元30-2可以包括NMOSFET晶体管、PMOSFET晶体管和/或NPN，PNP双极性晶体管的各种布置。

如所示，电源箝位单元30-1可以包括第一NMOSFET晶体管CL1和第二NMOSFET晶体管CL2。在示例实施例中，NMOSFET晶体管CL1可以从VDD线连接到第一地电压提供线VSS1，其具有与VSS1连接的栅极和与VSS2连接的管体。在本发明的示例实施例中，第二NMOSFET CL2可以从VDD线连接到第二地电压提供线VSS2，其具有与VSS2连接的栅极和与VSS1连接的管体。

在另一示例实施例中，电源箝位单元30可以实现为电源箝位单元30-2，其包括第一NPN双极性晶体管CL1和第二NPN双极性晶体管CL2。在示例实施例中，第一NPN双极性晶体管CL1的发射极可以连接到第一地电压提供线VSS1，并且进一步连接到CL2的基极。第一NPN双极性晶体管CL1的集电极可以连接到VDD。在示例实施例中，第二NPN双极性晶体管CL2的发射极可以连接到第二地电压提供线VSS2，并且进一步连接到第一NPN双极性晶体管CL1的基极。第二NPN双极性晶体管CL2的集电极可以连接到VDD。

在示例实施例中，转换电路40可以在正常操作中将第一地电压提供线VSS1与第二地电压提供线VSS2电隔离，并且在ESD事件期间将异常电荷从一地电压提供线转换到其他地电压提供线。

图2图解说明了图1的静电放电电路的示例垂直剖面，和图3图解说明了图1的静电放电电路的示例布局图。具体地，图2图解说明了图1的上拉器件10、下拉器件20、和电源箝位单元30-1。如图2中所示，上拉器件10的MP1可以包括N-阱11、P+源极12、和P+漏极13、以及连接到预驱动器92的栅极。类似地，下拉器件20的MN1可以包括P-阱21、N+源极22、和N+漏极23、以及连接到预驱动器94的栅极。

如图所示的，电源箝位单元30-1可以包括第一NMOSFET晶体管CL1、第二NMOSFET晶体管CL2、和它们之间的N-阱。更具体地，第一NMOSFET晶体管CL1可以包括P-阱31、N+源极32、和N+漏极33、以及P+基极触点34。类似地，第二NMOSFET晶体管CL2可以包括P-阱36、N+源极37、和N+漏极38、以及P+基极触点39。

如图2中所示，第一NMOSFET晶体管CL1可被实现为P-阱31中的NMOS晶体管，其栅极连接到VSS1，其漏极连接到VDD，并且其管体连接到VSS2。类似地，第二NMOSFET晶体管CL2可被实现为P-阱36中的NMOS晶体管，其栅极连接到VSS2，其漏极连接到VDD，并且其管体连接到VSS1。如上所述，在示例实施例中，P-阱31和36可以与N-阱彼此隔离。

在图1的静电放电电路的正常操作模式期间，上拉器件10的p-沟道MOSFET MP1和下拉器件20的n-沟道MOSFET MN1可以执行输出缓冲器的功能。具体地，来自预驱动器电路92的信号可以被施加到上拉晶体管MP1的栅极，来自预驱动器电路94的信号可以被施加到下拉晶体管MN1的栅极。如果来自预驱动器电路92/94的信号为高，则上拉晶体管MP1截止，下拉晶体管MN1导通，电压VSS被传送到I/O焊点。如果来自预驱动器电路92/94的信号为低，则上拉晶体管MP1导通，下拉晶体管MN1截止，并且VDD被传送到I/O焊点。以这种方式，预驱动器电路92/94可以对上拉和下拉晶体管MP1、MN1的栅极进行偏压，以便将VDD或VSS提供到I/O焊点。在正常操作中，电源箝位单元30和转换电路40不需要操作。

在ESD事件期间，可能提供大量的ESD电流，其中包括靠近N+漏极37和P-阱31之间的结的电子-空穴对(EHP)37a，如图4所示。在传统的ESD器件中，空穴电流可以从靠近N+漏极37的EHP中产生，漂流通过有效的基板阻抗(R-Pwell)到地，然而在本发明的示例实施例中，从靠近N+漏极37的EHP中产生的空穴可以累积在N+漏极37与P-阱31之间。空穴电流和累积的空穴可以提升基板电势。NPN的发射-基极结可以开始向前偏置，以导通电源箝位单元30中的寄生NPN双极性晶体管。这可被称作第一击穿(Vt1、It1)，并且这在图5的电压与电流的关系图形中示出。

寄生双极性晶体管CL2可以在N+漏极37与N+源极38之间操作。这些区域可以分别充当双极性集电极和发射极。通过双极性晶体管的电流可以充当“种子电流”，以便使得NPN双极性晶体管的发射极-基极结处有明显的增加。这可被称作速回(sanpback)机制，这在图5中所示为(Vsp)。该电路可以使用电源箝位单元30中的寄生双极性晶体管来使大电流流到地VSS，从而保护集成电路。

在高压力(high stress)电平时，该器件可以变得热击穿或者第二击穿，这所示为图5中的(Vt2，It2)。该器件温度可以增加到这样一种水平，即，热载流子产生足够高足以控制传导过程。第二击穿可以是由于电流定位使得器件出现故障的正反馈过程。

在ESD事件期间，存在四种可能的情况：

1)VDD焊点上的正ESD，其中VSS2是参考电压；

2)VDD焊点上的负ESD，其中VSS1是参考电压；

3)I/O焊点上的正ESD，其中VSS1是参考电压；和

4)I/O焊点上的负ESD，其中VSS2是参考电压。

下面将讨论这些情况中的每一种。

在情况1中，在传统的ESD器件(如图5中的曲线b所示)中，其中VSS1和VSS2相同，因为P+基极触点39和N+源极38都连接到公共VSS(有效地连接到公共地电压)，从靠近漏极的EHP产生的一部分空穴电流通过有效的基板阻抗(R-Pwell)漂移出，并且P+基极触点39接触地VSS1。

相反，在本发明的示例实施例(如图5中的曲线a所示)中，VSS1被允许浮动，其中VSS2连接到地电压。因为P-阱31处于浮动状态，从靠近漏极的EHP产生的空穴电流不浮动，并且寄生NPN双极性晶体管的基极(P-阱31)的电势比传统ESD电路中的增加更讯速。结果，发射极38/基极31结开始正向偏置，并且随后，更快速地导通双极性晶体管，这导致Vt1的下降。

即使电源箝位单元30中的MOS晶体管可能由阵列类型形成，但是不管有效的基板阻抗(R-Pwell)，所有寄生双极性晶体管都同时导通，因为每个晶体管的源极与漏极之间的距离是相同的。结果，It2增加。

在本发明的示例实施例中，在情况2中，VSS2被允许浮动，并且VSS1连接到地电压。而且，在电源箝位单元30的CL2中的连接到VDD的漏极37与连接到地的P-阱36之间的结开始正向偏置，以导通漏极37与P-阱36之间的正向二极管。结果，不需要附加的二极管来放电负的ESD。

在本发明的示例实施例中，在情况3中，VSS2再次被允许浮动，并且VSS1再次连接到地电压。而且，用于放电ESD电流的路由包括上拉器件10、VDD线、电源箝位单元30和VSS1。类似地，在情况4中，用于放电的路由是下拉器件20到VSS线1、到转换电路40、到VSS2。在情况4中，VSS1被允许浮动，并且VSS2连接到地电压。

图6A图解说明了传统的低压NPN双极性晶体管(LVNPN)电源箝位与根据本发明示例实施例的LVNPN电源箝位的传输线脉冲(TLP)曲线的比较。图6B图解说明了传统的高压NPN双极性晶体管(HVNPN)电源箝位与根据本发明示例实施例的HVNPN电源箝位的传输线脉冲(TLP)曲线的比较。如图6A所示，曲线a1图解说明了本发明的示例实施例，其中源极和管体之一浮动，源极和管体中的其他连接到参考电压。类似地，曲线a2图解说明了本发明的示例实施例，其中源极和管体之一浮动，源极和管体中的其他连接到参考电压。

如图6A所示，曲线a1呈现了比曲线b1更低的Vt1电压和更高的It2电流。如图6B所示，曲线a2呈现了比曲线b2更低的Vt1电压和更高的It2电流。

图7图解说明了根据本发明另一示例实施例的静电放电电路。如图7所示，静电放电电路2可以包括上拉器件10、下拉器件50和电源箝位单元60。如图7所示，下拉器件50可以包括第一NMOSFET晶体管MS1和第二NMOSFET晶体管MS2。在示例实施例中，如图7所示，ESD保护可以通过静电放电电路2的下拉器件50来提供。如图7所示，下拉器件50可以位于I/O焊点与地电压提供线之间。结果，来自I/O焊点的ESD电流可被放电，而不利用VDD线，如在图1中所示的示例实施例一样。在示例实施例中，预驱动器92和预驱动器94是相同的电路，并且提供相同的信号。

如图7所示，更具体地，第一NMOSFET晶体管MS1可以从I/O焊点连接到第一地电压提供线VSS1，其具有与预驱动器电路94耦合的栅极以及与第二地电压提供线VSS2连接的管体。类似地，第二NMOSFET晶体管MS2可以从I/O焊点连接到第二地电压提供线VSS2，其具有与第二地电压提供线VSS2耦合的栅极以及与第一电源电压提供线VSS1连接的管体。

在示例实施例中，第一NMOSFET晶体管MS1和/或第二NMOSFET晶体管MS2可以是MOS晶体管、NPN、PNP双极性晶体管、场晶体管、闸流晶体管等。

在示例实施例中，电源箝位单元60可以用MOS晶体管、闸流晶体管来实现、和/或实现为图1的电源箝位单元30。

图8图解说明了根据本发明另一示例实施例的静电放电电路。如图8所示，静电放电电路3可以包括下拉电路52。如图8所示，ESD保护电路的晶体管耦合到I/O焊点并且连接到分离的地电压提供线VSS1和VSS2。除了省略了上拉器件10，图8所示的示例实施例基本类似于图7中所示的示例实施例。

图9A图解说明了根据本发明另一示例实施例的静电放电。如图9A所示，静电放电电路4可以包括n(其中，n是大于1的整数)个集成电路块70a、70b、…、70n，其中每个集成电路块70n具有图1的静电放电电路1的结构。

如图9A所示，第一IC块70a可以包括第一I/O焊点I/O PAD1、上拉器件10a、下拉器件20a、电源箝位单元30a、电源电压提供线VDD、第一地电压提供线VSS1和第二地电压提供线VSS2，其通过转换器件40a而彼此电隔离。

静电放电电路4可以进一步包括第二IC块70b，还包括第二I/O焊点I/OPAD2、上拉器件10b、下拉器件20b、电源箝位单元30b、电源电压提供线VDD、第三地电压提供线VSS3和第四地电压提供线VSS4(它们通过转换器件40b而彼此电隔离)。

在本发明的示例实施例中，如图9A所示，第一IC块70a的VSS1可以连接到第二IC块70b的VSS4，第一IC块70a的VSS2可以连接到第二IC块70b的VSS3。更一般地，如图9A所示，第(n-1)IC块的VSS(2n-3)和VSS(2n-2)可以分别连接到第nIC块的VSS(2n)和VSS(2n-1)。

图9B图解说明了根据本发明另一示例实施例的静电放电电路。除了VSS1可以与VSS4电隔离以外，图9B的静电放电电路类似于图9A的静电放电电路。如图9B中更一般图解的，每个地电压提供线可以连接到其他IC块的地电压提供线和/或与它自己的块的其他地电压提供线隔离。

图10A图解说明了根据本发明另一示例实施例的静电放电。如图10A所示，静电放电电路5可以包括n(其中，n是大于1的整数)个集成电路块71a、71b、…、71n，其中每个集成电路块71n具有图7的静电放电电路2的结构。

如图10A所示，静电放电电路5可以进一步包括第一IC块71a，还包括第一I/O焊点I/O PAD1、上拉器件10a、下拉器件50a、电源箝位单元60a、电源电压提供线VDD、第一地电压提供线VSS1和第二地电压提供线VSS2，其通过转换器件40a而彼此电隔离。

静电放电电路5可以进一步包括第二IC块71b，还包括第二I/O焊点I/OPAD2、上拉器件10b、下拉器件50b、电源箝位单元60b、电源电压提供线VDD、第三地电压提供线VSS3和第四地电压提供线VSS4，其通过转换器件40a而彼此电隔离。

在本发明的示例实施例中，如图10A所示，第一IC块71a的VSS1可以连接到第二IC块71b的VSS4，第一IC块71a的VSS2可以连接到第二IC块71b的VSS3。更一般地，如图10A所示，第(n-1)IC块的VSS(2n-3)和VSS(2n-2)可以分别连接到第nIC块的VSS(2n)和VSS(2n-1)。

图10B图解说明了根据本发明另一示例实施例的静电放电电路。除了VSS1可以与VSS4电隔离以外，图10B的静电放电电路类似于图10A的静电放电电路。如图10B中更一般图解的，每个地电压提供线可以连接到其他IC块的地电压提供线和/或与它自己的块的其他地电压提供线隔离。

图11A图解说明了根据本发明另一示例实施例的静电放电。如图11A所示，静电放电电路6可以包括n(其中n是大于1的整数)个集成电路块72a、72b、…、72n，其中每个集成电路块72n具有图8的静电放电电路3的结构。

如图11A所示，静电放电电路6可以进一步包括第一IC块72a，还包括第一I/O焊点I/O PAD1、下拉器件52a、电源箝位单元60a、电源电压提供线VDD、第一地电压提供线VSS1和第二地电压提供线VSS2，其通过转换器件40a而彼此电隔离。

静电放电电路6可以进一步包括第二IC块72b，还包括第二I/O焊点I/OPAD2、下拉器件52b、电源箝位单元60b、电源电压提供线VDD、第三地电压提供线VSS3和第四地电压提供线VSS4(它们通过转换器件40a而彼此电隔离)。

在本发明的示例实施例中，如图11A所示，第一IC块72a的VSS1可以连接到第二IC块72b的VSS4，第一IC块72a的VSS2可以连接到第二IC块72b的VSS3。更一般地，如图11A所示，第(n-1)IC块的VSS(2n-3)和VSS(2n-2)可以分别连接到第nIC块的VSS(2n)和VSS(2n-1)。

图11B图解说明了根据本发明另一示例实施例的静电放电电路。除了VSS1可以与VSS4电隔离以外，图11B的静电放电电路类似于图11A的静电放电电路。如图11B中更一般图解的，每个地电压提供线可以连接到其他IC块的地电压提供线和/或与它自己的块的其他地电压提供线隔离。

图12图解说明了根据本发明另一示例实施例的静电放电电路。如图12所示，示例静电放电电路101可以包括上拉器件10、下拉器件20、电源箝位单元130、和/或转换电路40。例如，静电放电器件101可以连接到至少一个正电源电压、例如至少一个VDD焊点，例如VDD1焊点和VDD2焊点，其可以提供正电源电压，例如VDD1和VDD2信号，以及可以连接到地电压或参考提供电压，例如VSS焊点，例如可以提供VSS信号。

在另一示例实施例中，静电放电电路101还可以包括连接到上拉器件10的预驱动器92和/或连接到下拉器件20的预驱动器94。如图12所示，I/O焊点可以通过输入缓冲器90连接到静电放电电路101的内部逻辑或其他内部电路。

在另一示例实施例中，下拉器件10可以包括p-沟道MOSFET MP1，其从例如VDD1或VDD2的电源提供线连接到I/O焊点。p-沟道MOSFET MP1可以具有与预驱动器电路92耦合的栅极。

在另一示例实施例中，下拉器件20可以包括n-沟道MOSFET MN1，其从I/O焊点连接到地电压提供线，例如VSS。n-沟道MOSFET MN1可以具有与预驱动器电路94耦合的栅极。

在示例实施例中，电源箝位单元130可以位于一条或多条VDD线与VSS线之间。在示例实施例中，电源箝位单元130可以包括一个或多个箝位器件，例如，第一箝位器件CL1和第二箝位器件CL2。

在示例实施例中，第一箝位器件CL1可以连接在VDD1与VSS之间，第二箝位器件CL2可以连接在VDD2与VSS之间。

如图12进一步示出的，电源箝位单元130可以以几种不同的方式来实现，例如，如电源箝位单元130-1或电源箝位单元130-2所示。如图所示的，例如，电源箝位单元130-1或电源箝位单元130-2可以包括NMOSFET晶体管、PMOSFET晶体管和/或NPN、PNP双极性晶体管的各种结构。

如所述的，电源箝位单元130-1可以包括第一NMOSFET晶体管CL1和第二NMOSFET晶体管CL2。在示例实施例中，NMOSFET晶体管CL1可以从第一VDD线VDD1连接到地电压提供线VSS，其具有与VDD1连接的栅极和与VDD2连接的管体。在示例实施例中，第二NMOSFET晶体管CL2可以从第二VDD线VDD2连接到地电压提供线VSS，其具有与VDD2连接的栅极和与VDD1连接的管体。

在另一示例实施例中，电源箝位单元130可实现为电源箝位单元130-2，其包括第一NPN双极性晶体管CL1的发射极和第二NPN双极性晶体管CL2。在示例实施例中，第一NPN双极性晶体管CL1可以连接到第一电压提供线VDD1，并且进一步连接到CL2的基极。第一NPN双极性晶体管CL1的集电极可以连接到VSS。在示例实施例中，第二NPN双极性晶体管CL2的发射极可以连接到第二电压提供线VDD2，并且进一步连接到第一NPN双极性晶体管CL1的基极。第二NPN双极性晶体管CL1的集电极可以连接到VSS。

在示例实施例中，在正常操作期间，转换电路40可以将第一电压提供线VDD1与第二电压提供线VDD2电隔离，并且在ESD事件期间，转换电路40将异常电荷从一电压提供线转移到其他电压提供线。

图13图解说明了根据本发明另一示例实施例的静电放电电路。如图13所示，静电放电电路102可以包括上拉器件110、下拉器件20和电源箝位单元60。如图13所示，上拉器件110可以包括第一NMOSFET晶体管MD1和第二NMOSFET晶体管MD2。在示例实施例中，如图13所示，ESD保护可以通过静电放电电路102的上拉器件110来提供。如图13所示，上拉器件110可以位于电源提供线VDD1、VDD2和I/O焊点之间。结果，来自I/O焊点的ESD电流可被放电，而不利用VSS线，如在图12中所示的示例实施例一样。在示例实施例中，预驱动器92和预驱动器94是相同的电路，并且提供相同的信号。

如图13所示，更具体地，第一NMOSFET晶体管MD1可以从第一电源提供线VDD1连接到I/O焊点，它具有与预驱动器电路92耦合的栅极以及与第二电源电压提供线VSS2连接的管体。类似地，第二NMOSFET晶体管MD2可以从二电源电压提供线VDD2连接到I/O焊点，它具有与第二电源提供线VDD2耦合的栅极以及与第一电源电压提供线VDD1连接的管体。

在示例实施例中，第一NMOSFET晶体管MD1和/或第二NMOSFET晶体管MD2可以是MOS晶体管、NPN、PNP双极性晶体管、场晶体管、闸流晶体管(tryristor)等。

在示例实施例中，电源箝位单元60可以用MOS晶体管、闸流晶体管来实现、和/或实现为图1的电源箝位单元30。

图14图解说明了根据本发明另一示例实施例的静电放电电路。如图14所示，静电放电电路103可以包括上拉电路112。如图14所示，ESD保护电路的晶体管连接到I/O焊点并且连接到分离的电源电压提供线VDD1和VDD2。除了省略了下拉器件20，图14所示的示例实施例基本类似于图13中所示的示例实施例。

图15A图解说明了根据本发明另一示例实施例的静电放电。如图15A所示，静电放电电路104可以包括n(其中，n是大于1的整数)个集成电路块170a、170b、…、170n，其中每个集成电路块170n具有图12的静电放电电路101的结构。

如图15A所示，静电放电电路104可以进一步包括第一IC块170a，还包括第一I/O焊点I/O PAD1、上拉器件10a、下拉器件20a、电源箝位单元130a、第一电源电压提供线VDD1和通过转换器件40a而彼此电隔离的第二电源电压提供线VSS2，以及地电压提供线VSS。

静电放电电路104可以进一步包括第二IC块170b，还包括第二I/O焊点I/O PAD2、上拉器件10b、下拉器件20b、电源箝位130b、第三电源电压提供线VDD3和第四电源电压提供线VDD4，它们通过转换器件40b而彼此电隔离。

在本发明的示例实施例中，如图15A所示，第一IC块170a的VDD1可以连接到第二IC块170b的VDD4，第一IC块170a的VDD2可以连接到第二IC块170b的VDD3。类似地，如图15A所示，第(n-1)IC块的VDD(2n-3)和VDD(2n-2)可以分别连接到第n IC块的VDD(2n)和VDD(2n-1)。

图15B图解说明了根据本发明另一示例实施例的静电放电电路。除了VDD1可以与VDD4电隔离以外，图15B的静电放电电路类似于图15A的静电放电电路。如图15B中更一般图解的，每个地电压提供线可以连接到其他IC块的地电压提供线和/或与它自己的块的其他地电压提供线隔离。

图16A图解说明了根据本发明另一示例实施例的静电放电电路。如图16A所示，静电放电电路105可以包括n(其中n是大于1的整数)个集成电路块171a、171b、…、171n，其中每个集成电路块171n具有图13的静电放电电路102的结构。

如图16A所示，静电放电电路105可以进一步包括第一IC块171a，还包括第一I/O焊点I/O PAD1、上拉器件150a、下拉器件20a、电源箝位单元60a、通过转换器件40a而彼此电隔离的第一电源电压提供线VDD1和第二电源电压提供线VDD2，以及地电压提供线VSS。

静电放电电路105可以进一步包括第二IC块171b，还包括第二I/O焊点I/O PAD2、上拉器件150b、下拉器件20b、电源箝位单元60b、通过转换器件40b而彼此电隔离的第三电源电压提供线VDD3和第四电源电压提供线VDD4，以及地电压提供线VSS。

在本发明的示例实施例中，如图16A所示，第一IC块171a的VDD1可以连接到第二IC块171b的VDD4，第一IC块171a的VDD2可以连接到第二IC块171b的VDD3。类似地，如图16A所示，第(n-1)IC块的VDD(2n-3)和VDD(2n-2)可以分别连接到第nIC块的VDD(2n)和VDD(2n-1)。

图16B图解说明了根据本发明另一示例实施例的静电放电电路。除了VDD1可以与VDD4电隔离以外，图16B的静电放电电路类似于图16A的静电放电电路。如图16B中更一般图解的，每个地电压提供线可以连接到其他IC块的地电压提供线和/或与它自己的块的其他地电压提供线隔离。

图17A图解说明了根据本发明另一示例实施例的静电放电。如图17A所示，静电放电电路106可以包括n(其中n是大于1的整数)个集成电路块172a、172b、…、172n，其中每个集成电路块172n具有图14的静电放电电路103的结构。

如图17A所示，静电放电电路106可以进一步包括第一IC块172a，还包括第一I/O焊点I/O PAD1、上拉器件152a、电源箝位单元60a、通过转换器件40a而彼此电隔离的第一电源电压提供线VDD1和第二电源电压提供线VDD2，以及地电压提供线VSS。

静电放电电路106可以进一步包括第二IC块172b，还包括第二I/O焊点I/O PAD2、上拉器件152b、电源箝位单元60b、第三电源电压提供线VDD3和第四电源电压提供线VDD4(它们通过转换器件40b而彼此电隔离)、以及地电压提供线VSS。

在本发明的示例实施例中，如图17A所示，第一IC块172a的VDD1可以连接到第二IC块172b的VDD4，第一IC块172a的VDD2可以连接到第二IC块172b的VDD3。更一般的是，如图17a所示，第(n-1)IC块的VDD(2n-3)和VDD(2n-2)可以分别连接到第nIC块的VDD(2n)和VDD(2n-1)。

图17B图解说明了根据本发明另一示例实施例的静电放电电路。除了VDD1可以与VDD4电隔离以外，图17B的静电放电电路类似于图17A的静电放电电路。如图17B中更一般图解的，每个地电压提供线可以连接到其他IC块的地电压提供线和/或与它自己的块的其他地电压提供线隔离。

如上所述，在本发明的示例实施例中，提供一种包括至少一个静电放电电路元件的静电放电电路，其中至少一个静电放电电路元件具有浮动状态的源极或管体。在本发明的示例实施例中，浮动状态的源极或管体提供用于放电静电电流的通路。

在本发明的示例实施例中，至少一个静电放电电路元件是一个上拉电路、多个上拉电路、一个下拉电路、多个下拉电路、一个电源箝位、多个电源箝位单元、或其他类似一个或多个电路。

在本发明的示例实施例中，至少一个静电放电电路元件连接在至少一个电源端(例如，VDD1、VDD2)与至少一个接地端(例如，VSS1、VSS2)之间。

在本发明的示例实施例中，至少一个静电放电电路元件连接在至少一个I/O端子(例如，I/O 1)与至少一个接地端(例如，VSS1、VSS2)之间。在本发明的示例实施例中，至少一个静电放电电路元件连接在至少一个I/O端子(例如，I/O 1)与至少一个电源端(例如，VDD1、VDD2)之间。

对于本领域的普通技术人员明显的是，在不背离此处本发明的范围的情况下，对上述示例实施例可以进行其他变化和修改，并且上面描述中包含的所有事物都应当被理解为解释性的，而不是限制意义上的。

Claims (31)

1.一种静电放电电路，其连接在至少三个端子之间，该静电放电电路包括：

至少一个静电放电电路元件，该静电放电电路元件进一步包括包含处于浮动状态的管体的至少一个电路元件。

2.如权利要求1所述的静电放电电路，其中，至少三个端子包括至少一个电源端和至少一个接地端。

3.如权利要求2所述的静电放电电路，其中，其中至少一个静电放电电路元件包括至少一个电源箝位单元。

4.如权利要求3所述的静电放电电路，其中，至少一个电源箝位单元包括连接在至少一个电源端之一与至少一个接地端中的两个或多个之间的一个电源箝位单元。

5.如权利要求3所述的静电放电电路，其中，至少一个电源箝位单元包括连接在至少一个电源端之一与至少一个接地端中的两个或多个之间的多个电源箝位单元。

6.如权利要求5所述的静电放电电路，其中，多个电源箝位单元中的每一个连接在至少一个电源端的相同的一个与至少一个接地端中的相同的两个或多个之间。

7.如权利要求5所述的静电放电电路，其中，多个电源箝位单元中的每一个连接在至少一个电源端的相同一个与至少一个接地端中的两个或多个之一之间。

8.如权利要求3所述的静电放电电路，其中，至少一个电源箝位单元包括连接在至少一个电源端中的两个或更多个与至少一个接地端之一之间的一个电源箝位单元。

9.如权利要求3所述的静电放电电路，其中，至少一个电源箝位单元包括连接在至少一个电源端中的两个或多个与至少一个接地端之一之间的多个电源箝位单元。

10.如权利要求9所述的静电放电电路，其中，多个电源箝位单元中的每一个连接在至少一个接地端的相同一个与至少一个电源端中的相同两个或多个之间。

11.如权利要求9所述的静电放电电路，其中，多个电源箝位单元中的每一个连接在至少一个接地端的相同一个与至少一个电源端中的两个或多个之一之间。

12.如权利要求1所述的静电放电电路，其中，至少三个端子包括至少一个接地端和至少一个输入/输出端。

13.如权利要求12所述的静电放电电路，其中，至少一个静电放电电路元件包括至少一个下拉电路。

14.如权利要求13所述的静电放电电路，其中，至少一个下拉电路包括连接在至少一个输入/输出端之一与至少一个接地端中的两个或多个之间的下拉电路。

15.如权利要求14所述的静电放电电路，其中，所述静电放电电路进一步包括连接在至少一个电源端之一与至少一个输入/输出端子之一之间的上拉电路。

16.如权利要求13所述的静电放电电路，其中，至少一个下拉电路包括连接在多个输入/输出端子与至少一个接地端中的两个或多个之间的多个下拉电路。

17.如权利要求16所述的静电放电电路，其中，多个下拉电路中的每一个连接在多个输入/输出端子中的不同一个和至少一个接地端中的两个或多个之间。

18.如权利要求16所述的静电放电电路，其中，多个下拉电路中的每一个连接在多个输入/输出端子中的不同一个和至少一个接地端中的两个或多个之一之间。

19.如权利要求16所述的静电放电电路，其中，所述静电放电电路进一步包括连接在至少一个电源端之一与多个输入/输出端子之间的多个上拉电路。

20.如权利要求1所述的静电放电电路，其中，至少三个端子包括至少一个电源端和至少一个输入/输出端子。

21.如权利要求20所述的静电放电电路，其中，至少一个静电放电电路元件包括至少一个上拉电路。

22.如权利要求21所述的静电放电电路，其中，至少一个上拉电路包括连接在至少一个输入/输出端子之一与至少一个电源端中的两个或多个之间的上拉电路。

23.如权利要求22所述的静电放电电路，其中，所述静电放电电路进一步包括连接在至少一个输入/输出端之一与至少一个接地端之一之间的下拉电路。

24.如权利要求21所述的静电放电电路，其中，至少一个上拉电路包括在多个输入/输出端与至少一个电源端中的两个或多个之间的多个上拉电路。

25.如权利要求24所述的静电放电电路，其中，多个上拉电路中的每一个连接在多个输入/输出端中的不同一个与至少一个电源端中的相同两个或多个之间。

26.如权利要求24所述的静电放电电路，其中，多个下拉电路中的每一个连接在多个输入/输出端中的不同一个与至少一个电源端中的两个或多个之一之间。

27.如权利要求24所述的静电放电电路，其中，所述静电放电电路进一步包括连接在多个输入/输出端与至少一个接地端之一之间的多个下拉电路。

28.如权利要求1所述的静电放电电路，其中，至少三个端子包括至少一个电源端、至少一个接地端、和至少一个输入/输出端。

29.如权利要求28所述的静电放电电路，其中，至少一个静电放电电路元件包括至少一个下拉电路和至少一个上拉电路。

30.如权利要求29所述的静电放电电路，其中，至少一个下拉电路包括连接在至少一个输入/输出端子之一与至少一个接地端中的两个或多个之间的下拉电路，并且至少一个上拉电路包括连接在至少一个输入/输出端之一与至少一个电源端中的两个或多个之间的上拉电路。

31.如权利要求29所述的静电放电电路，其中，至少一个下拉电路包括连接在多个输入/输出端与至少一个接地端中的两个或多个之间的多个下拉电路，并且至少一个上拉电路包括连接在多个输入/输出端与至少一个电源端中的两个或多个之间的多个上拉电路。

Images