KR20060094410A - 이에스디 보호 소자 및 파워 클램프를 구비하는 멀티 파워블록형 집적 회로 장치 - Google Patents

이에스디 보호 소자 및 파워 클램프를 구비하는 멀티 파워블록형 집적 회로 장치 Download PDF

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Abstract

ESD 보호 소자 및 파워 클램프를 구비하는 멀티 파워 블록형 집적 회로 장치가 제공된다. 멀티 파워 블록형 집적 회로 장치는 입출력 패드와 전원 전압 라인 사이에 연결된 전원 전압 ESD 보호 소자, 입출력 패드와 제1 접지 전압 라인 사이에 연결된 접지 전압 ESD 보호 소자, 전원 전압 라인과 제1 접지 전압 라인 사이에 연결되고 베이스 컨택이 제2 접지 전압 라인과 연결된 제1 클램프 소자와 전원 전압 라인과 제2 접지 전압 라인 사이에 연결되고 베이스 컨택이 제1 접지 전압 라인과 연결된 제2 클램프 소자를 구비하는 파워 클램프를 포함한다.
집적 회로 장치, ESD, 파워 클램프, 베이스 컨택

Description

이에스디 보호 소자 및 파워 클램프를 구비하는 멀티 파워 블록형 집적 회로 장치{Integrated circuit device with multi power blocks having electrostatic discharge protection device and power clamp}
도 1은 본 발명의 제1 실시예에 따른 집적 회로 장치의 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 집적 회로 장치의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 파워 클램프의 전압 연결 관계를 설명하기 위한 평면도이다.
도 4는 본 발명의 제1 실시예에 따른 집적 회로 장치의 제2 클램프와 기생 바이폴라 트랜지스터를 함께 도시한 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 집적 회로 장치의 전압, 전류 특성을 나타낸 그래프이다.
도 6은 본 발명의 제1 실시예에 따른 집적 회로 장치의 기생 바이폴라 트랜지스터의 회로도이다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 집적 회로 장치의 전압, 전류 특성을 나타낸 실험 결과이다.
도 8은 본 발명의 제2 실시예에 따른 집적 회로 장치의 회로도이다.
도 9은 본 발명의 제3 실시예에 따른 집적 회로 장치의 회로도이다.
도 10a 및 도 10b는 본 발명의 제4 실시예에 따른 집적 회로 장치의 회로도이다.
도 11a 및 도 11b는 본 발명의 제5 실시예에 따른 집적 회로 장치의 회로도이다.
도 12a 및 도 12b는 본 발명의 제6 실시예에 따른 집적 회로 장치의 회로도이다.
도 13은 본 발명의 제7 실시예에 따른 집적 회로 장치의 회로도이다.
도 14는 본 발명의 제7 실시예에 다른 집적 회로 장치의 기생 바이폴라 트랜지스터를 나타낸 회로도이다.
도 15는 본 발명의 제8 실시예에 따른 집적 회로 장치의 회로도이다.
도 16은 본 발명의 제9 실시예에 따른 집적 회로 장치의 회로도이다.
도 17a 및 도 17b는 본 발명의 제10 실시예에 따른 집적 회로 장치의 회로도이다.
도 18a 및 도 18b는 본 발명의 제11 실시예에 따른 집적 회로 장치의 회로도이다.
도 19a 및 도 19b는 본 발명의 제12 실시예에 따른 집적 회로 장치의 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 집적 회로 장치 10 : 전원 전압 ESD 보호 소자
20 : 접지 전압 ESD 보호 소자 30 : 파워 클램프
40 : 전달 소자
본 발명은 집적 회로 장치에 관한 것으로, 보다 상세하게는 ESD(ElectroStatic Discharge) 보호 소자 및 파워 클램프를 구비하는 멀티 파워 블록형 집적 회로 장치에 관한 것이다.
일반적으로 정전기 전하는 CDM(Charge Device Model), HBM(Human Body Model), MM(Machine Model) 등의 방식으로 집적 회로 내부에 유입되어 반도체 소자의 전기적 특성을 변화시키거나 파괴시킨다. 따라서, 집적 회로 장치는 이를 방지하기 위하여 각각의 입출력 패드 주위에 ESD 보호 소자를 구비한다.
최근에 집적 회로 장치의 집적도가 높아짐에 따라, 집적 회로 장치를 구성하는 반도체 소자(예를 들어, 모스 트랜지스터)의 크기 또한 작아지고 있다. 반도체 소자의 크기가 작아짐에 따라 특히 문제되는 것은 ESD 보호 특성이 저하되는 것이다.
ESD 보호 소자는 주로 입출력 패드와 연결된 전원 전압 ESD 보호 소자, 접지 전압 ESD 보호 소자 및 파워 클램프(power clamp)를 포함한다. 특히, 파워 클램프는 소정의 전압 라인들 사이에 연결되어 유입된 정전기 전하를 레퍼런스(reference)가 되는 전압 라인으로 분배, 방출하는 역할을 한다.
종래의 파워 클램프는 NMOS 트랜지스터 또는 NPN 바이폴라(bipolar) 트랜지 스터 등을 조합하여 사용한다. 이러한 경우, 게이트 길이(gate length), 정션 항복 전압(junction breakdown voltage) 등에 의해 기생 바이폴라 트랜지스터의 제1 항복 전압(제1 breakdown voltage)이 결정된다. 그런데, 반도체 소자의 크기가 작아지고 게이트 산화막이 박막화됨에 따라 게이트 산화막의 항복 전압 역시 낮아지고 있으므로, ESD 이벤트(event)에서 제1 항복 전압이 게이트 산화막의 항복 전압에 비해 클 경우, ESD 보호 소자가 동작하기 전에 내부 장치의 손상(fail)이 일어나게 된다. 나아가, 멀티 파워 블록형 집적 회로 장치의 경우에는 ESD 보호 소자가 조기에 동작하지 못하면 ESD 이벤트 발생시 플로팅되어 있는 인접한 파워 블록과 인터페이스되는 부분에 존재하는 트랜지스터들이 원치않게 턴온되어 예상치 못한 ESD 방전 경로가 형성되어 집적 회로 장치의 조기 손상을 유발한다. 따라서, 이러한 손상을 방지하기 위해서는 ESD 이벤트에서 ESD 보호 소자가 조기에 동작될 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, ESD 보호 특성이 향상된 멀티 파워 블록형 집적 회로 장치를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로 장치는 제1 패드, 제1 접지 전압 라인, 제1 접지 전압 라인과 절연된 제2 접지 전압 라인, 제1 패드와 제1 접지 전압 라인 사이에 연결되고 베이스 컨택이 제2 접지 전압 라인과 연결된 제1 소자, 제1 패드와 제2 접지 전압 라인 사이에 연결되고 베이스 컨택이 제1 접지 전압 라인과 연결된 제2 소자를 포함하는 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 집적 회로 장치는 둘 이상의 ESD 보호 블록을 포함하되, 제1 ESD 보호 블록은 제1 패드, 제1 접지 전압 라인, 제1 접지 전압 라인과 절연된 제2 접지 전압 라인, 제1 패드와 제1 접지 전압 라인 사이에 연결되고 베이스 컨택이 제2 접지 전압 라인과 연결된 제1 소자 및 제1 패드와 제2 접지 전압 라인 사이에 연결되고 베이스 컨택이 제1 접지 전압 라인과 연결된 제2 소자를 포함하고, 제2 ESD 보호 블록은 제1 접지 전압 라인과 절연되고 제2 접지 전압 라인과 연결된 제3 접지 전압 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로 장치는 제1 패드, 제1 전원 전압 라인, 제1 전원 전압 라인과 절연된 제2 전원 전압 라인, 제1 패드와 제1 전원 전압 라인 사이에 연결되고 베이스 컨택이 제2 전원 전압 라인과 연결된 제1 소자, 제1 패드와 제2 전원 전압 라인 사이에 연결되고 베이스 컨택이 제1 전원 전압 라인과 연결된 제2 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로 장치는 둘 이상의 ESD 보호 블록을 포함하되, 제1 ESD 보호 블록은 제1 패드, 제1 전원 전압 라인, 제1 전원 전압 라인과 절연된 제2 전원 전압 라인, 제1 패드와 제1 전원 전압 라인 사이에 연결되고 베이스 컨택이 제2 전원 전압 라인과 연결 된 제1 소자, 상기 제1 패드와 상기 제2 전원 전압 라인 사이에 연결되고 베이스 컨택이 제1 전원 전압 라인과 연결된 제2 소자를 포함하고, 제2 ESD 보호 블록은 제1 전원 전압 라인과 절연되고 제2 전원 전압 라인과 연결된 제3 전원 전압 라인을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
본 발명의 ESD 보호 소자는 고집적 반도체 메모리 장치, 프로세서, MEM's(Micro Electro Mechanical) 장치, 광전자 (optoelectronic) 장치, LDI(LCD Driver IC) 등의 집적 회로 장치에 효과적으로 적용될 수 있다.
도 1 내지 도 12b는 본 발명의 일 실시예에 따른 집적 회로 장치들을 나타낸 도면들로, 접지 전압이 멀티인 집적 회로 장치를 설명하기 위한 도면들이다.
도 1은 본 발명의 제1 실시예에 따른 집적 회로 장치의 회로도이다. 도 2는 본 발명의 제1 실시예에 따른 집적 회로 장치의 단면도이다. 도 3은 본 발명의 제1 실시예에 따른 파워 클램프의 전압 연결 관계를 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 집적 회로 장치(1)는 전원 전압 ESD 보호 소자(10), 접지 전압 ESD 보호 소자(20), 파워 클램프(30), 전달 소자(40)를 포함한다.
전원 전압 ESD 보호 소자(10)는 입출력 패드(I/O PAD)에 인가된 양(positive)의 ESD를 전원 전압 라인(VDD)으로 방출한다. 본 발명의 제1 실시예에서는 소스(13)가 전원 전압 라인(VDD)에 연결되고, 드레인(12)이 입출력 패드(I/O PAD)에 연결되고, 게이트는 프리 드라이브(Pre.Drv) 신호에 의해 제어되는 PMOS 트랜지스터(MP1)를 사용하나, 이에 제한되는 것은 아니다. 예를 들면, 애노드(anode)가 입출력 패드(I/O PAD)에 연결되고, 캐소드(cathode)가 전원 전압 라인(VDD)에 연결된 다이오드를 사용할 수도 있다.
접지 전압 ESD 보호 소자(20)는 입출력 패드(I/O PAD)에 인가된 음(negative)의 ESD를 제1 및/또는 제2 접지 전압 라인(VSS1, VSS2)으로 방출한다. 본 발명의 제1 실시예에서는 소스(22)가 제1 및/또는 제2 접지 전압 라인(VSS1, VSS2)에 연결되고, 드레인(23)이 입출력 패드(I/O PAD)에 연결되고, 게이트는 프리 드라이브(Pre.Drv) 신호에 의해 제어되는 NMOS 트랜지스터(MN1)를 사용하나, 이에 제한되는 것은 아니다. 예를 들면, 애노드가 제1 또는 제2 접지 전압 라인(VSS1, VSS2)에 연결되고, 캐소드가 입출력 패드(I/O PAD)에 연결된 다이오드를 사용할 수도 있다.
파워 클램프(30)는 전원 전압 라인(VDD)과 제1 접지 전압 라인(VSS1) 사이에 연결되고 베이스 컨택(base contact; 34)이 제2 접지 전압 라인(VSS2)과 연결된 제 1 클램프 소자(CL1)와 전원 전압 라인(VDD)과 제2 접지 전압 라인(VSS2) 사이에 연결되고 베이스 컨택(39)이 제1 접지 전압 라인(VSS1)과 연결된 제2 클램프 소자(CL2)를 구비한다.
여기서, 제1 및 제2 접지 전압 라인(VSS1, VSS2)는 서로 절연된다. 예를 들어, 제1 및 제2 접지 전압 라인(VSS1, VSS2)는 서로 다른 회로 블록의 접지 전압 라인일 수도 있고, 제1 접지 전압 라인(VSS1)은 다수의 회로 블록의 공통된 접지 전압 라인이고 제2 접지 전압 라인(VSS2)은 일정한 회로 블록에서 사용되는 접지 전압 라인일 수 있다.
본 발명의 제1 실시예에 따른 파워 클램프(30)는 도면 부호 30_1에서와 같이, 제1 클램프 소자(CL1)는 드레인(33)이 전원 전압 라인(VDD)과 연결되고 소스(32)와 게이트가 제1 접지 전압 라인(VSS1)과 연결된 제1 NMOS 트랜지스터이고, 제2 클램프 소자(CL2)는 드레인(37)이 전원 전압 라인(VDD)과 연결되고 소스(38)와 게이트가 제2 접지 전압 라인(VSS2)과 연결된 제2 NMOS 트랜지스터이나, 이에 제한되지 않는다.
예를 들면, 도면 부호 30_2에서와 같이 제1 클램프 소자(CL1)는 컬렉터가 전원 전압 라인(VDD)과 연결되고 이미터가 제1 접지 전압 라인(VSS1)과 연결된 제1 NPN 바이폴라 트랜지스터이고, 제2 클램프 소자(CL2)는 컬렉터가 전원 전압 라인(VDD)과 연결되고 이미터가 제2 접지 전압 라인(VSS2)과 연결된 제2 NPN 바이폴라 트랜지스터일 수 있다.
도 2 및 도 3은 제1 및 제2 클램프 소자(CL1, CL2)가 제1 및 제2 NMOS 트랜 지스터로 형성된 경우를 예로 든다. 즉, 제1 및 제2 클램프 소자(CL1, CL2)는 P웰(31, 36) 상에 소정 거리 이격되어 형성된 N+ 정션 영역이 소스(32, 38), 드레인(33, 37)이 되고, P+ 정션 영역이 베이스 컨택(34, 39)으로 사용된다. 특히, 본 발명의 제1 실시예에서 베이스 컨택(34, 39)은 P웰(31, 36)에 소정의 전압을 인가하나, NMOS 트랜지스터의 동작 특성에 따라 P형 기판 상에 직접 N+ 정션 영역을 형성할 때에는 P형 기판에 소정의 전압을 인가할 수 있다. 또한, 베이스 컨택(34, 39)은 도 3에서와 같이 소스(32, 38), 드레인(33, 37)의 주변 영역을 커버링(covering)하도록 형성된다. 여기서, 베이스 컨택(34, 39)는 제1 및 제2 클램프 소자(CL1, CL2)를 도 2 및 도 3에서와 같이 NMOS 트랜지스터로 형성할 경우에는, ESD 이벤트시 NMOS 트랜지스터에 형성되는 기생 NPN 바이폴라(도 4 참조)의 베이스에 전압을 인가하는 영역을 의미한다. 한편, 도면에는 표시하지 않았으나, 베이스 컨택(34, 39)은 제1 및 제2 클램프 소자(CL1, CL2)를 NPN 바이폴라 트랜지스터로 형성할 경우에는, 베이스에 전압을 인가하는 영역을 의미한다.
전달 소자(40)는 제1 접지 전압 라인(VSS1)과 제2 접지 전압 라인(VSS2) 사이에 연결되어, ESD 이벤트시 제1 접지 전압 라인(VSS1)과 제2 접지 전압 라인(VSS2)을 필요에 따라 전기적으로 연결한다. 본 발명의 제1 실시예의 전달 소자(40)는 애노드가 제1 접지 전압 라인(VSS1)에 연결되고 캐소드가 제2 접지 전압 라인에 연결된 제1 다이오드(D1)와, 캐소드가 제1 접지 전압 라인(VSS1)에 연결되고 애노드가 제2 접지 전압 라인(VSS2)에 연결된 제2 다이오드(D2)를 구비한다.
특히, 본 발명의 제1 실시예에 따른 집적 회로 장치(1)는 다양하게 변형 가 능하다. 예를 들어, 전원 전압 라인(VDD)과 제1 및 제2 접지 전압 라인(VSS1, VSS2) 사이에 형성되는 파워 클램프(30)만으로 구현될 수 있다. 즉, 입출력 패드(I/O PAD), 전원 전압 ESD 보호 소자(10) 및 접지 전압 ESD 보호 소자(20)는 선택적으로 더 형성할 수 있다.
이하에서, 도 1, 도 4 내지 도 6을 참조하여 본 발명의 제1 실시예에 따른 집적 회로 장치의 동작을 설명한다. 도 4는 본 발명의 제1 실시예에 따른 집적 회로 장치의 제2 클램프와 기생 바이폴라 트랜지스터를 함께 도시한 도면이다. 도 5는 본 발명의 제1 실시예에 따른 집적 회로 장치의 전압, 전류 특성을 나타낸 그래프이다. 도 6은 본 발명의 제1 실시예에 따른 집적 회로 장치의 기생 바이폴라 트랜지스터를 나타낸 회로도이다.
도 1을 참조하면, 정상 동작 모드에서는 로우(low)인 프리 드라이버(Pre.Drv) 신호에 따라 PMOS 트랜지스터(MP1)이 턴온되어 전원 전압을 입출력 패드(I/O PAD)에 전달하거나, 하이(high)인 프리 드라이버(Pre.Drv) 신호에 따라 NMOS 트랜지스터(NM1)이 턴온되어 접지 전압을 입출력 패드(I/O PAD)에 전달한다. 즉, 전원 전압 ESD 보호 소자(10)와 접지 전압 ESD 보호 소자(20)는 정상 동작 모드에서는 출력 버퍼(output buffer)로 사용된다. 또한, 파워 클램프(30) 및 전달 소자(40) 등은 동작하지 않는다.
도 4 내지 도 6을 참조하면, 우선 VSS2가 레퍼런스가 되고, 양의 ESD가 전원 전압 라인으로 인가되는 경우에는 제2 클램프 소자(CL2)의 드레인(37)에 강한 전계가 걸려, 드레인(37) 정션의 경계 부분에서 EHP(Electron-Hole Pair)가 생성된다. ESD 이벤트에서의 전류 경로(current path)는 ESD가 인가된 패드로부터 레퍼런스가 되는 패드로 형성되고, 나머지 패드는 플로팅(floating)된다. 따라서, VSS2가 레퍼런스되면, VSS1은 플로팅(floating)된다. 종래에는 베이스 컨택(39)이 소스(38)와 동일한 접지 전압에 연결되어 있어, 생성된 양전하가 P웰(31) 및 베이스 컨택(39)을 거쳐서 외부로 빠져 나가게 된다. 반면, 본 발명의 제1 실시예에서는 소스(38)는 VSS2와 연결되고, 베이스 컨택(39)는 VSS1과 연결되어 생성된 양전하가 외부로 빠져나가지 못한다. 따라서, 외부로 빠져나가지 못하고 드레인(37) 정션의 경계 부분에 축적되는 양전하가 P웰(31)과 소스(38) 정션 사이를 순방향으로 바이어스(bias)시키는 국부적인 전압을 더 빨리 상승시킨다. 따라서, 순방향 바이어스 전압이 P웰(31), 소스(38)로 이루어진 다이오드의 순방향 문턱 전압을 넘는 순간 소스(38)로부터 전자들이 화살표(37a)와 같이 드레인(37)으로 순간적으로 다량 유입되면서, 드레인(37), P웰(31) 및 소스(38)를 각각 컬렉터, 베이스, 이미터로 하는 기생 바이폴라 트랜지스터를 더 빨리 턴온 시킨다. 여기서, 기생 바이폴라 트랜지스터가 동작되는 시기를 제1 항복(1st Breakdown)이라고 하며, 이때의 전압을 Vt1, 전류를 It1이라 한다. 따라서, 본 발명의 제1 실시예(도 5의 a)는 종래의 경우(도 5의 b)보다 Vt1 이 낮음을 알 수 있다.
이어서, 기생 바이폴라 트랜지스터가 턴온되어 증가한 양전하와 음전하의 흐름은 드레인(37)에 인가된 전압을 Vsp(snapback voltage)까지 감소시키는 네가티브 레지스턴스(negative resistance) 현상을 나타나게 한다. Vsp까지 전압이 낮아지면 다시 전압이 일정한 저항값의 기울기로 상승하고, 전류의 양이 증가함에 따라 격자 온도(lattice temperature)가 상승되어 열에 의한 항복(thermal breakdown or 2nd breakdown)이 발생한다. 이 때의 전압을 Vt2, 전류를 It2라 한다. 특히, 다수의 NMOS 트랜지스터 어레이가 형성되더라도 NMOS 트랜지스터의 소스와 드레인 사이의 거리가 일정하므로, 본 발명의 제1 실시예에서는 다수의 기생 바이폴라 트랜지스터가 동시에 턴온될수 있다. 따라서, 본 발명의 제1 실시예(도 5의 a)는 종래의 경우(도 5의 b)보다 It2가 상승되게 되어, ESD 보호 특성을 향상시키고 내부 소자들의 영구 손상(permanent fail)을 예방할 수 있다.
또한, VSS1이 레퍼런스가 되고, 음의 ESD가 전원 전압 라인(VDD)으로 인가되는 경우에는, 제2 클램프 소자(CL2)의 P웰(36)과 드레인(37) 정션 사이를 순방향으로 바이어스(bias)시키는 국부적인 전압이 발생하여 결국 P웰(36)과 드레인(37) 정션 사이의 순방향 다이오드가 턴온된다. 따라서, 제1 전원 전압(VSS1)과 연결된 P웰(36)을 통해서 음의 ESD를 제1 접지 전압 라인(VSS1)으로 방출하게 된다. 따라서, 본 발명의 제1 실시예에 따른 파워 클램프(30)는 음의 ESD를 방출하기 위한 별도의 다이오드를 구비하지 않아도, ESD 보호 특성을 유지할 수 있다.
또한, VSS1이 레퍼런스가 되고, 양의 ESD가 입출력 패드(I/O PAD)로 인가되는 경우에는, 방전 경로가 주로 전원 전압 ESD 보호 소자(10), 전원 전압 라인(VDD), 파워 클램프(30), 제1 접지 전압 라인(VSS1)으로 형성된다.
또한, VSS2가 레퍼런스가 되고, 음의 ESD가 입출력 패드(I/O PAD)로 인가되 는 경우에는, 방전 패스가 접지 전압 ESD 보호 소자(20)를 통해서 제1 접지 전압 라인(VSS1), 전달 소자(40)를 거치도록 형성된다. 여기서, 전달 소자의 제1 및 제2 다이오드(D1, D2)는 각각 소정의 문턱 전압을 가지므로, 정상 동작 모드에서는 턴오프된다. 음의 ESD로 인해 제1 접지 전압 라인(VSS1)과 제2 접지 전압 라인(VSS2) 사이에 문턱 전압 이상의 전압 차이가 형성되어야 턴온되고, 음의 ESD를 제2 접지 전압 라인(VSS2)으로 방출하게 된다.
본 발명의 제1 실시예에 따른 파워 클램프(30)의 제1 및 제2 기생 바이폴라 트랜지스터(NPN1, NPN2)는 도 6에서와 같이 크로스 커플링(cross coupling)되어 형성된다. 제1 기생 바이폴라 트랜지스터(NPN1)는 컬렉터가 전원 전압 라인(VDD)와 연결되고 이미터는 제1 접지 전압 라인(VSS1)과 연결되고 베이스는 제2 접지 전압 라인(VSS2)과 연결된다. 제2 기생 바이폴라 트랜지스터(NPN2)는 컬렉터가 전원 전압 라인(VDD)와 연결되고 이미터는 제2 접지 전압 라인(VSS2)과 연결되고 베이스는 제1 접지 전압 라인(VSS1)과 연결된다. ESD가 인가될 때, 이와 같은 파워 클램프(30)의 제1 또는 제2 기생 바이폴라 트랜지스터(NPN1, NPN2)가 동작하여 ESD를 방출하게 된다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 집적 회로 장치의 전압, 전류 특성을 나타낸 실험 결과이다.
도 7a는 본 발명의 제1 실시예에 따른 파워 클램프의 제1 및 제2 클램프 소자를 LVNPN(Low Voltage NPN) 바이폴라 트랜지스터로 한 경우의 TLP(Transmission Line Pulse) 결과이다. 본 발명의 제1 실시예(a1)는 소스와 베이스 컨택이 모두 동 일한 접지 전압에 연결된 종래의 경우(b1)에 비해 Vt1이 1.5V 정도 감소되고, It2가 0.5A 정도 증가하여 ESD 보호 특성이 향상됨을 알 수 있다. 도 7b는 본 발명의 제1 실시예에 따른 파워 클램프의 제1 및 제2 클램프 소자를 HVNPN(High Voltage NPN) 바이폴라 트랜지스터로 한 경우의 TLP 결과이다. 이 결과(a2)에 따르면 종래의 경우(b2)에 비해 Vt1이 4V 정도 감소되고, It2가 0.1A 정도 증가하여 ESD 보호 특성이 향상됨을 알 수 있다.
도 8은 본 발명의 제2 실시예에 따른 집적 회로 장치의 회로도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참고하면, 본 발명의 제2 실시예에 따른 집적 회로 장치(2)는 전원 전압 ESD 보호 소자(10), 접지 전압 ESD 보호 소자(50), 파워 클램프(60), 전달 소자(40)를 포함한다.
접지 전압 ESD 보호 소자(50)는 입출력 패드(I/O PAD)에 인가된 ESD를 제1 및/또는 제2 접지 전압 라인(VSS1, VSS2)으로 방출한다. 본 실시예에서 접지 전압 ESD 보호 소자(50)는 입출력 패드(I/O PAD)와 제1 접지 전압 라인(VSS1) 사이에 연결되고 베이스 컨택이 제2 접지 전압 라인(VSS2)과 연결된 제1 ESD 보호 소자(MS1)와 입출력 패드(I/O PAD)와 제2 접지 전압 라인(VSS2) 사이에 연결되고 베이스 컨택이 제1 접지 전압 라인(VSS1)과 연결된 제2 ESD 보호 소자(MS2)를 구비한다.
접지 전압 ESD 보호 소자(50)에서 제1 ESD 보호 소자(MS1)는 드레인이 입출력 패드(I/O PAD)와 연결되고 소스가 제1 접지 전압 라인(VSS1)과 연결되며 게이트 는 프리 드라이브 신호에 의해 제어되는 제1 NMOS 트랜지스터이고, 제2 ESD 보호 소자(MS2)는 드레인이 입출력 패드(I/O PAD)와 연결되고 소스와 게이트가 제2 접지 전압 라인(VSS2)과 연결된 제2 NMOS 트랜지스터이나, 이에 제한되지 않는다. 즉 접지 전압 ESD 보호 소자(50)는 다이오드, MOS 트랜지스터, 바이폴라 트랜지스터, 필드 트랜지스터, 사이리스터 또는 이들의 조합으로 형성될 수 있다.
파워 클램프(60) 역시 다이오드, MOS 트랜지스터, 바이폴라 트랜지스터, 필드 트랜지스터, 사이리스터 또는 이들의 조합으로 형성될 수 있다. 또한, 본 발명의 제1 실시예의 파워 클램프(도 1의 30 참조)를 사용할 수도 있다.
특히, 본 발명의 제2 실시예에 따른 집적 회로 장치(2)는 다양하게 변형 가능하다. 예를 들어, 접지 전압 ESD 보호 소자(50)를 제외한 입출력 패드(I/O PAD), 전원 전압 ESD 보호 소자(10) 및 파워 클램프(60) 등은 선택적으로 더 형성할 수 있다.
본 발명의 제2 실시예에 따른 집적 회로 장치(2)의 접지 전압 ESD 보호 소자(50)는 Vt1이 낮으므로, 입출력 패드(I/O PAD)로 인가된 양의 ESD 및 음의 ESD에 대응하여 접지 전압 ESD 보호 소자(50)가 더 빨리 동작할 수 있다. 따라서, 방전 경로가 입출력 패드(I/O PAD)에서 바로 제1 또는 제2 접지 전압 라인(VSS1, VSS2)로 형성될 수 있다. 따라서, 입출력 패드(I/O PAD)에 ESD 이벤트가 발생하는 경우의 방전 경로가 본 발명의 제1 실시예에 비해 상대적으로 짧아질 수도 있다.
도 9은 본 발명의 제3 실시예에 따른 집적 회로 장치의 회로도이다. 도 8과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 9의 집적 회로 장치가 도 8의 집적 회로 장치와 다른 점은 입출력 패드(I/O PAD)가 아닌 입력 패드(Input PAD) 주변에 ESD 보호 소자가 형성된다는 점이다. 따라서, 출력 버퍼 역할을 겸용하는 전원 전압 ESD 보호 소자(도 1의 10 참조)가 불필요하다.
본 발명의 제3 실시예에 따른 집적 회로 장치(3)에서 제1 ESD 보호 소자(MS1)는 드레인이 입력 패드(Input PAD)와 연결되고 소스와 게이트가 제1 접지 전압 라인(VSS1)과 연결되는 제1 NMOS 트랜지스터이고, 제2 ESD 보호 소자(MS2)는 드레인이 입력 패드(Input PAD)와 연결되고 소스와 게이트가 제2 접지 전압 라인(VSS2)과 연결되는 제2 NMOS 트랜지스터를 구비하나, 이에 제한되지 않는다. 예를 들어, 제1 ESD 보호 소자(MS1)는 컬렉터가 입력 패드(Input PAD)와 연결되고 이미터가 제1 접지 전압 라인(VSS1)과 연결된 제1 NPN 바이폴라 트랜지스터이고, 제2 ESD 보호 소자(MS2)는 컬렉터가 입력 패드(Input PAD)와 연결되고 이미터가 제2 접지 전압 라인(VSS2)과 연결된 제2 NPN 바이폴라 트랜지스터일 수도 있다.
도 10a 및 도 10b는 본 발명의 제4 실시예에 따른 집적 회로 장치를 나타낸 회로도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 10a 및 도 10b를 참조하면, 본 발명의 제4 실시예에 따른 집적 회로 장치(4)는 n(단, n은 둘 이상의 자연수)개의 ESD 보호 블록(70a, 70b, 70n)을 포함한다. n개의 ESD 보호 블록(70a, 70b, 70n)은 각각 도 1의 집적 회로 장치(도 1의 1 참조)와 구성에 있어서 실질적으로 동일하다.
즉, 제1 ESD 보호 블록(70a)은 전원 전압 라인(VDD)과 제1 접지 전압 라인(VSS1) 사이에 연결되고 베이스 컨택이 제2 접지 전압 라인(VSS2)과 연결된 제1 클램프 소자(CL1)와 전원 전압 라인(VDD)과 제2 접지 전압 라인(VSS2) 사이에 연결되고 베이스 컨택이 제1 접지 전압 라인(VSS1)과 연결된 제2 클램프 소자(CL2)를 구비하는 파워 클램프를 포함한다. 제2 ESD 보호 블록(70b)은 제1 접지 전압 라인(VSS1)과 절연되고 제2 접지 전압 라인(VSS2)과 연결된 제3 접지 전압 라인(VSS3)을 포함한다.
특히, 제1 및 제2 ESD 보호 블록(70a, 70b)의 연결 관계는 다양하게 변형할 수 있다. 예를 들어, 도 10a에서와 같이 제2 ESD 보호 블록(70b)은 제2 접지 전압 라인(VSS2)과 절연되고 제1 접지 전압 라인(VSS1)과 연결된 제4 접지 전압 라인(VSS4)를 더 포함할 수 있다. 도 10b에서와 같이 제2 ESD 보호 블록(70b)은 제3 접지 전압 라인(VSS3)과 절연된 제4 접지 전압 라인(VSS4)를 더 포함할 수 있다. 여기서, 제4 접지 전압 라인(VSS4)은 도 10b에서와 같이 제n ESD 보호 블록(70n)의 제2n-1 접지 전압 라인(VSS2n-1)과 연결될 수도 있고, 도면에서는 표시하지 않았으나 제2 ESD 보호 블록(70b)에서만 사용되는 고립된(isolated) 접지 전압 라인일 수 있다. 또한, 제2 및 제3 접지 전압 라인(VSS2, VSS3)은 다수의 회로 블록의 공통된 접지 전압 라인이고, 제1 및 제4 접지 전압 라인(VSS2, VSS4)은 일정한 회로 블록에서 사용되는 접지 전압 라인일 수 있다. 또한, 제1 내지 제4 접지 전압 라인(VSS1, VSS2, VSS3, VSS4)은 각각 일정한 회로 블록에서 사용되는 접지 전압 라인 일 수 있다.
도 11a, 도 11b 및 도 12a, 도 12b는 본 발명의 제5 및 제6 실시예에 따른 집적 회로 장치를 나타낸 회로도이다. 도 8 및 도 9와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 11a, 도 11b를 참조하면, 본 발명의 제5 실시예에 따른 집적 회로 장치(5)는 n(단, n은 둘 이상의 자연수)개의 ESD 보호 블록(71a, 71b, 71n)을 포함한다. n개의 ESD 보호 블록(71a, 71b, 71n)은 각각 도 8의 집적 회로 장치(도 8의 2 참조)와 구성에 있어서 실질적으로 동일하다.
제1 및 제2 ESD 보호 블록(71a, 71b)의 연결 관계를 설명하면, 제3 접지 전압 라인(VSS3)은 제1 접지 전압 라인(VSS1)과 절연되고 제2 접지 전압 라인(VSS2)과 연결된다. 또한, 제4 접지 전압 라인(VSS4)는 도 11a에서와 같이 제2 접지 전압 라인(VSS2)과 절연되고 제1 접지 전압 라인(VSS1)과 연결될 수도 있다. 제4 접지 전압 라인(VSS4)는 도 11b에서와 같이 제3 접지 전압 라인(VSS3)과 절연되어 형성될 수도 있다. 제4 접지 전압 라인(VSS4)은 도 11b에서와 같이 제n ESD 보호 블록(71n)의 제2n-1 접지 전압 라인(VSS2n-1)과 연결될 수도 있고, 도면에서는 표시하지 않았으나 제2 ESD 보호 블록(71b)에서만 사용되는 고립된(isolated) 접지 전압 라인일 수 있다.
도 12a, 도 12b를 참조하면, 본 발명의 제6 실시예에 따른 집적 회로 장치(6)는 n(단, n은 둘 이상의 자연수)개의 ESD 보호 블록(72a, 72b, 72n)을 포함한 다. n개의 ESD 보호 블록(72a, 72b, 72n)은 각각 도 9의 집적 회로 장치(도 9의 3 참조)와 구성에 있어서 실질적으로 동일하다.
제1 및 제2 ESD 보호 블록(72a, 72b)의 연결 관계를 설명하면, 제3 접지 전압 라인(VSS3)은 제1 접지 전압 라인(VSS1)과 절연되고 제2 접지 전압 라인(VSS2)과 연결된다. 또한, 제4 접지 전압 라인(VSS4)는 도 12a에서와 같이 제2 접지 전압 라인(VSS2)과 절연되고 제1 접지 전압 라인(VSS1)과 연결될 수도 있다. 제4 접지 전압 라인(VSS4)는 도 12b에서와 같이 제3 접지 전압 라인(VSS3)과 절연되어 형성될 수도 있다. 제4 접지 전압 라인(VSS4)은 도 12b에서와 같이 제n ESD 보호 블록(72n)의 제2n-1 접지 전압 라인(VSS2n-1)과 연결될 수도 있고, 도면에서는 표시하지 않았으나 제2 ESD 보호 블록(72b)에서만 사용되는 고립된(isolated) 접지 전압 라인일 수 있다.
도 13 내지 도 19는 본 발명의 다른 실시예들에 따른 집적 회로 장치들을 나타낸 도면들로, 도 1 내지 도 12를 참고하여 설명한 접지 전압이 멀티인 집적 회로 장치와 달리, 전원 전압이 멀티인 집적 회로 장치를 설명하기 위한 도면들이다.
도 13은 본 발명의 제7 실시예에 따른 집적 회로 장치를 나타낸 회로도이다. 도 14는 본 발명의 제7 실시예에 따른 집적 회로 장치의 기생 바이폴라 트랜지스터를 나타낸 회로도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 13 및 도 14를 참조하면, 본 발명의 제7 실시예에 따른 집적 회로 장치(101)는 전원 전압 ESD 보호 소자(10), 접지 전압 ESD 보호 소자(20), 파워 클램프 (130), 전달 소자(40)를 포함한다.
전원 전압 ESD 보호 소자(10)는 입출력 패드(I/O PAD)와 제1 및/또는 제2 전원 전압 라인(VDD1, VDD2) 사이에 연결되고, 접지 전압 ESD 보호 소자(20)는 입출력 패드(I/O PAD)와 접지 전압 라인(VSS) 사이에 연결된다.
파워 클램프(130)는 제1 전원 전압 라인(VDD1)과 접지 전압 라인(VSS) 사이에 연결되고 베이스 컨택이 제2 전원 전압 라인(VDD2)과 연결된 제1 클램프 소자(CL1)와, 제2 전원 전압 라인(VDD2)과 접지 전압 라인(VSS) 사이에 연결되고 베이스 컨택이 제1 전원 전압 라인(VDD1)과 연결된 제2 클램프 소자(CL2)를 구비한다.
여기서, 제1 및 제2 전원 전압 라인(VDD1, VDD2)는 서로 절연된다. 예를 들어, 제1 및 제2 전원 전압 라인(VDD1, VDD2)는 서로 다른 회로 블록의 전원 전압 라인일 수도 있고, 제1 전원 전압 라인(VDD1)은 다수의 회로 블록의 공통된 전원 전압 라인이고 제2 전원 전압 라인(VDD2)은 일정한 회로 블록에서 사용되는 전원 전압 라인일 수 있다.
본 발명의 제7 실시예에 따른 도면 부호 130_1에서와 같이, 파워 클램프(130)에서 제1 클램프 소자(CL1)는 소스와 게이트가 제1 전원 전압 라인(VDD1)과 연결되고 드레인이 접지 전압 라인(VSS)과 연결된 제1 PMOS 트랜지스터이고, 제2 클램프 소자(CL2)는 소스와 게이트가 제2 전원 전압 라인(VDD2)과 연결되고 드레인이 접지 전압 라인(VSS)과 연결된 제2 PMOS 트랜지스터이나, 이에 제한되지 않는다.
예를 들면, 도면 부호 130_2에서와 같이 제1 클램프 소자(CL1)는 컬렉터가 접지 전압 라인(VSS)과 연결되고 이미터가 제1 전원 전압 라인(VDD1)과 연결된 제1 PNP 바이폴라 트랜지스터이고, 제2 클램프 소자는 컬렉터가 접지 전압 라인(VSS)과 연결되고 이미터가 제2 전원 전압 라인(VDD2)과 연결된 제2 PNP 바이폴라 트랜지스터일 수 있다.
여기서, 본 발명의 제7 실시예에 따른 집적 회로 장치(101)는 다양하게 변형 가능하다. 예를 들어, 접지 전압 라인(VSS)과 제1 및 제2 전원 전압 라인(VDD1, VDD2) 사이에 형성되는 파워 클램프(130)만으로 구현될 수 있다. 즉, 입출력 패드(I/O PAD), 전원 전압 ESD 보호 소자(10) 및 접지 전압 ESD 보호 소자(20)는 선택적으로 더 형성할 수 있다.
본 발명의 제7 실시예에 따른 파워 클램프(130)의 제1 및 제2 기생 바이폴라 트랜지스터(PNP1, PNP2)는 도 14에서와 같이 크로스 커플링(cross coupling)되어 형성된다. 제1 기생 바이폴라 트랜지스터(PNP1)는 컬렉터가 접지 전압 라인(VSS)와 연결되고 이미터는 제1 전원 전압 라인(VDD1)과 연결되고 베이스는 제2 전원 전압 라인(VDD2)과 연결된다. 제2 기생 바이폴라 트랜지스터(PNP2)는 컬렉터가 접지 전압 라인(VSS)와 연결되고 이미터는 제2 전원 전압 라인(VDD2)과 연결되고 베이스는 제1 전원 전압 라인(VDD1)과 연결된다. ESD 이벤트시, 이와 같은 파워 클램프(130)의 제1 또는 제2 기생 바이폴라 트랜지스터(PNP1, PNP2)가 동작하여 ESD를 방출하게 된다.
도 15는 본 발명의 제8 실시예에 따른 집적 회로 장치의 회로도이다. 도 13과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 15를 참조하면, 본 발명의 제8 실시예에 따른 집적 회로 장치(102)는 전원 전압 ESD 보호 소자(150), 접지 전압 ESD 보호 소자(20), 파워 클램프(60), 전달 소자(40)을 포함한다.
접지 전압 ESD 보호 소자(20)는 입출력 패드(I/O PAD)와 접지 전압 라인(VSS) 사이에 연결되고, 파워 클램프(60)는 제1 전원 전압 라인(VDD1)과 접지 전압 라인(VSS) 사이에 연결된다.
전원 전압 ESD 보호 소자(150)는 입출력 패드(I/O PAD)와 제1 전원 전압 라인(VDD1) 사이에 연결되고 베이스 컨택이 제2 전원 전압 라인(VDD2)과 연결된 제1 ESD 보호 소자(MD1)와 입출력 패드(I/O PAD)와 제2 전원 전압 라인(VDD2) 사이에 연결되고 베이스 컨택이 제1 전원 전압 라인(VDD1)과 연결된 제2 ESD 보호 소자(MD2)를 구비한다.
본 발명의 제8 실시예에 따른 집적 회로 장치(102)는 다양하게 변형 가능하다. 예를 들어, 전원 전압 ESD 보호 소자(150)를 제외한 입출력 패드(I/O PAD), 접지 전압 ESD 보호 소자(20) 및 파워 클램프(60) 등은 선택적으로 더 형성할 수 있다.
집적 회로 장치(102)의 전원 전압 ESD 보호 소자(150)는 Vt1이 낮으므로, 입출력 패드(I/O PAD)로 인가된 양의 ESD 및 음의 ESD에 대응하여 전원 전압 ESD 보호 소자(150)가 더 빨리 동작할 수 있다.
도 16은 본 발명의 제9 실시예에 따른 집적 회로 장치의 회로도이다. 도 15 와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 16의 집적 회로 장치가 도 15의 집적 회로 장치와 다른 점은 입출력 패드(I/O PAD)가 아닌 입력 패드(Input PAD) 주변에 ESD 보호 소자가 형성된다는 점이다. 따라서, 출력 버퍼 역할을 겸용하는 접지 전압 ESD 보호 소자(도 15의 20 참조)가 불필요하다.
본 발명의 제9 실시예에 따른 집적 회로 장치(103)의 전원 전압 ESD 보호 소자(152)에서 제1 ESD 보호 소자(MD1)는 드레인이 입력 패드(Input PAD)와 연결되고 소스와 게이트가 제1 전원 전압 라인(VDD1)과 연결되는 제1 PMOS 트랜지스터이고, 제2 ESD 보호 소자(MD2)는 드레인이 입력 패드(Input PAD)와 연결되고 소스와 게이트가 제2 전원 전압 라인(VDD2)과 연결된 제2 PMOS 트랜지스터이나, 이에 제한되는 것은 아니다. 예를 들면, 제1 ESD 보호 소자(MD1)는 컬렉터가 입력 패드(Input PAD)와 연결되고 이미터가 제1 전원 전압 라인(VDD1)과 연결된 제1 PNP 바이폴라 트랜지스터이고, 제2 ESD 보호 소자(MD2)는 컬렉터가 입력 패드(Input PAD)와 연결되고 이미터가 제2 전원 전압 라인(VDD2)과 연결된 제2 PNP 바이폴라 트랜지스터일 수 있다.
도 17a 및 도 17b는 본 발명의 제10 실시예에 따른 집적 회로 장치를 나타낸 회로도이다. 도 13과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 17a 및 도 17b를 참조하면, 본 발명의 제10 실시예에 따른 집적 회로 장 치(104)는 n(단, n은 둘 이상의 자연수)개의 ESD 보호 블록(170a, 170b, 170n)을 포함한다. n개의 ESD 보호 블록(170a, 170b, 170n)은 각각 도 13의 집적 회로 장치(도 13의 101 참조)와 구성에 있어서 실질적으로 동일하다.
즉, 제1 ESD 보호 블록(170a)은 접지 전압 라인(VSS)과 제1 전원 전압 라인(VDD1) 사이에 연결되고 베이스 컨택이 제2 전원 전압 라인(VDD2)과 연결된 제1 클램프 소자(CL1)와 접지 전압 라인(VSS)과 제2 전원 전압 라인(VDD2) 사이에 연결되고 베이스 컨택이 제1 전원 전압 라인(VDD1)과 연결된 제2 클램프 소자(CL2)를 구비하는 파워 클램프를 포함한다. 제2 ESD 보호 블록(170b)은 제1 전원 전압 라인(VDD1)과 절연되고 제2 전원 전압 라인(VDD2)과 연결된 제3 전원 전압 라인(VDD3)을 포함한다.
특히, 제1 및 제2 ESD 보호 블록(170a, 170b)의 연결 관계는 다양하게 변형할 수 있다. 예를 들어, 도 17a에서와 같이 제2 ESD 보호 블록(170b)은 제2 전원 전압 라인(VDD2)과 절연되고 제1 전원 전압 라인(VDD1)과 연결된 제4 전원 전압 라인(VDD4)를 더 포함할 수 있다. 도 17b에서와 같이 제2 ESD 보호 블록(170b)은 제3 전원 전압 라인(VDD3)과 절연된 제4 전원 전압 라인(VDD4)를 더 포함할 수 있다. 제4 전원 전압 라인(VDD4)은 도 17b에서와 같이 제n ESD 보호 블록(170n)의 제2n-1 전원 전압 라인(VDD2n-1)과 연결될 수도 있고, 도면에서는 표시하지 않았으나 제2 ESD 보호 블록(170b)에서만 사용되는 고립된(isolated) 접지 전압 라인일 수 있다. 또한, 제2 및 제3 전원 전압 라인(VDD2, VDD3)은 다수의 회로 블록의 공통된 전원 전압 라인이고, 제1 및 제4 전원 전압 라인(VDD2, VDD4)은 일정한 회로 블록에서 사용되는 접지 전압 라인일 수 있다. 또한, 제1 내지 제4 전원 전압 라인(VDD1, VDD2, VDD3, VDD4)은 각각 일정한 회로 블록에서 사용되는 전원 전압 라인일 수 있다.
도 18a, 도 18b 및 도 19a, 도 19b는 발명의 제11 및 제12 실시예에 따른 집적 회로 장치를 나타낸 회로도이다. 도 15 및 도 16와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 18a, 도 18b를 참조하면, 본 발명의 제11 실시예에 따른 집적 회로 장치(105)는 n(단, n은 둘 이상의 자연수)개의 ESD 보호 블록(171a, 171b, 171n)을 포함한다. n개의 ESD 보호 블록(171a, 171b, 171c)은 각각 도 15의 집적 회로 장치(도 15의 102 참조)와 구성에 있어서 실질적으로 동일하다.
제1 및 제2 ESD 보호 블록(171a, 171b)의 연결 관계를 설명하면, 제3 전원 전압 라인(VDD3)은 제1 전원 전압 라인(VDD1)과 절연되고 제2 전원 전압 라인(VDD2)과 연결된다. 또한, 제4 전원 전압 라인(VDD4)는 도 18a에서와 같이 제2 전원 전압 라인(VDD2)과 절연되고 제1 전원 전압 라인(VDD1)과 연결될 수도 있다. 제4 전원 전압 라인(VDD4)는 도 18b에서와 같이 제3 전원 전압 라인(VDD3)과 절연되어 형성될 수도 있다. 제4 전원 전압 라인(VDD4)은 도 18b에서와 같이 제n ESD 보호 블록(171n)의 제2n-1 전원 전압 라인(VDD2n-1)과 연결될 수도 있고, 도면에서는 표시하지 않았으나 제2 ESD 보호 블록(171b)에서만 사용되는 고립된(isolated) 전원 전압 라인일 수 있다.
도 19a, 도 19b를 참조하면, 본 발명의 제12 실시예에 따른 집적 회로 장치(106)는 n(단, n은 둘 이상의 자연수)개의 ESD 보호 블록(172a, 172b, 172n)을 포함한다. n개의 ESD 보호 블록(172a, 172b, 172c)은 각각 도 15의 집적 회로 장치(도 15의 102 참조)와 구성에 있어서 실질적으로 동일하다.
제1 및 제2 ESD 보호 블록(172a, 172b)의 연결 관계를 설명하면, 제3 전원 전압 라인(VDD3)은 제1 전원 전압 라인(VDD1)과 절연되고 제2 전원 전압 라인(VDD2)과 연결된다. 또한, 제4 전원 전압 라인(VDD4)는 도 19a에서와 같이 제2 전원 전압 라인(VDD2)과 절연되고 제1 전원 전압 라인(VDD1)과 연결될 수도 있다. 제4 전원 전압 라인(VDD4)는 도 19b에서와 같이 제3 전원 전압 라인(VDD3)과 절연되어 형성될 수도 있다. 제4 전원 전압 라인(VDD4)은 도 19b에서와 같이 제n ESD 보호 블록(172n)의 제2n-1 전원 전압 라인(VDD2n-1)과 연결될 수도 있고, 도면에서는 표시하지 않았으나 제2 ESD 보호 블록(172b)에서만 사용되는 고립된(isolated) 전원 전압 라인일 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 ESD 보호 소자 및 파워 클램프를 구비하는 집적 회로 장치 에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
ESD 보호 소자 및 파워 클램프의 제1 항복 전압을 낮추고, 제2 항복 전류를 높여 ESD 보호 특성을 향상시킬 수 있다. 이에 따라, 집적 회로 장치의 내부 소자들의 손상을 방지할 수 있다. 또한, 추가적인 공정없이 ESD 보호 특성을 향상할 수 있고, 별도의 다이오드를 추가하지 않고도 양의 ESD 및 음의 ESD에 대한 방전 경로를 제공할 수 있다.

Claims (40)

  1. 제1 패드;
    제1 접지 전압 라인;
    상기 제1 접지 전압 라인과 절연된 제2 접지 전압 라인;
    상기 제1 패드와 상기 제1 접지 전압 라인 사이에 연결되고 베이스 컨택이 상기 제2 접지 전압 라인과 연결된 제1 소자; 및
    상기 제1 패드와 상기 제2 접지 전압 라인 사이에 연결되고 베이스 컨택이 상기 제1 접지 전압 라인과 연결된 제2 소자를 포함하는 집적 회로 장치.
  2. 둘 이상의 ESD 보호 블록을 포함하되,
    제1 ESD 보호 블록은 제1 패드, 제1 접지 전압 라인, 상기 제1 접지 전압 라인과 절연된 제2 접지 전압 라인, 상기 제1 패드와 상기 제1 접지 전압 라인 사이에 연결되고 베이스 컨택이 상기 제2 접지 전압 라인과 연결된 제1 소자 및 상기 제1 패드와 상기 제2 접지 전압 라인 사이에 연결되고 베이스 컨택이 상기 제1 접지 전압 라인과 연결된 제2 소자를 포함하고,
    제2 ESD 보호 블록은 상기 제1 접지 전압 라인과 절연되고 상기 제2 접지 전압 라인과 연결된 제3 접지 전압 라인을 포함하는 집적 회로 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1 패드는 전원 전압 라인과 연결된 집적 회로 장치.
  4. 제 3항에 있어서,
    상기 제1 소자는 게이트가 상기 제1 접지 전압 라인과 연결된 제1 NMOS 트랜지스터이고, 상기 제2 소자는 게이트가 상기 제2 접지 전압 라인과 연결된 제2 NMOS 트랜지스터인 집적 회로 장치.
  5. 제 3항에 있어서,
    상기 제1 소자는 컬렉터가 상기 전원 전압 라인과 연결되고 이미터가 상기 제1 접지 전압 라인과 연결된 제1 NPN 바이폴라 트랜지스터이고, 상기 제2 소자는 컬렉터가 상기 전원 전압 라인과 연결되고 이미터가 상기 제2 접지 전압 라인과 연결된 제2 NPN 바이폴라 트랜지스터인 집적 회로 장치.
  6. 제 3항에 있어서,
    전기적 신호를 입력 및/또는 출력하는 제2 패드를 더 포함하는 집적 회로 장치.
  7. 제 6항에 있어서,
    상기 제2 패드와 상기 전원 전압 라인 사이에 연결되는 전원 전압 ESD 보호 소자를 더 포함하는 집적 회로 장치.
  8. 제 6항에 있어서,
    상기 제2 패드와 상기 제1 및/또는 제2 접지 전압 라인 사이에 연결되는 접지 전압 ESD 보호 소자를 더 포함하는 집적 회로 장치.
  9. 제 1항 또는 제 2항에 있어서,
    상기 제1 패드는 입출력 패드인 집적 회로 장치.
  10. 제 9항에 있어서, 상기 제1 및/또는 제2 소자는 프리 드라이브 신호에 의해 제어되는 게이트를 구비하는 NMOS 트랜지스터인 집적 회로 장치.
  11. 제 9항에 있어서,
    상기 집적 회로 장치는 전원 전압 라인을 더 포함하고, 상기 제1 패드와 상기 전원 전압 라인 사이에 연결된 전원 전압 ESD 보호 소자를 더 포함하는 집적 회로 장치.
  12. 제 9항에 있어서,
    상기 집적 회로 장치는 전원 전압 라인을 더 포함하고, 상기 전원 전압 라인과 상기 제1 및/또는 제2 접지 전압 라인과 연결된 파워 클램프를 더 포함하는 집적 회로 장치.
  13. 제 1항 또는 제 2항에 있어서,
    상기 제1 패드는 입력 패드인 집적 회로 장치.
  14. 제 13항에 있어서,
    상기 제1 소자는 게이트가 상기 제1 접지 전압 라인과 연결된 제1 NMOS 트랜지스터이고, 상기 제2 소자는 게이트가 상기 제2 접지 전압 라인과 연결된 제2 NMOS 트랜지스터인 집적 회로 장치.
  15. 제 13항에 있어서,
    상기 제1 소자는 컬렉터가 상기 제1 패드와 연결되고 이미터가 상기 제1 접지 전압 라인과 연결된 제1 NPN 바이폴라 트랜지스터이고, 상기 제2 소자는 컬렉터가 상기 제1 패드와 연결되고 이미터가 상기 제2 접지 전압 라인과 연결된 제2 NPN 바이폴라 트랜지스터인 집적 회로 장치.
  16. 제 13항에 있어서,
    상기 집적 회로 장치는 전원 전압 라인을 더 포함하고, 상기 전원 전압 라인과 상기 제1 및/또는 제2 접지 전압 라인과 연결된 파워 클램프를 더 포함하는 집적 회로 장치.
  17. 제 1항 또는 제 2항에 있어서,
    애노드가 상기 제1 접지 전압 라인에 연결되고 캐소드가 상기 제2 접지 전압 라인에 연결된 제1 다이오드와, 캐소드가 상기 제1 접지 전압 라인에 연결되고 애노드가 상기 제2 접지 전압 라인에 연결된 제2 다이오드를 구비하는 전달 소자를 더 포함하는 집적 회로 장치.
  18. 제 2항에 있어서,
    상기 제2 ESD 보호 블록은 상기 제3 접지 전압 라인과 절연된 제4 접지 전압 라인을 더 포함하는 집적 회로 장치.
  19. 제 2항에 있어서,
    상기 제2 ESD 보호 블록은 상기 제2 접지 전압 라인과 절연되고 상기 제1 접지 전압 라인과 연결된 제4 접지 전압 라인을 더 포함하는 집적 회로 장치.
  20. 제 18항 또는 제 19항에 있어서,
    상기 제2 ESD 보호 블록은 제3 패드, 상기 제3 패드와 제3 접지 전압 라인 사이에 연결되고 베이스 컨택이 제4 접지 전압 라인과 연결된 제3 소자 및 상기 제3 패드와 제4 접지 전압 라인 사이에 연결되고 베이스 컨택이 제3 접지 전압 라인과 연결된 제4 소자를 더 포함하는 집적 회로 장치.
  21. 제1 패드;
    제1 전원 전압 라인;
    상기 제1 전원 전압 라인과 절연된 제2 전원 전압 라인;
    상기 제1 패드와 상기 제1 전원 전압 라인 사이에 연결되고 베이스 컨택이 상기 제2 전원 전압 라인과 연결된 제1 소자; 및
    상기 제1 패드와 상기 제2 전원 전압 라인 사이에 연결되고 베이스 컨택이 상기 제1 전원 전압 라인과 연결된 제2 소자를 포함하는 집적 회로 장치.
  22. 둘 이상의 ESD 보호 블록을 포함하되,
    제1 ESD 보호 블록은 제1 패드, 제1 전원 전압 라인, 상기 제1 전원 전압 라인과 절연된 제2 전원 전압 라인, 상기 제1 패드와 상기 제1 전원 전압 라인 사이에 연결되고 베이스 컨택이 상기 제2 전원 전압 라인과 연결된 제1 소자 및 상기 제1 패드와 상기 제2 전원 전압 라인 사이에 연결되고 베이스 컨택이 상기 제1 전원 전압 라인과 연결된 제2 소자를 포함하고,
    제2 ESD 보호 블록은 상기 제1 전원 전압 라인과 절연되고 상기 제2 전원 전압 라인과 연결된 제3 전원 전압 라인을 포함하는 집적 회로 장치.
  23. 제 21항 또는 제 22항에 있어서,
    상기 제1 패드는 접지 전압 라인과 연결된 집적 회로 장치.
  24. 제 23항에 있어서,
    상기 제1 소자는 게이트가 상기 제1 전원 전압 라인과 연결된 제1 PMOS 트랜지스터이고, 상기 제2 소자는 게이트가 상기 제2 전원 전압 라인과 연결된 제2 PMOS 트랜지스터인 집적 회로 장치.
  25. 제 23항에 있어서,
    상기 제1 소자는 컬렉터가 상기 접지 전압 라인과 연결되고 이미터가 상기 제1 전원 전압 라인과 연결된 제1 PNP 바이폴라 트랜지스터이고, 상기 제2 소자는 컬렉터가 상기 접지 전압 라인과 연결되고 이미터가 상기 제2 전원 전압 라인과 연결된 제2 PNP 바이폴라 트랜지스터인 집적 회로 장치.
  26. 제 23항에 있어서,
    전기적 신호를 입력 및/또는 출력하는 제2 패드를 더 포함하는 집적 회로 장치.
  27. 제 26항에 있어서,
    상기 제2 패드와 상기 접지 전압 라인 사이에 연결되는 접지 전압 ESD 보호 소자를 더 포함하는 집적 회로 장치.
  28. 제 26항에 있어서,
    상기 제2 패드와 상기 제1 및/또는 제2 전원 전압 라인 사이에 연결되는 전원 전압 ESD 보호 소자를 더 포함하는 집적 회로 장치.
  29. 제 21항 또는 제 22항에 있어서,
    상기 제1 패드는 입출력 패드인 집적 회로 장치.
  30. 제 29항에 있어서,
    상기 제1 및/또는 제2 소자는 프리 드라이브 신호에 의해 제어되는 게이트를 구비하는 PMOS 트랜지스터인 집적 회로 장치.
  31. 제 29항에 있어서,
    상기 집적 회로 장치는 접지 전압 라인을 더 포함하고, 상기 제1 패드와 상기 접지 전압 라인 사이에 연결된 접지 전압 ESD 보호 소자를 더 포함하는 집적 회로 장치.
  32. 제 29항에 있어서,
    상기 집적 회로 장치는 접지 전압 라인을 더 포함하고, 상기 접지 전압 라인과 상기 제1 및/또는 제2 전원 전압 라인과 연결된 파워 클램프를 더 포함하는 집적 회로 장치.
  33. 제 21항 또는 제 22항에 있어서,
    상기 제1 패드는 입력 패드인 집적 회로 장치.
  34. 제 33항에 있어서,
    상기 제1 소자는 게이트가 상기 제1 전원 전압 라인과 연결된 제1 PMOS 트랜지스터이고, 상기 제2 소자는 게이트가 상기 제2 전원 전압 라인과 연결된 제2 PMOS 트랜지스터인 집적 회로 장치.
  35. 제 33항에 있어서,
    상기 제1 소자는 컬렉터가 상기 접지 전압 라인과 연결되고 이미터가 상기 제1 전원 전압 라인과 연결된 제1 PNP 바이폴라 트랜지스터이고, 상기 제2 소자는 컬렉터가 상기 접지 전압 라인과 연결되고 이미터가 상기 제2 전원 전압 라인과 연결된 제2 PNP 바이폴라 트랜지스터인 집적 회로 장치.
  36. 제 33항에 있어서,
    상기 집적 회로 장치는 접지 전압 라인을 더 포함하고, 상기 접지 전압 라인과 상기 제1 및/또는 제2 전원 전압 라인과 연결된 파워 클램프를 더 포함하는 집적 회로 장치.
  37. 제 21항 또는 제 22항에 있어서,
    애노드가 상기 제1 전원 전압 라인에 연결되고 캐소드가 상기 제2 전원 전압 라인에 연결된 제1 다이오드와, 캐소드가 상기 제1 전원 전압 라인에 연결되고 애노드가 상기 제2 전원 전압 라인에 연결된 제2 다이오드를 구비하는 전달 소자를 더 포함하는 집적 회로 장치.
  38. 제 22항에 있어서,
    상기 제2 ESD 보호 블록은 상기 제3 전원 전압 라인과 절연된 제4 전원 전압 라인을 더 포함하는 집적 회로 장치.
  39. 제 22항에 있어서,
    상기 제2 ESD 보호 블록은 상기 제2 전원 전압 라인과 절연되고 상기 제1 전원 전압 라인과 연결된 제4 전원 전압 라인을 더 포함하는 집적 회로 장치.
  40. 제 38항 또는 제 39항에 있어서,
    상기 제2 ESD 보호 블록은 제3 패드, 상기 제3 패드와 제3 전원 전압 라인 사이에 연결되고 베이스 컨택이 제4 전원 전압 라인과 연결된 제3 소자 및 상기 제3 패드와 제4 전원 전압 라인 사이에 연결되고 베이스 컨택이 제3 전원 전압 라인과 연결된 제4 소자를 더 포함하는 집적 회로 장치.
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