CN206819991U - 半导体测试结构 - Google Patents

Abstract

本实用新型提供一种半导体测试结构，包括：衬底，具有若干个均匀分布的有源区；若干个第一多晶硅结构，平行分布并设置于有源区上，第一多晶硅结构首尾连接构成一串联结构；源区及漏区，位于有源区内，且分别位于第一多晶硅结构相对的两侧；若干个第一连接通孔，设置于源区及漏区上；第一金属层，包括若干个第一金属块以及与所述第一金属块相连接的若干个第一金属条；第一金属块位于第一连接通孔上；第一金属条平行于第一多晶硅结构，且位于有源区之间并连通位于有源区同侧的第一金属块；测试焊垫组件，包括至少一个第一、第二、第三测试焊垫，其中，第一测试焊垫与串联结构相连接，第二、第三测试焊垫分别与源区、漏区相连的第一金属条相连接。

Description

半导体测试结构

技术领域

本实用新型属于半导体结构技术领域，特别是涉及一种半导体测试结构。

背景技术

在半导体行业中，随着技术进步，集成电路制造工艺要求日益增高，且由于集成电路制造周期长，成本高，因此，提高制造工艺的制造效率及质量尤为重要。

业界在集成电路制造过程中，通常在晶圆的各个集成电路芯片周边制造测试结构(test key)，再在制造完成后对其进行WAT测试。WAT测试(Wafer Acceptance Test，晶圆允收测试)是指半导体晶圆在完成所有制程工艺之后，针对晶圆上的测试结构所进行电性测试。通过对WAT数据的分析，能有效监测半导体制程工艺中的问题，有助于制程工艺的调整与优化。

目前，WAT的测试阵列，如用于金属-氧化物半导体场效应晶体管(MOSFET)测试的阵列中3x3阵列、8x8阵列、Nx1(N≥1)阵列的测试结构已经广泛应用于先进工艺中，与传统单独的测试结构相比，现有的测试结构可以实现集成测试，这更有利于分析WAT测试后性能的以及技术发展过程中的布局依赖效应(layout dependence effect)。

然而，现有的WAT测试结构必须要连接到第二层金属层上进行测试，带来诸多问题，如必须要在第二层金属层化学机械平坦化后进行测试，工艺复杂。现有的测试结构包括第一层金属层以第二层金属层，其中，源极和漏极的测试为将测试焊垫与第一层金属层相连接以进行测试，栅极的测试要通过连接通孔设置第二层金属层，将测试焊垫与第二层金属层相连接，以进行栅极的测试。依据上述结构在第二层金属层上进行测试，将会带了制备与测试过程中的诸多麻烦。

因此，设计一种能够在一层金属层上可完成WAT测试的测试结构实属必要。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体测试结构，用于解决现有技术中在进行WAT测试时，必须需要两层金属层形成的测试结构才能完成测试而带来的诸多问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体测试结构，所述半导体测试结构包括：

衬底，所述衬底上具有若干个均匀分布的有源区；

若干个第一多晶硅结构，所述第一多晶硅结构平行分布并设置于所述有源区上，且与所述有源区一一对应，所述第一多晶硅结构首尾连接构成一串联结构；

源区及漏区，位于所述有源区内，且分别位于所述第一多晶硅结构相对的两侧；其中，沿垂直于所述第一多晶硅结构的方向上的相邻有源区内的源区与漏区反向设置，以使沿垂直于所述第一多晶硅结构的方向上下一个有源区内的源区与上一个的有源区内的源区相邻或者使下一个有源区内的漏区与上一个有源区内的漏区相邻；沿平行于所述第一多晶硅结构的方向上的所述有源区内的源区和漏区同向设置；

若干个第一连接通孔，设置于所述源区及所述漏区上；

第一金属层，包括若干个第一金属块以及与所述第一金属块相连接的若干个第一金属条；所述第一金属块位于所述第一连接通孔上，经由所述第一连接通孔与所述源区及漏区相连接；所述第一金属条平行于所述第一多晶硅结构，且位于所述有源区之间并连通位于所述有源区同侧的所述第一金属块，所述第一金属条通过层间介质层与所述衬底隔离；

测试焊垫组件，包括至少一个第一测试焊垫、至少一个第二测试焊垫以及至少一个第三测试焊垫，其中，所述第一测试焊垫与所述串联结构相连接，所述第二测试焊垫与与所述源区相连接的所述第一金属条相连接，所述第三测试焊垫与与所述漏区相连接的所述第一金属条相连接。

作为本实用新型的一种优选方案，所述半导体测试结构还包括若干个第二多晶硅结构，其中，

所述第二多晶硅结构平行于所述第一多晶硅结构，位于所述有源区之间，并对应设置于所述第一金属条的下方。

作为本实用新型的一种优选方案，所述串联结构为蛇形结构或线性结构。

作为本实用新型的一种优选方案，所述串联结构为一体成型的多晶硅结构。

作为本实用新型的一种优选方案，所述第一测试焊垫设置于所述串联结构的任意一端或同时设置于所述串联结构的两端。

作为本实用新型的一种优选方案，所述半导体测试结构还包括第二连接通孔，所述第一金属层还包括第二金属块，

其中，所述第二连接通孔位于所述串联结构与所述第二金属块之间，所述第二连接通孔的一端与所述串联结构相连，另一端与所述第二金属块相连，所述第一测试焊垫设置于所述第二金属块上。

作为本实用新型的一种优选方案，所述第一金属条与所述第一金属块为一体成型的结构，

其中，所述第一金属块为所述第一金属条上的凸出，位于待测区域边缘的所述第一金属条具有一侧凸出，位于待测区域内的所述第一金属条具有两侧凸出。

作为本实用新型的一种优选方案，所有与所述源区相连的所述第一金属条一端相互连接，形成第一U形结构；所有与所述漏区相连的所述第一金属条的一端相互连接，形成第二U形结构，

其中，所述第一U形结构与所述第二U形结构的开口相对呈叉指状设置，所述第二测试焊垫的数量为1个，与所述第一U形结构相连接，所述第三测试焊垫的数量为1个，与所述第二U形结构相连接。

作为本实用新型的一种优选方案，所述有源区呈NxM阵列排布，其中，N≥1，M≥1。

如上所述，本实用新型所提供的半导体测试结构，在具体操作过程中，具有如下有益效果：

1)本实用新型提供的测试结构可以在第一层金属层上完成所有测试；

2)本实用新型提供的测试结构的制备工艺兼容性强；

3)本实用新型提供的测试结构的制备工艺简化，提高了效率。

附图说明

图1显示为本实用新型提供的测试结构的俯视图。

图2显示为本实用新型提供的测试结构俯视图虚线位置处的截面图。

元件标号说明

10 有源区

11 第一多晶硅结构

12 源区

13 漏区

14 第二多晶硅结构

21 第二连接通孔

22、23 第一连接通孔

30 第一金属层

31 第二金属块

32、33 第一金属块

34、35 第一金属条

36 第一U形结构

37 第二U形结构

38 第二金属条

41、42、43 顶层金属连接通孔

51、52、53 第二金属层

61 第一测试焊垫

62 第二测试焊垫

63 第三测试焊垫

71 串联结构

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图1及图2所示，本实用新型提供一种半导体测试结构，其特征在于，所述半导体测试结构包括：

衬底，所述衬底上具有若干个均匀分布的有源区10；

若干个第一多晶硅结构11，所述第一多晶硅结构11平行分布并设置于所述有源区10上，且与所述有源区10一一对应，所述第一多晶硅结构11首尾连接构成一串联结构71；

源区12及漏区13，位于所述有源区10内，且分别位于所述第一多晶硅结构11相对的两侧；其中，沿垂直于所述第一多晶硅结构11的方向上的相邻有源区10内的源区12与漏区13反向设置，以使沿垂直于所述第一多晶硅结构11的方向上下一个有源区10内的源区12与上一个的有源区10内的源区12相邻或者使下一个有源区10内的漏区13与上一个有源区10内的漏区13相邻；沿平行于所述第一多晶硅结构11的方向上的所述有源区10内的源区12和漏区13同向设置；

若干个第一连接通孔22、23，设置于所述源区12及所述漏区13上；

第一金属层30，包括若干个第一金属块32、33以及与所述第一金属块32、33相连接的若干个第一金属条34、35；所述第一金属块32、33分别位于所述第一连接通孔22、23上，经由所述第一连接通孔22、23与所述源区12及漏区13相连接；所述第一金属条34、35平行于所述第一多晶硅结构11，且位于所述有源区10之间并连通位于所述有源区10同侧的所述第一金属块32、33，所述第一金属条34、35通过层间介质层与所述衬底隔离；

测试焊垫组件，包括至少一个第一测试焊垫61、至少一个第二测试焊垫62以及至少一个第三测试焊垫63，其中，所述第一测试焊垫61与所述串联结构71相连接，所述第二测试焊垫62与与所述源区12相连接的所述第一金属条34相连接，所述第三测试焊垫63与与所述漏区13相连接的所述第一金属条35相连接。

具体的，采用本实施例提供的测试结构，在实际的测试过程中，所述测试焊垫61与所述串联结构71相连接以进行所述串联结构71上的电性测试，所述测试焊垫62、63与所述第一金属条34、35相连接以进行该第一金属条对应的有源区内源区或漏区的电性测试。

具体的，相邻有源区10的源区12与漏区13反向设置是指：如果第一个有源区的左侧为源区12右侧为漏区13，则与其相邻的第二个有源区的左侧为漏区13右侧为源区12，依此类推，相邻的第三个有源区的左侧为源区12右侧为漏区13。

同理，沿平行于所述第一多晶硅结构11的方向上的所有有源区10的源区12和漏区13同向设置是指：在平行于所述第一多晶硅结构11的方向上，前后有源区内的源区与漏区的设置一致，即前后的有源区左侧均为源区12右侧均为漏区13或者左侧均为漏区13右侧均为源区12。

还需要说明的是，本实施例只是为了便于展示本发明的方案而进行的示例性的说明，实际上，在可以实现本发明的测试的情况下改变结构的设置布局，如源区与漏区的设置可以互换。

作为示例，所述半导体测试结构还包括若干个第二多晶硅结构14，其中，所述第二多晶硅结构14平行于所述第一多晶硅结构11，位于所述有源区10之间，并对应设置于所述第一金属条34、35的下方。

具体的，在本实施例中，所述第二多晶硅结构14可以位于所述有源区10之间的隔离沟槽，如STI上。在实际操作中，所述第二多晶硅结构14可以用作虚拟栅结构。

作为示例，所述串联结构71为蛇形结构或线性结构。

具体的，在本实施例中，其待测区域为有源区呈3x3陈列排布，其所述第一多晶硅结构11首尾相连形成的串联结构71为蛇形结构，或称为S形结构，同样，当待测区域为有源区呈8x8陈列排布时，所述串联结构71为蛇形结构，另外，当待测区域为有源区呈Nx1(N≥1)陈列排布时，所述串联结构71为线形结构。

作为示例，所述串联结构71为一体成型的多晶硅结构。

具体的，所述串联结构71可以由多个所述有源区10上的所述第一多晶硅结构11首尾相连而形成的，也可以为通过对多晶硅层刻蚀形成的串联结构71。在本实施例中，所述串联结构71为蛇形集成栅结构，进一步，在3x3阵列的测试结构中，所述串联结构71为一“S”形的集成栅结构。

作为示例，所述测试焊垫61设置于所述串联结构71的任意一端或同时设置于所述串联结构71的两端。

具体的，在本实施例中，将所述第一多晶硅结构11集成一串联结构，从而可以方便的引出测试焊垫进行测试，并在WAT测试中，与其他部分进行测试互不影响。

作为示例，所述半导体测试结构还包括第二连接通孔21，所述第一金属层还包括第二金属块31，

其中，所述第二连接通孔21位于所述串联结构71与所述第二金属块31之间，所述第二连接通孔21的一端与所述串联结构71相连，另一端与所述第二金属块31相连，所述测试焊垫6设置于所述第二金属块31上。

具体的，在本实施例中，于所述串联结构71的一端连接所述测试焊垫61，以进行测试，即将所述串联结构71通过所述第二连接通孔21连接至所述第二金属块31。

需要进一步说明的是，所述第二金属块31属于所述第一金属层30，也就是说，所述第二金属块31、所述第一金属块32、33以及所述第一金属条34、35位于同一金属层上，从而实现了所述串联结构71可以于所述第一金属层30上进行测试的方案，从而可以简化工艺，大大缩短WAT测试的周期，也缩短了学习周期。

作为示例，所述第一金属条34与所述第一金属块32为一体成型的结构，其中，所述第一金属块32为所述第一金属条34上的凸出，位于待测区域边缘的所述第一金属条具有一侧凸出，位于待测区域内的所述第一金属条具有两侧凸出。

具体的，所述第一金属条与所述第一金属块为一体成型的结构，也就是说，在其制备过程中，二者同时刻蚀形成。以3x3阵列测试结构为例，由于每个有源区的所述第一多晶硅结构11的两侧均设置有所述第一连接通孔以及所述第一金属块，因此，位于待测区域中间的有源区两侧的区域需要将该位置的所述第一金属条设置两侧均具有凸出部分的金属条，以实现测试。

作为示例，所有与源区12相连的所述第一金属条34一端相互连接，形成第一U形结构36；所有与漏区13相连的所述第一金属条35的一端相互连接，形成第二U形结构37，

其中，所述第一U形结构36与所述第二U形结构37的开口相对呈叉指状设置，所述第二测试焊垫62的数量为1个，与所述第一U形结构相连接，所述第三测试焊垫63的数量为1个，与所述第二U形结构相连接。

具体的，将连接相同类型区域(相同的源区或漏区)的所述第一金属条连接成U型结构，从而可以同时进行测试，可以减少所述测试焊垫62、63的数量，节省测试结构所占用空间。

作为示例，所述有源区呈NxM阵列排布，其中，N≥1，M≥1

具体的，本实施例提供的测试结构可以适于任何相关阵列的测试，优选为3x3或8x8或Nx1(N≥1)阵列排布，但并不以此为限。同时，本实施例提供的测试结构可以采用各种工艺制备，如40nm、28nm以及20nm工艺。

综上所述，本实用新型提供一种半导体测试结构，所述半导体测试结构包括：衬底，所述衬底上具有若干个均匀分布的有源区；若干个第一多晶硅结构，所述第一多晶硅结构平行分布并设置于所述有源区上，且与所述有源区一一对应，所述第一多晶硅结构首尾连接构成一串联结构；源区及漏区，位于所述有源区内，且分别位于所述第一多晶硅结构相对的两侧；其中，沿垂直于所述第一多晶硅结构的方向上的相邻有源区内的源区与漏区反向设置，以使沿垂直于所述第一多晶硅结构的方向上下一个有源区内的源区与上一个的有源区内的源区相邻或者使下一个有源区内的漏区与上一个有源区内的漏区相邻；沿平行于所述第一多晶硅结构的方向上的所述有源区内的源区和漏区同向设置；若干个第一连接通孔，设置于所述源区及所述漏区上；第一金属层，包括若干个第一金属块以及与所述第一金属块相连接的若干个第一金属条；所述第一金属块位于所述第一连接通孔上，经由所述第一连接通孔与所述源区及漏区相连接；所述第一金属条平行于所述第一多晶硅结构，且位于所述有源区之间并连通位于所述有源区同侧的所述第一金属块，所述第一金属条通过层间介质层与所述衬底隔离；测试焊垫组件，包括至少一个第一测试焊垫、至少一个第二测试焊垫以及至少一个第三测试焊垫，其中，所述第一测试焊垫与所述串联结构相连接，所述第二测试焊垫与与所述源区相连接的所述第一金属条相连接，所述第三测试焊垫与与所述漏区相连接的所述第一金属条相连接。通过上述方案的实施，本实用新型提供的测试结构可以在第一层金属层上完成测试；

本实用新型的结构制备的工艺兼容性强；制备工艺步骤简单，提高了效率。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (9)

1.一种半导体测试结构，其特征在于，所述半导体测试结构包括：

衬底，所述衬底上具有若干个均匀分布的有源区；

若干个第一多晶硅结构，所述第一多晶硅结构平行分布并设置于所述有源区上，且与所述有源区一一对应，所述第一多晶硅结构首尾连接构成一串联结构；

源区及漏区，位于所述有源区内，且分别位于所述第一多晶硅结构相对的两侧；其中，沿垂直于所述第一多晶硅结构的方向上的相邻有源区内的源区与漏区反向设置，以使沿垂直于所述第一多晶硅结构的方向上下一个有源区内的源区与上一个的有源区内的源区相邻或者使下一个有源区内的漏区与上一个有源区内的漏区相邻；沿平行于所述第一多晶硅结构的方向上的所述有源区内的源区和漏区同向设置；

若干个第一连接通孔，设置于所述源区及所述漏区上；

第一金属层，包括若干个第一金属块以及与所述第一金属块相连接的若干个第一金属条；所述第一金属块位于所述第一连接通孔上，经由所述第一连接通孔与所述源区及漏区相连接；所述第一金属条平行于所述第一多晶硅结构，且位于所述有源区之间并连通位于所述有源区同侧的所述第一金属块，所述第一金属条通过层间介质层与所述衬底隔离；

测试焊垫组件，包括至少一个第一测试焊垫、至少一个第二测试焊垫以及至少一个第三测试焊垫，其中，所述第一测试焊垫与所述串联结构相连接，所述第二测试焊垫与所述源区相连接的所述第一金属条相连接，所述第三测试焊垫与所述漏区相连接的所述第一金属条相连接。

2.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括若干个第二多晶硅结构，其中，

所述第二多晶硅结构平行于所述第一多晶硅结构，位于所述有源区之间，并对应设置于所述第一金属条的下方。

3.根据权利要求1所述的半导体测试结构，其特征在于，所述串联结构为蛇形结构或线性结构。

4.根据权利要求1所述的半导体测试结构，其特征在于，所述串联结构为一体成型的多晶硅结构。

5.根据权利要求4所述的半导体测试结构，其特征在于，所述第一测试焊垫设置于所述串联 结构的任意一端或同时设置于所述串联结构的两端。

6.根据权利要求5所述的半导体测试结构，其特征在于，所述半导体测试结构还包括第二连接通孔，所述第一金属层还包括第二金属块，

其中，所述第二连接通孔位于所述串联结构与所述第二金属块之间，所述第二连接通孔的一端与所述串联结构相连，另一端与所述第二金属块相连，所述第一测试焊垫设置于所述第二金属块上。

7.根据权利要求1所述的半导体测试结构，其特征在于，所述第一金属条与所述第一金属块为一体成型的结构，

其中，所述第一金属块为所述第一金属条上的凸出，位于待测区域边缘的所述第一金属条具有一侧凸出，位于待测区域内的所述第一金属条具有两侧凸出。

8.根据权利要求1所述的半导体测试结构，其特征在于，所有与所述源区相连的所述第一金属条一端相互连接，形成第一U形结构；所有与所述漏区相连的所述第一金属条的一端相互连接，形成第二U形结构，

其中，所述第一U形结构与所述第二U形结构的开口相对呈叉指状设置，所述第二测试焊垫的数量为1个，与所述第一U形结构相连接，所述第三测试焊垫的数量为1个，与所述第二U形结构相连接。

9.根据权利要求8所述的半导体测试结构，其特征在于，所述有源区呈NxM阵列排布，其中，N≥1，M≥1。