ITTO20100109A1 - Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias) - Google Patents

Description

DESCRIZIONE

“SISTEMA E METODO PER ESEGUIRE IL TEST ELETTRICO DI VIE PASSANTI NEL SILICIO (TSV - THROUGH SILICON VIAS)â€

La presente invenzione à ̈ relativa ad un sistema e ad un metodo per eseguire il test elettrico di vie passanti nel silicio, cosiddette TSV (Through Silicon Vias), in particolare mediante una modifica strutturale delle stesse vie passanti.

Come noto, un generico circuito elettronico integrato à ̈ realizzato in una piastrina (die o, come utilizzato nel seguito, chip) di materiale semiconduttore, la quale à ̈ ottenuta, al termine del processo di lavorazione, mediante il taglio di una fetta (wafer); il wafer comprende generalmente uno strato attivo (ad esempio costituito da una porzione superficiale di un substrato) all’interno del quale sono integrati uno o più componenti elettronici (attivi o passivi, ad esempio transistori), o parti di essi, ed uno o più livelli di strati di metallizzazione e di isolamento elettrico disposti al di sopra dello strato attivo, per la realizzazione degli stessi componenti elettronici e delle loro interconnessioni elettriche.

Il collegamento elettrico tra il circuito elettronico integrato all’interno del chip ed un sistema elettronico esterno à ̈ in generale realizzato mediante l’utilizzo di piazzole conduttive di contatto (pad) portate da una superficie superiore esterna del chip, e di fili di collegamento elettrico che si estendono a partire da tali piazzole conduttive verso analoghi elementi di collegamento del sistema elettronico esterno (tale tecnica di collegamento à ̈ generalmente nota come tecnica di “wire bonding†). In particolare, le piazzole conduttive costituiscono le terminazioni di linee elettriche presenti nel chip ed adibite al trasporto di segnali di informazione o di segnali di potenza (tra cui segnali di alimentazione elettrica per il circuito elettronico integrato).

Una tecnica di collegamento elettrico alternativa prevede l’utilizzo di elementi conduttivi, protuberanze sporgenti di contatto, o sfere o rigonfiamenti conduttivi (cosiddetti “bump†o “ball†), o di aree conduttive (cosiddette “land†), collegate direttamente alle piazzole conduttive del chip ed interposte tra le stesse piazzole conduttive ed analoghi elementi di collegamento del sistema elettronico esterno. In tal caso, la tecnica di collegamento à ̈ solitamente definita “flip-chip†, in quanto prevede che il chip sia capovolto in modo tale che la sua superficie superiore esterna, che porta le piazzole conduttive, sia rivolta verso il circuito stampato, o ulteriore dispositivo elettronico, del sistema elettronico esterno.

Nell’ambito dei collegamenti elettrici dei circuiti elettronici integrati, à ̈ inoltre noto l’utilizzo delle cosiddette vie passanti nel silicio (nel seguito semplicemente “vie passanti†), vale a dire interconnessioni di materiale conduttivo che si estendono verticalmente attraverso il chip del circuito elettronico integrato, consentendo di collegare elettricamente elementi del circuito, integrati a vari livelli della struttura del chip, con una sua superficie esterna. Le vie passanti si sviluppano verticalmente attraverso il chip, ed il relativo substrato, in modo tale che, al termine del processo di fabbricazione, cioà ̈ nella loro forma finale di utilizzo, siano accessibili dalla superficie esterna del chip destinata al collegamento con il circuito stampato, o ulteriore dispositivo elettronico, del sistema elettronico esterno, ad esempio essendo elettricamente contattate dagli elementi di contatto (bump, ball o land) portati da tale superficie.

Generalmente, le vie passanti sono elettricamente isolate dal substrato che attraversano, in quanto sono isolate sia lateralmente che inferiormente da una regione di isolamento elettrico, ad esempio costituita da materiale dielettrico, in modo tale da evitare la presenza di correnti di perdita (leakage) verso lo stesso substrato.

La figura 1 mostra in maniera schematica e semplificata un generico circuito elettronico integrato 1, indicato con IC (Integrated Circuit) realizzato in un wafer 2, comprendente un substrato 3, di materiale semiconduttore, all’interno del quale sono integrati, almeno in parte, componenti elettronici 4, ad esempio transistori MOSFET (come indicato schematicamente). In particolare, il substrato 3 presenta una superficie anteriore 3a, in corrispondenza della quale sono realizzati i componenti elettronici 4, ed una superficie posteriore 3b, opposta alla superficie anteriore 3a.

Al di sopra del substrato 3 sono disposti, su uno o più livelli tra loro sovrapposti, strati di isolamento elettrico e strati di metallizzazione, schematicamente raffigurati in figura 1 con uno strato di isolamento 5, disposto al di sopra della superficie anteriore 3a del substrato 3, ed almeno uno strato di metallizzazione 6, disposto al di sopra dello strato di isolamento 5. In modo noto, al di sopra del substrato 3 possono inoltre essere presenti opportune strutture, conduttive o isolanti, dei componenti elettronici 4 (ad esempio per la realizzazione di un ossido di gate e di una struttura conduttiva di gate di un transistore MOSFET); inoltre, gli strati di isolamento e di metallizzazione 5, 6 sono utilizzati per realizzare i collegamenti elettrici tra gli stessi componenti elettronici 4, ed i collegamenti elettrici verso l’esterno del circuito elettronico integrato 1.

Uno strato di passivazione 7, di materiale isolante, à ̈ inoltre disposto al di sopra dello strato di metallizzazione 6; nello strato di passivazione 7 si aprono piazzole di contatto 8 (pad), che sono elettricamente connesse allo stesso strato di metallizzazione 6 e sono destinate ad essere contattate elettricamente dall’esterno. La superficie esterna dello strato di passivazione, indicata con 7a costituisce una faccia esterna anteriore del wafer 2.

In particolare, nel substrato 3 vengono realizzati i componenti elettronici 4 attraverso opportuni processi che sono genericamente indicati nel loro complesso come FEOL (Front End of Line), mentre i rimanenti strati di isolamento elettrico 5 e strati di metallizzazione 6 che realizzano i collegamenti elettrici verso l’esterno, e lo strato di passivazione 7 sono genericamente indicati nel loro complesso come BEOL (Back End of Line).

All’interno del wafer 2 sono inoltre presenti una o più vie passanti, indicate in generale con 10, costituite da interconnessioni conduttive che si estendono verticalmente attraverso il substrato 3 ed eventualmente attraversano uno o più degli strati di isolamento elettrico e di metallizzazione 5, 6, in modo tale da costituire connessioni elettriche tra i componenti elettronici 4, gli strati di metallizzazione 6, o le piazzole di contatto 8, verso il retro del substrato 3. In particolare, a titolo esemplificativo, la figura 1 mostra una prima via passante 10', che si estende dalla superficie anteriore 3a verso il retro del substrato 3, essendo destinata a contattare una regione di un componente elettronico 4 (ad esempio una regione di un transistore MOSFET); una seconda via passante 10'', che si estende da uno strato di metallizzazione 6 verso il retro del substrato 3; ed una terza via passante 10''', che si estende dalla superficie esterna 7a dello strato di passivazione 7 verso il retro del substrato 3, essendo destinata a contattare una piazzola di contatto 8.

Si noti che, dopo la loro realizzazione, le vie passanti 10 sono generalmente isolate ed “annegate†all’interno del substrato 3 del wafer 2, essendo separate dalla superficie posteriore 3b dello stesso substrato 3 da una porzione di materiale avente un dato spessore.

Ad esempio, le vie passanti 10 possono essere realizzate come descritto nella pubblicazione US 2005/0101054, o in “Wafer Level 3-D ICs Process Technology†, di Chuan Seng Tan, Ronald J. Gutmann e L. Rafael Reif, pagg. 85 - 95, Springer-Verlag New York Inc.

La figura 2 mostra il circuito elettronico integrato 1 al termine del processo di fabbricazione: una fase finale di assottigliamento del retro del substrato 3 (con tecniche note di lappatura, o molatura o “back grinding†) espone una porzione dell’estremità posteriore delle vie passanti 10, che possono in tal modo essere contattate elettricamente dall’esterno. In seguito al processo di assottigliamento, il substrato 3 presenta uno spessore ridotto, ad esempio anche inferiore a 50 Î1⁄4m.

In uno dei possibili processi di assemblaggio, il wafer 2 viene in seguito tagliato in modo da definire una pluralità di chip, ciascuno dei quali contiene un rispettivo circuito elettronico integrato.

Al termine del processo di fabbricazione, le vie passanti 10 attraversano dunque l’intero substrato 3, consentendo di realizzare un collegamento elettrico diretto verso i componenti elettronici 4, agli strati di metallizzazione 6 all’interno del chip, o alle piazzole di contatto 8 a partire dalla superficie posteriore 3b del substrato 3 (che in questo caso costituisce una faccia esterna posteriore del chip), o più in generale di portare uno o più collegamenti elettrici dal cosiddetto “top†(ovvero la parte anteriore) del chip, al cosiddetto “bottom†(ovvero la parte posteriore) dello stesso chip.

L’utilizzo delle vie passanti 10 à ̈ particolarmente vantaggioso per la realizzazione di strutture di incapsulamento tridimensionale per i circuiti elettronici integrati (cosiddette tecniche di “packaging 3D†), che sono state recentemente proposte nel campo dei semiconduttori in generale e dei MEMS (Micro ElectroMechanical Systems) in particolare.

Si noti che, in maniera usuale in questo settore della tecnica, il termine “package†(“contenitore†) viene qui utilizzato per indicare, nel suo complesso, l’involucro, o struttura di rivestimento, che circonda, in tutto o in parte, il o i chip di materiale semiconduttore del circuito elettronico integrato, consentendone il collegamento elettrico con l’esterno (ad esempio, il collegamento ad un circuito stampato di un relativo sistema elettronico esterno).

In modo noto, le tecniche di packaging 3D prevedono alternativamente: l’impilamento verticale di due o più package, ciascuno racchiudente uno o più circuiti elettronici integrati (cosiddetto “package-level 3D packaging†); l’impilamento verticale di due o più chip o die (cosiddetto “chip-level 3D packaging†); l’impilamento verticale di due o più wafer (cosiddetto “wafer-level 3D packaging†). In particolare, nell’ultimo caso, i wafer vengono tra loro impilati e poi tagliati prima di essere racchiusi all’interno di un relativo package; in maniera evidente, per poter realizzare i collegamenti elettrici tra i circuiti elettronici integrati nei vari wafer à ̈ richiesta la presenza di vie passanti opportunamente disposte.

Vantaggiosamente, l’utilizzo di strutture tridimensionali consente di aumentare la densità delle interconnessioni riducendone al contempo la lunghezza, in tal modo riducendo anche gli effetti parassiti; risulta dunque possibile aumentare le prestazioni. L’utilizzo delle vie passanti risulta dunque vantaggioso in svariate applicazioni, in particolar modo per la riduzione della lunghezza dei collegamenti fra i vari chip, die o wafer.

Tale utilizzo comporta tuttavia varie problematiche realizzative, legate ad esempio ai processi di attacco richiesti per la creazione di vie / trincee aventi diametro ridotto (anche inferiore ai 10 Î1⁄4m) ed elevata profondità all’interno del chip, o ai processi di allineamento tra i wafer, chip o die. Anche alla luce della criticità del processo di realizzazione, e data la natura di interconnessione elettrica svolta dalle vie passanti, sarebbe vantaggioso poterne verificare il corretto funzionamento (preferibilmente prima che venga ultimato il processo di fabbricazione dei circuiti integrati ed in particolare prima del taglio della fetta di materiale semiconduttore), ed in particolare verificare la resistenza del percorso offerto alla corrente elettrica circolante attraverso le stesse vie passanti ed inoltre verificare la presenza di eventuali perdite e fenomeni parassiti, ad esempio nei confronti del substrato.

A questo riguardo, sono note apparecchiature di test, cosiddette ATE (Automatic Test Equipment), che consentono di eseguire una procedura automatica di test e selezione elettrica dei vari chip all’interno di una fetta di materiale semiconduttore (prima del relativo taglio), in modo tale da selezionare i chip operanti in modo corretto per il loro successivo incapsulamento nei package; tale operazione à ̈ nota come EWS (Electrical Wafer Sort) o WS (Wafer Sort) e prevede l’esecuzione di opportuni test elettrici sui circuiti elettronici integrati nei vari chip.

Come mostrato schematicamente in figura 3, un apparato di test, indicato nel suo insieme con 15, atto a testare le caratteristiche elettriche di un wafer, nuovamente indicato con il riferimento 2, in analogia alle figure 1 e 2, comprende un supporto 16 (detto comunemente “chuck†incorporato in un’apparecchiatura elettromeccanica cosiddetta “prober†, qui non illustrata), su cui viene disposto il wafer 2 da testare, ed una testa 17 (o “probe head†), provvista di una pluralità di sonde 18 (in numero elevato, da diverse centinaia fino a svariate migliaia), ed azionabile in modo tale da avvicinarsi alla faccia anteriore 7a del wafer 2 così che le sonde 18 contattino elettricamente in maniera opportuna le piazzole di contatto (qui non illustrate) dello stesso wafer 2. La testa 17 à ̈ a tal fine accoppiata ad una scheda a circuito stampato 19, contenente opportuni circuiti elettronici interconnessi ad un’apparecchiatura di test ATE (qui non illustrata), e ad un sistema di azionamento elettromeccanico (qui non illustrato). In uso, la testa 17, tramite le sonde 18, à ̈ in grado di accoppiarsi elettricamente con i circuiti elettronici integrati contenuti nel wafer 2 in modo tale da misurarne uno o più parametri elettrici. L’insieme della testa 17, delle sonde 18 e della scheda a circuito stampato 19 costituisce una cosiddetta “scheda sonde†o “probe card†.

L’apparato di prova 15 si rivela tuttavia inadeguato per eseguire il test delle vie passanti 10 a livello della fetta di materiale semiconduttore; infatti, le vie passanti 10 presentano terminazioni che risultano elettricamente isolate rispetto al substrato 3 ed annegate all’interno dello stesso substrato 3, essendo dunque inaccessibili per la testa 17 e le relative sonde 18. Un discorso del tutto analogo si applica al test delle vie passanti 10 in una struttura impilata di tipo tridimensionale.

Inoltre, lo stesso utilizzo delle sonde può risultare incompatibile per il test delle vie passanti (anche nel caso in cui il test venga effettuato in seguito all’assottigliamento del substrato, cioà ̈ con una porzione posteriore delle vie passanti accessibile dal retro dello stesso substrato). Infatti, à ̈ nota la tendenza a ridurre sempre di più le dimensioni delle vie passanti, che possono avere dimensioni anche inferiori ai 10 Î1⁄4m; tale riduzione delle dimensioni rende molto difficile ottenere un contatto elettrico affidabile fra la punta della sonda e la via passante, dato che la dimensione tipica della superficie della punta della sonda risulta di 10 Î1⁄4m - 15 Î1⁄4m superiore ad una corrispondente dimensione della via passante (anche in base ai requisiti della corrente di test che deve scorrere attraverso il contatto).

Il contatto diretto tra le sonde 18 e le vie passanti 10 può dunque danneggiare la superficie delle stesse vie passanti 10, con conseguenti problemi di perdita di resa elettrica delle interconnessioni nelle strutture impilate tridimensionali. Lo stesso problema si verifica anche nel caso in cui al di sopra della via passante venga creato un elemento conduttivo (ad esempio un “bump†) per creare un collegamento elettrico fra due chip nella struttura tridimensionale. Infatti, in ogni caso, la riduzione dell’area di contatto tra la sonda 18 e le vie passanti 10 (anche dovuta alla morfologia delle due superfici a contatto ed alla presenza su tali superfici di altri materiali non conduttivi, quali ad esempio particelle contaminanti, ecc.) causa un incremento della resistenza elettrica del contatto, surriscaldando l’area di contatto ed innalzando localmente la temperatura anche di alcune centinaia di gradi centigradi, in seguito al passaggio della corrente elettrica di test.

Le circostanze di seguito elencate rendono ancora più difficoltoso il contatto elettrico tra le sonde e le vie passanti: alcune apparecchiature di test hanno sonde che scorrono sulla superficie delle piazzole di contatto per migliorare le prestazioni del contatto elettrico; le sonde non sono sempre ben allineate fra loro e non mantengono nel tempo la loro centratura; si possono inoltre verificare degli allineamenti imprecisi fra le sonde ed il wafer, a seguito delle operazioni di posizionamento del supporto che porta il wafer su cui eseguire le operazioni di test.

Inoltre, nel caso in cui il circuito elettronico integrato da testare presenti un’elevata densità di vie passanti, si può anche verificare la condizione per cui la distanza fra le vie passanti sia inferiore alla minima distanza possibile fra due sonde (dovuta alla tecnologia realizzativa, ad esempio pari a 50 Î1⁄4m), rendendo quindi impossibile la realizzazione di un sistema di test di tipo tradizionale per le stesse vie passanti.

Ne consegue che non esiste ad oggi una soluzione che consenta di effettuare il test elettrico delle vie passanti, in particolare in strutture tridimensionali che prevedano l’impilamento verticale di due o più wafer o chip, ed in particolare non esiste ad oggi una tecnologia di test che possa essere scalabile con la riduzione delle dimensioni delle vie passanti, cioà ̈ tale per cui risulti possibile ridurre le dimensioni delle sonde dello stesso fattore con cui si riducono le dimensioni delle stesse vie passanti.

Scopo della presente invenzione à ̈ quello di realizzare un sistema di test di vie passanti in un substrato di silicio, che consenta di risolvere, in tutto o in parte, le problematiche sopra evidenziate.

Secondo la presente invenzione vengono pertanto forniti un sistema ed un metodo per eseguire un test elettrico di vie passanti nel silicio, come definiti nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:

- la figura 1 Ã ̈ una sezione schematica di una fetta di materiale semiconduttore di tipo noto, in cui sono realizzate vie passanti, durante un relativo procedimento di fabbricazione;

- la figura 2 Ã ̈ una sezione schematica della fetta di figura 1, al termine del procedimento di fabbricazione;

- la figura 3 mostra schematicamente parte di un apparato di test di tipo noto, per il test elettrico di una fetta di materiale semiconduttore;

- la figura 4 mostra schematicamente dall’alto una fetta di materiale semiconduttore, contenente una pluralità di chip, secondo un aspetto della presente invenzione;

- la figura 5 Ã ̈ una rappresentazione schematica del sistema di test delle vie passanti, secondo un aspetto della presente invenzione;

- le figure 6 e 7 sono sezioni schematiche della fetta di figura 4, relativamente ad un singolo chip contenente almeno una via passante di cui deve essere eseguito il test elettrico;

- la figura 8 Ã ̈ uno schema a blocchi circuitale di un circuito di test integrato nella fetta di materiale semiconduttore;

- la figura 9 Ã ̈ una sezione schematica della fetta di figura 4, secondo una variante della presente invenzione;

- la figura 10 Ã ̈ uno schema a blocchi circuitale di uno stadio di interfaccia del circuito di test, secondo una forma di realizzazione della presente invenzione;

- le figure 11a-11e sono sezioni attraverso la fetta di materiale semiconduttore, in fasi successive del processo di fabbricazione di una via passante, che viene opportunamente modificata per poterne eseguire il test;

- le figure 12-15 mostrano sezioni attraverso la fetta di materiale semiconduttore, secondo diverse varianti realizzative;

- le figure 16a e 16b mostrano rispettivamente una sezione ed una vista dall’alto semplificate della fetta di materiale semiconduttore, in una ulteriore variante realizzativa;

- le figure 17a e 17b mostrano rispettivamente una sezione ed una vista dall’alto semplificate della fetta di materiale semiconduttore, in ancora un’ulteriore variante realizzativa;

- le figure 18, 20 e 22 mostrano schemi a blocchi circuitali dello stadio di interfaccia del circuito di test, secondo ulteriori forme di realizzazione;

- le figura 19 e 21 mostrano sezioni attraverso la fetta di materiale semiconduttore, in varianti realizzative della presente invenzione;

- la figura 23 Ã ̈ una sezione della fetta di materiale semiconduttore, al termine di una fase di assottigliamento di un relativo substrato;

- la figura 24 Ã ̈ uno schema a blocchi circuitale dello stadio di interfaccia del circuito di test, integrato nella fetta di figura 23;

- le figure 25, 27 e 30 mostrano sezioni attraverso varianti realizzative di strutture impilate tridimensionali costituite dall’impilamento di due fette di materiale semiconduttore, integranti rispettive vie passanti;

- le figure 26, 28, 29 e 31 mostrano rispettivi schemi a blocchi circuitali dello stadio di interfaccia del circuito di test, per le suddette strutture impilate tridimensionali; e

- le figure 32-36 mostrano varianti realizzative di una struttura microelettronica sepolta del circuito di test, integrata all’interno della fetta di materiale semiconduttore.

Come sarà discusso in dettaglio nel seguito, un aspetto della presente invenzione prevede, ai fini dell’esecuzione di un test elettrico di almeno una via passante integrata all’interno di un wafer (o chip), l’integrazione di un opportuno circuito elettrico/elettronico di test all’interno dello stesso wafer (o chip) in cui à ̈ realizzata la via passante da testare. La presenza di tale circuito di test, atto ad interfacciarsi con un apparato di test esterno (ad esempio comprendente un’apparecchiatura ATE), consente allo stesso apparato di test di valutare la corretta funzionalità della via passante, consentendo l’esecuzione di almeno un test elettrico tale da misurare almeno un parametro elettrico associato alla stessa via passante.

Tale soluzione à ̈ schematizzata concettualmente nelle figure 4 e 5. In figura 4, viene mostrata a titolo di esempio una porzione ingrandita di un wafer 2 di materiale semiconduttore, in particolare silicio, in cui sono integrati una pluralità di dice o chip 21, separati tra loro, in modo noto, da zone di separazione (“scribe line†), indicate con SL; in ciascuno dei chip 21 à ̈ realizzato un DUT – Device Under Test – ovvero un circuito elettronico integrato atto a svolgere una funzione desiderata, e comprendente per la sua interconnessione elettrica almeno una via passante (non illustrata nella figura 4). Al fine di eseguire il test delle vie passanti, all’interno di ciascun chip 21 à ̈ integrato un circuito di test 22 (cosiddetto BIST – Built In Self Test nel caso in cui esegua il test in modo automatico), vantaggiosamente realizzato con le stesse tecniche e fasi di fabbricazione con cui à ̈ realizzato il circuito elettronico integrato nello stesso chip 21.

Come schematizzato in figura 5, che si riferisce ad un singolo chip 21, il circuito di test 22 à ̈ elettricamente accoppiato alle vie passanti, qui indicate nuovamente con 10, all’interno del chip 21, ed à ̈ inoltre configurato in modo da interfacciarsi con un’apparecchiatura di test ATE, compresa nell’apparato di test 15, in modo tale da consentire all’apparecchiatura di test ATE l’esecuzione di almeno un opportuno test elettrico sulle vie passanti 10. Come sarà descritto nel seguito, tale test elettrico prevede ad esempio che una opportuna corrente di test venga fatta fluire attraverso la via passante 10, in modo tale da valutare la resistenza elettrica al percorso della corrente offerta dalla stessa via passante 10; in aggiunta, o in alternativa, tale test elettrico prevede di misurare l’isolamento elettrico della via passante 10 dal substrato in cui à ̈ realizzata. Si noti che il circuito di test 22 può essere configurato in modo da consentire il test elettrico di una pluralità di vie passanti 10 contenute all’interno del chip 21.

In maggiore dettaglio, la figura 6 (in cui elementi simili ad altri già descritti precedentemente sono indicati con gli stessi numeri di riferimento) mostra un wafer 2 comprendente: un substrato 3 di materiale semiconduttore, in particolare silicio, avente un primo tipo di drogaggio, ad esempio di tipo P; uno strato di isolamento 5, disposto al di sopra della superficie anteriore 3a del substrato 3; almeno uno strato di metallizzazione 6, disposto al di sopra dello strato di isolamento 5; ed uno strato di passivazione 7, di materiale isolante, disposto al di sopra dello strato di metallizzazione 6 ed in cui si aprono piazzole di contatto 8 (pad).

Un circuito elettronico integrato 1 à ̈ realizzato in una porzione superficiale del substrato 3 (ad esempio mediante opportuni impianti di droganti) ed all’interno dello strato di isolamento 5 (mediante la formazione di opportune regioni dielettriche e/o conduttive); a titolo esemplificativo, in figura 6 il circuito elettronico integrato 1 comprende un transistore MOS, indicato nuovamente con 4.

Il circuito elettronico integrato 1 à ̈ inoltre accoppiato elettricamente ad una via passante 10, realizzata all’interno del wafer 2, ed in particolare attraverso almeno parte del substrato 3; la via passante 10 presenta una estremità superficiale 10a, posta in corrispondenza della superficie anteriore 3a del substrato 3, ed una estremità posteriore 10b, annegata all’interno del substrato 3, in una sua cosiddetta regione di bulk. In dettaglio, la via passante 10 à ̈ costituita da una regione conduttiva 24, ad esempio di materiale metallico (quale il rame), circondata lateralmente da una regione di isolamento 25 (ad esempio di ossido di silicio), in modo tale da essere lateralmente isolata elettricamente dal substrato 3.

Secondo un aspetto della presente invenzione, all’interno del wafer 2 à ̈ inoltre integrato un circuito di test 22 (di tipo BIST, nel caso in cui abbia caratteristiche tali da eseguire un test automatico interno al chip), comprendente uno stadio di interfaccia 26 ed una struttura microelettronica sepolta 28.

Lo stadio di interfaccia 26 à ̈ costituito da opportuni elementi circuitali (in figura 6 à ̈ mostrato a titolo di esempio un transistore MOS), integrati nella porzione superficiale del substrato 3 (analogamente al circuito elettronico integrato 1, ad esempio sfruttando fasi di processo in comune con la realizzazione dello stesso circuito elettronico integrato 1), ed à ̈ configurato in modo da essere accoppiato elettricamente con una o più delle piazzole di contatto 8 accessibili dall’esterno, con l’estremità superficiale 10a della via passante 10, ed inoltre in modo da essere accoppiato elettricamente, tramite un opportuno percorso conduttivo attraversante il substrato 3, indicato schematicamente con 29, con la struttura microelettronica sepolta 28; in particolare, lo stadio di interfaccia 26 à ̈ collegato elettricamente al substrato 3 in corrispondenza di un terminale di substrato.

La struttura microelettronica sepolta 28 à ̈ realizzata all’interno della regione di bulk del substrato 3 in modo tale da essere a contatto dell’estremità posteriore 10b della via passante 10, e, nella sua forma di realizzazione più semplice, à ̈ costituita ad esempio da una regione drogata 30, avente un tipo di drogaggio opposto a quello del substrato 3, ad esempio di tipo N. La regione drogata 30 (realizzata ad esempio come descritto in dettaglio in seguito) à ̈ disposta inferiormente alla via passante 10, interamente a contatto con la sua regione conduttiva 24, terminando lateralmente a contatto con la regione di isolamento 25. La regione drogata 30 forma pertanto con il substrato 3 una giunzione a semiconduttore PN, ovvero un diodo a semiconduttore (come mostrato schematicamente nella figura 6), avente terminale di anodo costituito dal substrato 3 e terminale di catodo costituito dalla regione drogata 30, elettricamente a contatto con l’estremità posteriore 10b della via passante 10.

In uso, la presenza del circuito di test 22 all’interno del wafer 2, accessibile dall’esterno tramite una o più delle piazzole di contatto 8, consente di effettuare il test elettrico della via passante 10 ad esempio mediante il passaggio di una corrente di test I che viene fatta circolare attraverso lo stadio di interfaccia 26, il percorso conduttivo 29 nel substrato 3, la struttura microelettronica sepolta 28, la stessa via passante 10 e nuovamente attraverso lo stadio di interfaccia 26 verso le piazzole di contatto 8; si noti che il diodo a semiconduttore costituito dalla giunzione tra la regione drogata 30 ed il substrato 3 à ̈ in tal caso polarizzato direttamente, in modo da consentire il passaggio della corrente di test I attraverso la via passante 10. È così possibile valutare, da parte di un’apparecchiatura di test collegata alle piazzole di contatto 8, la resistenza offerta dalla via passante 10 al percorso della corrente di test I. In particolare, si può misurare ad esempio una resistenza di tipo differenziale facendo assumere due valori diversi alla corrente di test I e misurando le due relative differenze di potenziale risultanti dal passaggio della stessa corrente di test I.

La figura 7 sintetizza in maniera schematica e semplificata il sistema di test implementato secondo un aspetto della presente invenzione; in particolare, la figura 7 mostra il wafer 2 comprendente il substrato 3 ed uno o più strati (isolanti o di metallizzazione) disposti al di sopra della superficie superiore 3a del substrato 3 (indicati complessivamente con 5,6,7). Il circuito di test 22 à ̈ accoppiato elettricamente ad una pluralità di vie passanti 10, ed in particolare ad una prima via passante 10', che si estende dalla superficie anteriore 3a verso il retro del substrato 3, ad una seconda via passante 10'', che si estende da uno strato di metallizzazione (qui non illustrato in dettaglio) verso il retro del substrato 3; e ad una terza via passante 10''', che si estende dalla superficie esterna 7a dello strato di passivazione (qui non illustrato in dettaglio) verso il retro del substrato 3. L’estremità posteriore 10b di ciascuna delle vie passanti 10 à ̈ elettricamente isolata dal substrato 3 mediante un rispettivo diodo a semiconduttore. Infatti, durante il normale funzionamento del chip, o durante il test di almeno uno dei suoi circuiti elettronici integrati, il generico diodo à ̈ polarizzato inversamente (e dunque idealmente equivalente alla regione isolante che, nelle vie passanti di tipo tradizionale, isola elettricamente la relativa estremità posteriore dal substrato). Il circuito di test 22 à ̈ inoltre accoppiato elettricamente ad una o più piazzole di contatto 8, le quali a loro volta possono essere contattate elettricamente dall’esterno da un’apparecchiatura di test, ed in particolare da una sonda, nuovamente indicata con 18, di una relativa scheda sonde, attraverso la quale può fluire la corrente di test I.

Il percorso della corrente di test I à ̈ evidenziato anche nella figura 8, che mostra in particolare il circuito di test 22 interfacciato con una pluralità di vie passanti 10 e di piazzole di contatto 8; un elemento resistivo 32 indica la resistenza che la corrente di test I incontra nel substrato 3. A questo riguardo, la resistenza dell’elemento resistivo 32 lungo il percorso della corrente di test I può essere variata avvicinando o allontanando il terminale di substrato (cioà ̈ l’area in corrispondenza della quale si realizza il collegamento elettrico tra lo stadio di interfaccia 26 ed il substrato 3) rispetto alla via passante 10 da testare, oppure aumentando il numero di terminali di contatto per l’accoppiamento elettrico con il substrato, o ancora mediante l’introduzione di uno strato conduttivo, ad esempio di materiale metallico, al di sotto della superficie posteriore 3b del substrato 3. In tal caso, può essere previsto uno strato di materiale isolante, ad esempio dielettrico, sulla superficie inferiore di tale strato conduttivo, destinata ad andare a contatto con il supporto 16 dell’apparato di test 15, in modo tale da evitare perdite indesiderate (leakage) verso lo stesso supporto.

La presenza del diodo a semiconduttore fa sì che la via passante 10 risulti completamente isolata elettricamente dal substrato 3 (la stessa via passante 10 à ̈ infatti isolata anche lateralmente dal substrato 3 grazie alla presenza della regione di isolamento 25 che circonda la regione conduttiva 24), così che non possano fluire correnti dalla stessa via passante 10 verso il substrato 3 (come indicato schematicamente nella stessa figura 8), a meno di una eventuale corrente inversa attraverso lo stesso diodo (di lieve entità, tale da poter essere trascurata, almeno in prima approssimazione); di conseguenza, anche il circuito elettronico integrato 1, collegato alla via passante 10, risulta elettricamente isolato dal substrato 3, sia durante il suo normale funzionamento che durante l’operazione di test elettrico di almeno parte dello stesso circuito elettronico integrato 1. Di conseguenza, risultano ridotti gli accoppiamenti parassiti del circuito di test 22 e del circuito elettronico integrato 1 con il substrato 3, ed i rischi di eseguire misure errate, dovute alla modifica strutturale delle vie passanti 10, durante le fasi di test.

Come illustrato in figura 9, il percorso conduttivo 29 tra lo stadio di interfaccia 26 del circuito di test 22 e le vie passanti 10, attraverso il substrato 3, può comprendere almeno una interconnessione passante, indicata con 34, almeno parzialmente non isolata elettricamente dal substrato 3 (in particolare, come sarà mostrato in seguito, avente una rispettiva regione conduttiva a contatto diretto del substrato 3 in corrispondenza di una sua estremità posteriore).

La figura 10 mostra una possibile implementazione circuitale dello stadio di interfaccia 26 del circuito di test 22.

Lo stadio di interfaccia 26 à ̈ accoppiato a quattro terminali che possono essere ad esempio collegati a piazzole di contatto 8 ed in particolare a: una piazzola di ingresso 8a, atta a ricevere una corrente di test I da un’opportuna apparecchiatura di test (qui non illustrata); una piazzola di uscita 8b, atta ad essere collegata alla stessa apparecchiatura di test, in modo da chiudere il percorso per la corrente di test I; una piazzola di clock 8c ed una piazzola di reset 8d, rispettivamente atte a ricevere dall’apparecchiatura di test un segnale di sincronismo CK ed un segnale di reset.

Lo stadio di interfaccia 26 comprende: una pluralità di primi interruttori elettronici 35, ad esempio implementati mediante transistori MOS, ciascuno dei quali interposto tra l’estremità anteriore 10a di una rispettiva via passante 10 e la piazzola di uscita 8b; un contatore 36, collegato alla piazzola di clock 8c e ricevente il segnale di sincronismo CK; ed un demultiplexer 37, avente ingressi collegati alle uscite di conteggio del contatore 36, ed una pluralità di uscite, ciascuna collegata ad uno specifico interruttore elettronico 35, a cui fornisce un segnale di comando. Sia il contatore 36 che il demultiplexer 37 presentano un ingresso collegato alla piazzola di reset 8d, da cui ricevono il segnale di reset.

In uso, l’operazione di test delle vie passanti 10 viene abilitata fornendo il segnale di sincronismo CK alla piazzola di clock 8c, così che il contatore 36 modifica la sua uscita ad ogni impulso dello stesso segnale di sincronismo CK. Di conseguenza, l’uscita del demultiplexer 37 attiva ciclicamente, in funzione del segnale di conteggio ricevuto in ingresso, un differente interruttore elettronico 35, consentendo il passaggio della corrente di test I dalla piazzola di ingresso 8a alla piazzola di uscita 8b, passando attraverso il substrato 3, la regione drogata 30 (ed il relativo diodo a semiconduttore) e la rispettiva via passante 10, e dunque consentendo il test della stessa via passante 10 (ad esempio valutando la resistenza elettrica che la via passante 10 offre al percorso della corrente di test I). Il segnale di reset permette di riportare il circuito nella condizione iniziale di funzionamento, con tutti i primi interruttori elettronici 35 nello stato aperto, per eseguire nuovamente il test delle vie passanti 10. Possono eventualmente essere presenti degli opportuni circuiti di pilotaggio di tali interruttori elettronici 35, collegati alle uscite del demultiplexer 37.

In particolare, le quattro piazzole di contatto 8 possono essere in tal modo collegate ad un’apparecchiatura di test, e consentire alla stessa apparecchiatura di test di eseguire il test elettrico delle vie passanti 10 e validare la loro corretta funzionalità in base al valore della corrente misurata, evidenziando, se presenti, eventuali difetti ed anomalie.

Il circuito di test 22 può essere più complesso di quanto illustrato, e comprendere ad esempio una macchina a stati finiti eventualmente programmabile, circuiti logici, controllori, memorie, processori, circuiti di misura e generazione di segnali, interfacce di test, cablate o wireless, unità di elaborazione di dati e segnali. Si possono inoltre utilizzare due segnali di sincronismo CK, per implementare un conteggio in avanti o all’indietro. Inoltre, due o più chip possono avere in comune almeno una piazzola, quale la piazzola di reset 8d, ad esempio posizionata nella regione di scribe line.

Facendo ora riferimento alle figure 11a-11e viene descritto un procedimento per la realizzazione di una via passante 10 all’interno del wafer 2, e contestualmente della struttura microelettronica sepolta 28, ovvero, in questa forma di realizzazione, della regione drogata 30 a contatto con l’estremità posteriore 10b della via passante 10, per la formazione del diodo a semiconduttore.

Il wafer 2 comprende inizialmente il substrato 3 di materiale semiconduttore, ad esempio avente drogaggio di tipo P, ed eventualmente uno o più strati superficiali (isolanti o conduttivi) disposti al di sopra del substrato 3, indicati nuovamente genericamente con 5,6,7.

Mediante un processo di mascheratura (mediante la formazione di uno strato di resist 39 ad esempio al di sopra della faccia esterna anteriore 7a del wafer 2 o della superficie anteriore 3a del substrato 3) e di attacco, ad esempio anisotropo, viene definita una trincea 40 (figura 11a), che si estende in una porzione superficiale del substrato 3, per una profondità desiderata. Ad esempio, la trincea 40 presenta, in pianta, una forma di anello circolare, definendo al suo interno una porzione cilindrica 41 dello stesso substrato 3.

Successivamente, figura 11b, la trincea 40 viene riempita con un materiale isolante, quale ad esempio un ossido, un materiale dielettrico, un polimero, tramite un opportuno processo, come ad esempio un processo di ossidazione termica, o di deposizione chimica da fase vapore (CVD). Il materiale isolante in eccesso viene rimosso dalla faccia esterna anteriore 7a (o superficie anteriore 3a del substrato 3) del wafer 2, ad esempio mediante un’operazione di planarizzazione chimica (CMP). Al termine del processo, all’interno della trincea 40 si forma la regione di isolamento 25, che costituirà parte della via passante 10.

In seguito, figura 11c, tramite un ulteriore processo di mascheratura (con la formazione di un ulteriore strato di resist 39) e di attacco, viene rimossa una parte superficiale della porzione cilindrica 41 del substrato 3 all’interno della regione di isolamento 25, creando un foro 42, anch’esso di forma cilindrica. In particolare, la profondità dell’attacco à ̈ tale per cui rimanga sul fondo del foro 42 una porzione rimanente 43 della porzione cilindrica 41, circondata lateralmente dalla regione isolante 25.

Quindi, figura 11d, si effettua il drogaggio almeno parziale della suddetta porzione rimanente 43, ad esempio tramite diffusione ad alta temperatura o tramite impiantazione ionica seguita da annealing termico, ottenendo la formazione della regione drogata 30, sul fondo del foro 42, avente drogaggio di tipo N.

Successivamente, figura 11e, il foro 42 viene riempito con un materiale conduttore, quale ad esempio rame o tungsteno, utilizzando un processo CVD o un processo di elettrodeposizione (electroplating), formando la regione conduttiva 24 della via passante 10. In questa fase, può essere eventualmente richiesta la deposizione di un seme per la crescita del materiale conduttore e/o un processo CMP di rimozione del materiale in eccesso sulla faccia esterna anteriore 7a del wafer 2 (o superficie anteriore 3a del substrato 3).

Al termine del processo, si à ̈ dunque realizzata una via passante 10 di materiale conduttore, isolata dal substrato 3 lateralmente tramite la regione di isolamento 25 e verticalmente tramite la giunzione PN formata tra la regione drogata 30 e lo stesso substrato 3; in particolare, la via passante 10 risulta collegata in serie ad un diodo a semiconduttore (formato dalla giunzione tra la regione drogata 30 ed il substrato 3), posto a diretto contatto della sua estremità posteriore 10b nel substrato 3.

Il circuito elettronico integrato 1 può essere realizzato nella porzione superficiale del substrato 3 in questa fase del processo, tramite tecniche di per sà ̈ note, eventualmente in maniera contestuale alla formazione dello stadio di interfaccia 26 del circuito di test 22. In particolare, la stessa regione drogata 30 può essere realizzata sfruttando fasi di drogaggio già previste per la formazione di transistori (o altri componenti elettrici) del circuito elettronico integrato 1 o dello stesso circuito di test 22.

Secondo una variante del processo descritto, si faccia riferimento alla figura 12, l’attacco che porta alla formazione del foro 42 può avere una profondità tale da rimuovere interamente la porzione cilindrica 41, così che la regione conduttiva 24 che successivamente viene formata all’interno dello stesso foro 42 presenti una superficie inferiore complanare a quella della regione di isolamento 25. La regione drogata 30 non à ̈ in tal caso delimitata lateralmente dalla regione di isolamento 25, ma à ̈ disposta al di sotto ed a contatto della estremità posteriore 10b della via passante 10.

Vengono ora descritte ulteriori forme di realizzazione del sistema di test secondo la presente invenzione.

Come mostrato in figura 13, la regione drogata 30 (ed il relativo diodo a semiconduttore) può essere formata all’interno di uno strato attivo 45 formato per crescita epitassiale al di sopra del substrato 3, ed avente ad esempio drogaggio di tipo P<+>; si noti che in questo caso, gli eventuali strati superficiali 5,6,7 del wafer 2 sono formati al di sopra di tale strato attivo 45.

In alternativa, e come mostrato in figura 14, al di sopra del substrato 3, vengono formati due strati epitassiali, uno strato epitassiale intermedio 46, avente drogaggio di tipo opposto al drogaggio del substrato 3 (nell’esempio di tipo N), ed un secondo strato epitassiale, che costituisce lo strato attivo 45, disposto al di sopra dello strato epitassiale intermedio 46, ed avente drogaggio di tipo P. La regione drogata 30 à ̈ in tal caso formata, in maniera analoga a quanto precedentemente descritto, all’interno del substrato 3.

Vantaggiosamente, i due strati epitassiali 45, 46 formano due diodi a semiconduttore contrapposti (mostrati schematicamente in figura 14), che impediscono il passaggio di corrente (in entrambi i sensi) durante il test delle vie passanti 10. In tal modo, viene eliminato l’effetto di eventuali percorsi parassiti presenti tra il circuito elettronico integrato 1 (qui non illustrato) ed il substrato 3, che potrebbero alterare le misure di test. Infatti, l’unico percorso per la corrente di test I si verifica in tal caso attraverso il substrato 3, la giunzione a semiconduttore polarizzata direttamente costituita dalla regione drogata 30 e la via passante 10; al contrario, la corrente di test I non può invece raggiungere il substrato 3 attraverso percorsi parassiti fra lo stesso substrato 3 ed il circuito di test 22 o il circuito elettronico integrato 1.

Il percorso conduttivo 29 tra lo stadio di interfaccia 26 del circuito di test 22 ed il substrato 3 comprende in tal caso almeno una interconnessione passante 34 che attraversa gli strati epitassiali 45, 46 (essendo lateralmente isolata da tali strati epitassiali 45 e 46) e raggiunge il substrato 3 contattandolo elettricamente, ad esempio tramite un contatto diretto tra la relativa regione conduttiva e lo stesso substrato 3. In alternativa, in modo non illustrato, il contatto elettrico tra l’interconnessione passante 34 ed il substrato 3 può essere migliorato realizzando una regione drogata (in maniera del tutto analoga alla regione drogata 30) a contatto dell’estremità posteriore della stessa interconnessione passante 34, avente lo stesso tipo di drogante del substrato 3 (con una concentrazione di valore più elevato).

In maniera alternativa, per raggiungere un analogo effetto di isolamento del substrato 3 rispetto ad eventuali accoppiamenti parassiti, Ã ̈ possibile, partendo dal substrato 3, realizzare uno strato superficiale drogato avente drogaggio di tipo opposto (di tipo N) rispetto al substrato 3, e successivamente formare uno strato epitassiale di tipo opposto (di tipo P) al di sopra di tale strato superficiale drogato (che viene a costituire lo strato attivo 45); oppure, partendo dallo stesso substrato 3, Ã ̈ possibile realizzare uno strato epitassiale con drogaggio di tipo opposto (di tipo N) rispetto al substrato 3, e successivamente drogare una porzione superficiale di tale strato epitassiale con drogaggio di tipo opposto (di tipo P) per formare lo strato attivo 45; come ulteriore alternativa, Ã ̈ possibile eseguire su una porzione superficiale del substrato 3 prima un drogaggio di tipo opposto (di tipo N) rispetto al substrato 3, ed in seguito un drogaggio superficiale di tipo opposto (di tipo P) rispetto al precedente drogaggio.

In ogni caso, la struttura risultante prevede la presenza di giunzioni PN interposte tra gli strati superficiali in cui si realizzano i circuiti integrati (in particolare il circuito elettronico integrato 1 ed il circuito di test 22) ed il substrato 3. In pratica, si viene a formare un transistore bipolare BJT di tipo PNP verticalmente al wafer 2; si può parlare in tal caso della presenza di un substrato composito PNP all’interno del wafer 2, di cui un primo strato (il substrato 3) viene utilizzato per realizzare il test delle vie passanti 10, ed un secondo strato (lo strato attivo 45) viene utilizzato per la formazione dei circuiti integrati.

Il circuito elettronico integrato 1 e lo stadio di interfaccia 26 del circuito di test 22 possono in tal caso essere realizzati nello strato più superficiale di materiale semiconduttore (lo strato attivo 45, drogato di tipo P), risultando isolati dal substrato 3 per la presenza del sottostante strato epitassiale intermedio 46, drogato con conducibilità opposta, di tipo N. In maniera del tutto evidente, tramite opportune strutture microelettroniche (ad esempio regioni drogate estendentisi verticalmente, o ulteriori vie passanti non totalmente isolate) à ̈ possibile accedere agli strati non superficiali del substrato composito PNP, ad esempio accedendo alla regione drogata N.

Come soluzione alternativa per ridurre o eliminare gli effetti parassiti dovuti ad accoppiamenti indesiderati tra il substrato 3 ed il circuito di test 22 o il circuito elettronico integrato 1, à ̈ possibile utilizzare un substrato SOI (Silicon On Insulator), come mostrato in figura 15. Il substrato 3 costituisce in tal caso lo strato sepolto del substrato SOI, separato da uno strato dielettrico 48, dallo strato attivo (o superficiale) 45 dello stesso substrato SOI. Il circuito elettronico integrato 1 ed il circuito di test 22 vengono realizzati all’interno dello strato attivo 45, risultando in tal modo isolati elettricamente dal substrato 3, per la stessa struttura composita del substrato SOI.

In maniera del tutto evidente, le strutture precedentemente descritte possono essere modificate invertendo il tipo di drogaggio dei vari strati, da tipo N a P e viceversa (ad esempio, partendo da un substrato 3 avente conducibilità di tipo N, anziché di tipo P).

La forma e la struttura delle vie passanti 10 può inoltre variare rispetto a quanto precedentemente illustrato.

Ad esempio, si faccia riferimento alle figure 16a-16b, almeno una delle vie passanti 10 può avere una forma ad anello cilindrico; in pianta, si veda la figura 16b, la regione conduttiva 24 e la regione di isolamento 25 della via passante 10 presentano in tal caso la forma di corone circolari concentriche); anche in questo caso, à ̈ comunque presente la regione drogata 30 a contatto elettrico con la regione conduttiva 24, in corrispondenza dell’estremità posteriore 10b della via passante 10.

Come mostrato nelle figure 17a-17b, le vie passanti 10 possono inoltre avere una struttura coassiale (di tipo di per sé noto, qui non descritta in dettaglio), nel caso di applicazioni a radiofrequenza RF, o simili. In tal caso, la regione conduttiva 24 della via passante 10 (a contatto inferiormente con la regione drogata 30) à ̈ circondata dalla regione di isolamento 25, ed inoltre da una ulteriore regione conduttiva indicata con 24' (destinata ad essere collegata a massa), a sua volta circondata da una ulteriore regione di isolamento 25'.

Anche la struttura circuitale dello stadio di interfaccia 26 del circuito di test 22 può evidentemente variare rispetto a quanto precedentemente illustrato, ad esempio per la presenza di una differente configurazione del percorso conduttivo 29 attraverso il substrato 3, delle vie passanti 10 e/o delle interconnessioni passanti 34.

Ad esempio, la figura 18 si riferisce al caso in cui il percorso conduttivo 29, che permette allo stadio di interfaccia 26 di raggiungere il substrato 3 e la regione drogata 30, comprende un’interconnessione passante 34 (indicata semplicemente con “via†in figura 18) per ciascuna via passante 10 di cui deve essere eseguito il test elettrico (questo può ad esempio essere il caso delle vie con struttura coassiale di figure 17a e 17b). In tal caso, lo stadio di interfaccia 26 comprende secondi interruttori elettronici 50, uno per ciascuna interconnessione passante 34, collegati tra la piazzola di ingresso 8a e l’estremità superficiale della rispettiva interconnessione passante 34. Tali secondi interruttori elettronici 50 presentano ingressi di controllo collegati alle uscite del demultiplexer 37, in maniera corrispondente ai primi interruttori elettronici 35 (in tal modo abilitando selettivamente la creazione di un percorso completo per la corrente di test I attraverso la rispettiva via passante 10).

Le figure 19 e 20 si riferiscono invece al caso in cui, per ciascuna via passante 10, di cui deve essere eseguito il test elettrico, sono presenti due, o più, interconnessioni passanti 34, indicate in figura 19 con 34a e 34b. In questo caso, come mostrato in figura 20, nello stadio di interfaccia 26, le uscite del demultiplexer 37 pilotano direttamente i secondi interruttori elettronici 50, ed inoltre costituiscono gli ingressi di una porta logica OR 52, la cui uscita pilota l’unico (in questo caso semplificato) primo interruttore elettronico 35. Il primo interruttore elettronico 35, la via passante 10 ed il relativo diodo a semiconduttore, sono infatti posti elettricamente in serie ad entrambi i percorsi conduttivi costituiti dalle interconnessioni passanti 34a e 34b, i quali vengono selettivamente attivati in maniera alternativa dal demultiplexer 37, mediante l’attivazione del rispettivo secondo interruttore elettronico 50.

In maniera sostanzialmente analoga, le figure 21 e 22 si riferiscono al caso in cui siano presenti due vie passanti 10', 10'' di cui deve essere eseguito il test elettrico, e soltanto un percorso conduttivo 29 (comprendente un’unica interconnessione passante 34), comune ad entrambe le vie passanti 10', 10''. In questo caso, le uscite del demultiplexer 37 pilotano direttamente i primi interruttori elettronici 35, mentre l’uscita della porta logica OR 52, i cui ingressi sono nuovamente costituiti dalle stesse uscite del demultiplexer 37, pilota l’unico (in questo caso esemplificativo) secondo interruttore elettronico 50.

In maniera comune a tutte le varie forme di realizzazione discusse precedentemente, al termine del processo di fabbricazione, dopo aver eventualmente eseguito il test elettrico delle vie passanti 10 (e, in maniera tradizionale, dei vari circuiti elettronici integrati 1), ed aver quindi individuato i dice (o chip) all’interno del wafer 2 operanti in modo corretto (cosiddetti “good dice†), il wafer 2 (o gli stessi chip, se si à ̈ già proceduto alla fase di taglio del wafer 2) viene sottoposto ad un processo di assottigliamento (ad esempio tramite lappatura o molatura meccanica del retro) che porta alla asportazione della porzione posteriore del substrato 3 (a partire dalla relativa superficie posteriore 3b), in modo tale da rendere accessibile dal retro del wafer 2 l’estremità posteriore 10b delle vie passanti 10. Tramite un opportuno processo di attacco, tale estremità posteriore 10b viene eventualmente resa sporgente rispetto alla superficie della faccia esterna posteriore del wafer 2, costituendo un elemento conduttivo (del tipo a “bump†) per la connessione ad un circuito stampato esterno, o ad un altro chip o wafer in una struttura impilata tridimensionale (in alternativa, un opportuno elemento conduttivo può essere accoppiato alla stessa estremità posteriore 10b della via passante 10).

Si noti che il processo di assottigliamento comporta inoltre la rimozione della struttura microelettronica sepolta 28 del circuito di test 22, ed in particolare della regione drogata 30 al di sotto della via passante 10 (originariamente sepolta all’interno del substrato 3) e la conseguente rimozione del diodo a semiconduttore originariamente posto in serie alla stessa via passante 10. Tali operazioni, sia che vengano eseguite sul singolo die (o chip) sia che vengano eseguite a livello del wafer 2 prima del suo taglio, possono danneggiare le vie passanti 10, così che può eventualmente essere conveniente procedere ad un ulteriore test elettrico delle stesse vie passanti 10, prima di procedere all’assemblaggio finale.

Vantaggiosamente, il circuito di test 22 (anche se a questo punto privo della struttura microelettronica sepolta 28) può essere nuovamente utilizzato per eseguire questo ulteriore test elettrico.

In dettaglio, come mostrato in figura 23, il wafer 2, qui opportunamente assottigliato, avente cioà ̈ un substrato 3 con spessore ridotto e le vie passanti 10 opportunamente accessibili dal retro, viene accoppiato ad uno strato conduttivo di test 54, ad esempio costituito da un polimero conduttivo ove eventualmente sono state disperse ulteriori particelle conduttive (ad esempio metalliche) al fine di ridurne la resistenza elettrica; in particolare, lo strato conduttivo di test 54 à ̈ accoppiato alla superficie posteriore 3b del substrato 3, in modo tale da essere posto a contatto delle estremità posteriori 10b delle vie passanti 10, collegandole tra loro elettricamente. Lo strato conduttivo di test 54 può ricoprire in maniera uniforme la superficie posteriore 3b del substrato 3, o in alternativa essere posizionato in modo da non collegare fra loro tutte le vie passanti 10, ma creare ad esempio gruppi o “cluster†di vie passanti 10 collegate fra loro elettricamente; inoltre, tale strato conduttivo di test 54 può eventualmente essere applicato al supporto (chuck) di un apparato di test (di cui viene illustrata in figura 23 una relativa sonda 18), di tipo di per sé standard, che viene utilizzato per eseguire l’ulteriore test elettrico delle vie passanti 10.

In questo caso, si veda anche la figura 24, data l’assenza dei diodi a semiconduttore in serie alle vie passanti 10, il percorso per la corrente di test I si chiude grazie alla presenza di resistenze elettriche parassite, indicate con 55, originate dallo strato conduttivo di test 54; in particolare, la corrente di test I fluisce in tal caso dalla piazzola di ingresso 8a attraverso il substrato 3 mediante l’interconnessione passante 34, e quindi fluisce attraverso le vie passanti 10, che devono essere testate, tramite la relativa resistenza elettrica parassita 55.

Si noti in ogni caso che la struttura ed il funzionamento dello stadio di interfaccia 26 del circuito di test 22 rimangono immutati rispetto a quanto precedentemente illustrato, risultando differente solamente la modalità con cui la corrente di test I raggiunge le estremità posteriori 10b delle vie passanti 10.

Una volta terminato l’ulteriore test elettrico delle vie passanti 10, si procede alla separazione (operazione cosiddetta di “debonding†) dello strato conduttivo di test 54 dalla superficie posteriore 3b del substrato 3 del wafer 2 (o del die, o chip), rimuovendo i residui della sostanza conduttiva; si procede quindi all’assemblaggio finale ed all’incapsulamento tramite package.

Un ulteriore aspetto della presente invenzione prevede che il sistema e la metodologia di test precedentemente descritti vengano utilizzati anche per eseguire il test elettrico delle vie passanti 10 presenti in una struttura impilata tridimensionale costituita da almeno due die (o chip), o wafer, tra loro impilati, in maniera “face to face†(ovvero con le relative facce esterne anteriori a contatto) o “face to back†(ovvero con la faccia esterna anteriore di un chip a contatto della faccia esterna posteriore dell’altro chip), nuovamente utilizzando i circuiti di test 22 (realizzati sostanzialmente come descritto in precedenza) presenti in almeno uno degli stessi chip (eventualmente sprovvisti delle relative strutture microelettroniche sepolte 28, nel caso in cui i relativi substrati 3 siano già stati assottigliati).

Le metodologie di test che vengono ora descritte possono essere utilizzate sia durante le fasi di realizzazione della struttura impilata tridimensionale, sia per quanto riguarda il sistema complessivo finale presente all’interno di un package (cosiddetto SiP – System in Package).

In dettaglio, la figura 25 mostra schematicamente un primo esempio di una struttura impilata tridimensionale, in cui un primo circuito elettronico integrato 1, realizzato in un primo wafer (o, in modo del tutto equivalente, un primo chip) 2, già assottigliato, e comprendente una prima via passante 10 che ne attraversa un relativo substrato 3, à ̈ disposto impilato ad un secondo circuito elettronico integrato, indicato con 60, realizzato in un secondo wafer (o chip) 61, avente una rispettiva via passante 62, sepolta all’interno di un relativo substrato 63. Si sottolinea che, anche se si fa qui riferimento ai wafer, à ̈ da intendersi che le stesse considerazioni si applichino nel caso dei chip ottenuti dal taglio degli stessi wafer.

Il primo wafer 2 comprende un circuito di test 22, ed un relativo stadio di interfaccia 26 (la relativa struttura microelettronica sepolta 28 à ̈ stata precedentemente rimossa), collegato alla prima via passante 10 ed inoltre ad una interconnessione passante 34 che attraversa il relativo substrato 3. Il secondo wafer 61 comprende un rispettivo circuito di test 64, dotato di una struttura microelettronica sepolta (realizzata in maniera analoga a quanto descritto precedentemente), ed in particolare di una regione drogata 65 disposta a contatto con l’estremità posteriore 62b della via passante 62, sepolta all’interno del substrato 63; il circuito di test 64 non comprende in tal caso un relativo stadio di interfaccia. Sono inoltre previste piazzole di contatto sulla superficie anteriore 61a del wafer 61.

L’estremità posteriore 10b della via passante 10 del primo circuito elettronico integrato 1 contatta direttamente l’estremità superiore 62a della via passante 62 del secondo wafer 61, la quale risulta accessibile a partire dalla faccia anteriore 61a dello stesso wafer 61; l’interconnessione passante 34 del primo circuito elettronico integrato 1, anch’essa accessibile dal retro del substrato 3, contatta elettricamente il substrato 63 del secondo wafer 61, come mostrato schematicamente in figura 25, attraverso una piazzola di ingresso 66a (in modo non illustrato, può essere a tal fine prevista una interconnessione passante attraverso uno o più degli strati superficiali del secondo wafer 61, verso il relativo substrato 63).

Il circuito elettrico del sistema di test risultante, atto a testare elettricamente le vie passanti 10, 62 di entrambi i circuiti elettronici integrati 1, 60 della struttura impilata tridimensionale, à ̈ mostrato in figura 26 (si noti che non si descrive qui nuovamente il funzionamento di elementi analoghi ad altri già descritti in precedenza; si noti inoltre che una linea tratteggiata separa schematicamente in figura 26 i componenti circuitali del primo circuito elettronico integrato 1 da quelli del secondo circuito elettronico integrato 60). In particolare, la corrente di test I fluisce dall’apparecchiatura di test esterna (qui non illustrata) verso la piazzola di ingresso 8a del primo circuito elettronico integrato 1, quindi attraverso l’interconnessione passante 34 verso la piazzola di ingresso 66a del secondo circuito elettronico integrato 60. All’interno del wafer 61, la corrente di test I scorre verso la regione drogata 65, ed il relativo diodo a semiconduttore, ed attraverso la via passante 62; nuovamente all’interno del primo circuito elettronico integrato 1, la corrente di test I scorre attraverso la via passante 10 e raggiunge, mediante lo stadio di interfaccia 26 del circuito di test 22, la piazzola di uscita 8b per essere misurata dalla stessa apparecchiatura di test.

Si noti che risulta in tal modo possibile eseguire il test delle vie passanti 10, 62 di entrambi i circuiti elettronici integrati 1, 60, tra loro impilati, direttamente dal circuito di test 22 integrato nel wafer 2 del primo circuito elettronico integrato 1, sfruttando a tal fine le relative piazzole di contatto 8 accessibili dall’esterno. In particolare, l’apparecchiatura di test, e le relative sonde, non ha la necessità di accedere al secondo circuito elettronico integrato 60 nel secondo wafer 61 per eseguire il test elettrico.

La figura 27 mostra schematicamente una ulteriore struttura impilata tridimensionale, in cui entrambi i circuiti elettronici integrati 1, 60 sono provvisti di un circuito elettronico di test dotato di uno stadio di interfaccia (realizzato in maniera sostanzialmente analoga a quanto descritto in precedenza); in particolare, il circuito di test 64 del secondo circuito elettronico integrato 60 comprende uno stadio di interfaccia 68, che collega, tramite piazzole di contatto 66, le vie passanti 10, 62 dei due circuiti elettronici integrati 1, 60, che devono essere testate.

La figura 28 mostra il circuito elettrico del sistema di test risultante relativo alla struttura di figura 27; il funzionamento di tale circuito elettrico risulterà di per sé evidente, alla luce della descrizione precedente. Si noti in particolare che i circuiti elettronici integrati 1, 60 utilizzano nell’esempio differenti segnali di sincronismo (indicati con CKA e CKB), opportunamente trasportati mediante interconnessioni passanti, anch’esse indicate con 34, in modo tale da controllare in maniera più accurata il sincronismo tra la chiusura dei vari interruttori elettronici 35 presenti lungo il percorso della corrente di test I; in alternativa, risulta possibile fornire uno stesso segnale di sincronismo ai due circuiti elettronici integrati 1, 60.

Come mostrato in figura 29, il suddetto circuito elettrico può essere modificato in modo da consentire l’esecuzione del test elettrico delle sole vie passanti 10 del primo circuito elettronico integrato 1 (si noti che in tale figura 29, per semplicità di illustrazione, lo stadio di interfaccia 68 del circuito di test 64 del secondo circuito elettronico integrato 60 à ̈ mostrato schematicamente come un unico blocco, e che, concettualmente, tale unico blocco può eventualmente includere almeno parte dello stesso circuito elettronico integrato 60).

In particolare, nel sistema di test viene introdotto un interruttore di disaccoppiamento 69, interposto tra la piazzola di ingresso 66a e le vie passanti 62 del secondo circuito elettronico integrato 60. Tale interruttore di disaccoppiamento 69 riceve, come segnale di comando, l’uscita di una porta logica OR di disaccoppiamento 70 facente parte del primo circuito elettronico integrato 1, la quale a sua volta presenta come ingresso le uscite del demultiplexer 37 dello stesso primo circuito elettronico integrato 1.

In uso, attivando una opportuna modalità di test (“test mode†), risulta possibile eseguire il test delle sole vie passanti 10 del primo circuito integrato 1, e delle relative interconnessioni elettriche con il secondo wafer 61 (escludendo dal test le vie passanti 62 del secondo circuito elettronico integrato 60). In particolare, in tale modalità di test, l’uscita della porta logica OR di disaccoppiamento 70, se si attiva uno qualsiasi degli interruttori elettronici 35 del primo circuito elettronico integrato 1, fa in modo di disconnettere dal test elettrico (e dal percorso della corrente di test I) le vie passanti 62 del secondo circuito elettronico integrato 60, consentendo l’esecuzione del test elettrico delle sole vie passanti 10 del primo circuito elettronico integrato 1.

In modo non illustrato, il percorso della corrente di test I attraverso il secondo wafer 61 può eventualmente chiudersi in modo differente, ad esempio sfruttando un componente circuitale (eventualmente parassita, ad esempio un diodo di tipo parassita) del secondo circuito elettronico integrato 61, anziché prevedere il passaggio della corrente di test I attraverso una via passante 62 dello stesso secondo circuito elettronico integrato 61.

La figura 30 mostra una ulteriore forma di realizzazione di una struttura impilata tridimensionale, in cui il primo ed il secondo wafer 2, 61 sono impilati tra loro in modo “face-to-face†, ovvero con le relative facce esterne anteriori 2a, 61a a contatto. In questo esempio, il substrato 3, 63 di entrambi i wafer 2, 61 non à ̈ stato assottigliato, e le relative vie passanti 10, 62 presentano un’estremità posteriore 10b, 62b sepolta, e posta a contatto di una relativa regione drogata 30, 65 (formante il diodo a semiconduttore delle strutture microelettroniche sepolte dei circuiti di test). Il circuito di test 22 del primo wafer 1 comprende inoltre (a differenza del circuito di test 64 del secondo wafer 62) uno stadio di interfaccia 26, collegato alle piazzole di contatto 8, accessibili in corrispondenza della faccia esterna anteriore 2a del primo wafer 2.

La figura 31 mostra una possibile implementazione circuitale del sistema di test per la struttura impilata tridimensionale di figura 30. Si noti in particolare che in questo caso sono previste due piazzole di ingresso 8a (una prima piazzola di ingresso indicata con INA, ed una seconda piazzola di egresso indicata con INB), entrambe integrate nel primo wafer 2, in cui immettere la corrente di test I per il test elettrico rispettivamente delle prime e delle seconde vie passanti 10, 62. La presenza degli interruttori elettronici 35 e dei diodi a semiconduttore a contatto delle stesse vie passanti 10, 62 consente infatti il passaggio della corrente di test I alternativamente dalla prima piazzola di ingresso (INA), attraverso le prime vie passanti 10 e quindi verso l’unica piazzola di uscita 8b; o dalla seconda piazzola di ingresso (INB), attraverso le seconde vie passanti 62 e quindi verso la piazzola di uscita 8b. In entrambe le situazioni, lo stadio di interfaccia 26 del circuito di test 22 del primo circuito elettronico integrato 1 consente di selezionare singolarmente per il test elettrico ciascuna delle vie passanti 10, 62.

I vantaggi del sistema e del metodo di test emergono in maniera evidente dalla descrizione precedente.

In particolare, si sottolinea nuovamente che l’integrazione di opportuni circuiti di test all’interno dei wafer attraverso i quali si estendono le vie passanti che devono essere sottoposte a test elettrico consente di utilizzare apparecchiature di test di tipo tradizionale, le quali si interfacciano infatti con gli stessi circuiti di test, anziché direttamente con le vie passanti. Ad esempio, risulta possibile l’utilizzo di sonde di tipo tradizionale, che vengono poste a contatto con piazzole di contatto di tali circuiti di test (anziché direttamente a contatto con le vie passanti); i circuiti di test, oltre a collegarsi elettricamente con le vie passanti, sono in grado di consentire il test di almeno un loro parametro elettrico.

Risulta in tal modo possibile realizzare vie passanti di diametro molto ridotto, che possono essere collaudate anche senza che il relativo wafer venga assottigliato, ed eventualmente utilizzando delle apparecchiature di test di tipo tradizionale.

Vantaggiosamente, ciascun circuito di test può eseguire il test elettrico di una pluralità di vie passanti (in un numero N che può teoricamente essere grande a piacere), richiedendo un numero di piazzole di ingresso/uscita estremamente ridotto (grazie alla particolare configurazione dello stadio di interfaccia dello stesso circuito di test).

Inoltre, lo stesso sistema di test e le stesse procedure di test possono essere utilizzate per testare le vie passanti sia in un chip o wafer isolato, sia in una struttura impilata tridimensionale composta dalla sovrapposizione di più chip, o wafer, tra loro elettricamente collegati, anche durante le fasi della sua formazione.

Pertanto, la presente soluzione consente tra l’altro di: utilizzare i sistemi e le apparecchiature di test tradizionali; non danneggiare le vie passanti (in quanto non entrano in diretto contatto con le sonde di misura); ridurre i problemi di assemblaggio; ridurre le perdite di resa elettrica dovute al contatto tra le sonde e le vie passanti (o gli elementi conduttivi ad esse associati); ridurre i costi dei processi di fabbricazione ed assemblaggio; eliminare i vincoli nel dimensionamento delle vie passanti e delle reciproche distanze di separazione determinati dall’apparecchiatura di test (e dalle distanze tra le relative sonde).

Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.

In particolare, la struttura microelettronica sepolta 28 del circuito di test 22 può variare rispetto a quanto sin qui illustrato (in ogni caso comprendendo almeno una giunzione a semiconduttore interposta tra la via passante 10 da testare ed il substrato 3, in modo da assicurarne, tramite un’opportuna polarizzazione, l’isolamento elettrico).

In una forma di realizzazione alternativa, mostrata nella figura 32, la struttura microelettronica sepolta 28 forma ad esempio un resistore sepolto all’interno del substrato 3, per consentire la connessione elettrica tra le estremità sepolte 10b di due vie passanti, indicate con 10' e 10'', disposte affiancate ed entrambe aventi l’estremità superficiale 10a collegata allo stadio di interfaccia 26 del circuito di test 22. In particolare, in tal caso la regione drogata 30, avente conducibilità opposta rispetto al substrato 3 (ad esempio conducibilità di tipo N), si estende lateralmente nel substrato 3 in modo da contattare le regioni conduttive 24 di entrambe le vie passanti 10', 10''. Nuovamente, tale regione drogata 30 isola elettricamente entrambe le vie passanti 10', 10'' dal substrato 3.

In una ulteriore variante realizzativa, si veda la figura 33, la struttura microelettronica sepolta 28 realizza un transistore bipolare BJT, di tipo verticale.

In dettaglio, la regione drogata 30 qui si estende lateralmente al di sotto di due vie passanti 10', 10'' affiancate, in modo tale da isolarne le rispettive regioni conduttive 24 dal substrato 3 (in particolare, la regione drogata 30 si unisce inferiormente alle regioni di isolamento 25 delle vie passanti 10', 10''). Inoltre, all’interno della regione drogata 30, avente drogaggio di tipo N, à ̈ presente una ulteriore regione drogata 80, di drogaggio opposto (in questo caso di tipo P), posta direttamente a contatto della regione conduttiva 24 di una delle due vie passanti 10', 10'' affiancate, lateralmente delimitata dalla relativa regione di isolamento 25; l’ulteriore regione drogata 80 definisce un primo terminale di conduzione di corrente del transistore bipolare (in questo caso collegato alla via passante 10'), di cui la regione drogata 30 definisce invece il terminale di base (in questo caso collegato alla via passante 10''). Un’interconnessione passante 34 realizza il collegamento elettrico tra lo stadio di interfaccia 26 del circuito di test 22 ed il substrato 3, che in questo caso costituisce un secondo terminale di conduzione della corrente del transistore bipolare. In uso, la corrente elettrica di test I fluisce attraverso il transistore bipolare dal primo al secondo terminale di conduzione di corrente, ed attraversa le vie passanti 10' e 10'' da testare, oltre che la interconnessione passante 34. Si noti che omettendo la regione drogata 80, la regione drogata 30 può essere concettualmente assimilata al canale di un transistore JFET, di cui l’interconnessione passante 34 à ̈ il terminale di “gate†.

La figura 34 mostra una ulteriore variante strutturale, in cui nuovamente la struttura microelettronica sepolta 28 forma un transistore bipolare verticale. In questo caso, à ̈ presente un’unica via passante 10, la quale à ̈ racchiusa interamente, all’interno del substrato 3, dalla regione drogata 30 (che in tal caso racchiude anche lateralmente la via passante 10).

All’interno della regione drogata 30, in corrispondenza dell’estremità posteriore 10b della via passante 10 à ̈ presente una ulteriore regione drogata 80, di drogaggio opposto (in questo caso di tipo P), posta direttamente a contatto della regione conduttiva 24 della stessa via passante 10, lateralmente delimitata dalla relativa regione di isolamento 25. L’ulteriore regione drogata 80 definisce anche in questo caso un primo terminale di conduzione corrente del transistore bipolare, di cui la regione drogata 30 definisce il terminale di base ed il substrato 3 definisce un secondo terminale di conduzione corrente. In questa variante realizzativa, sia il substrato 3 che la regione drogata 30 sono contattate direttamente dallo stadio di interfaccia 26 del circuito di test 22, tramite relativi terminali di contatto disposti in corrispondenza della superficie anteriore 3a del substrato.

La figura 35 mostra un’ulteriore forma di realizzazione, in cui la struttura microelettronica sepolta 28 forma un transistore bipolare BJT di tipo laterale.

In questo caso, la regione drogata 30, sepolta all’interno del substrato 3, à ̈ posta a contatto delle estremità sepolte di tre vie passanti, indicate con 10', 10'' e 10''', disposte affiancate all’interno del wafer 2. Nella regione drogata 30 sono realizzate due ulteriori regioni drogate 80, ciascuna posta a contatto con l’estremità posteriore 10b di una rispettiva via passante (ad esempio, delle vie passanti 10'', 10'''). In questo caso, la regione drogata 30 definisce il terminale di controllo del transistore bipolare laterale, mentre le ulteriori regioni drogate 80 definiscono il primo terminale di conduzione ed il secondo terminale di conduzione dello stesso transistore bipolare laterale.

La figura 36 mostra una ulteriore variante realizzativa in cui la struttura microelettronica sepolta 28 realizza un transistore bipolare di tipo laterale.

In questo caso, sono presenti due vie passanti 10', 10'' attraverso il wafer 2, ciascuna delle quali presenta un’estremità posteriore 10b posta a contatto di una regione drogata 30, avente drogaggio opposto al substrato 3. Lo stadio di interfaccia 26 del circuito di test 22 presenta un terminale di contatto direttamente collegato al substrato 3, che definisce il terminale di controllo del transistore bipolare; le regioni drogate 30 costituiscono i terminali di conduzione di corrente dello stesso transistore bipolare laterale.

In generale, à ̈ evidente che si possono modificare i circuiti di test presentati, in base ad esigenze specifiche, o implementare circuiti che contengano solo parti dei circuiti di test presentati. Si possono inoltre apportare modifiche e varianti a quanto descritto, o realizzare forme ibride, ottenibili combinando due o più delle forme di realizzazione descritte o parti di esse, congiuntamente anche all’arte nota, senza uscire dall’ambito della presente invenzione.

Inoltre, à ̈ evidente che quanto descritto si applica al test elettrico di vie passanti, indipendentemente dal metodo con il quale le stesse vie passanti sono state realizzate (ad esempio, indipendentemente dall’utilizzo della tecnica “via first†o “via last†per la loro fabbricazione).

Per la realizzazione del circuito di test, ed in particolare del relativo stadio di interfaccia, risulta possibile eventualmente utilizzare componenti o parti già presenti nel circuito elettronico integrato nel wafer, accoppiato elettricamente alle vie passanti di cui deve essere eseguito il test elettrico.

Inoltre, se le dimensioni delle vie passanti lo consentono (ad esempio nel caso di vie passanti attraverso le quali fluiscano elevate correnti), le stesse vie passanti possono eventualmente essere poste a contatto diretto con una sonda dell’apparecchiatura di test.

Infine, si sottolinea che il circuito di test secondo la presente invenzione può essere configurato per valutare differenti parametri elettrici delle vie passanti; ad esempio, può essere valutato l’isolamento elettrico dal substrato in cui sono integrate, per rilevare la presenza di un eventuale perdita (leackage) verso lo stesso substrato attraverso l’isolamento laterale delle vie passanti. In tal caso, il circuito di test può essere configurato in modo da consentire l’applicazione di una tensione al diodo a semiconduttore della struttura microelettronica sepolta tale da polarizzarlo in inversa, ed in modo da rilevare eventuali perdite di corrente elettrica verso il substrato.

Claims (23)

1. RIVENDICAZIONI 1. Sistema di test, configurato in modo da eseguire un test elettrico di almeno una prima via passante (10) estendentesi, almeno in parte, attraverso un substrato (3) di un primo corpo (2) di materiale semiconduttore, caratterizzato dal fatto di comprendere un primo circuito elettrico di test (22) integrato in detto primo corpo (2) ed accoppiato elettricamente a detta prima via passante (10) e a mezzi di collegamento elettrico (8) portati da detto primo corpo (2) per il collegamento elettrico verso l’esterno, detto primo circuito elettrico di test (22) essendo configurato in modo tale da consentire il rilevamento di almeno un parametro elettrico di detta prima via passante (10) attraverso detti mezzi di collegamento elettrico (8).
2. 2. Sistema secondo la rivendicazione 1, in cui detto primo circuito elettrico di test (22) comprende uno stadio di interfaccia (26) configurato in modo da creare un primo percorso elettrico tra detti mezzi di collegamento elettrico (8) e detta prima via passante (10).
3. 3. Sistema secondo la rivendicazione 2, in cui detta prima via passante (10) presenta una prima estremità (10b) sepolta all’interno di detto substrato (3) e non accessibile dall’esterno di detto primo corpo (2); ed in cui detto primo circuito di test (22) comprende una struttura microelettronica sepolta (28) integrata in detto substrato (3) in modo tale da essere accoppiata elettricamente a detta prima estremità (10b) di detta prima via passante (10) e così chiudere detto primo percorso elettrico all’interno di detto substrato (3).
4. 4. Sistema secondo la rivendicazione 3, in cui detta struttura microelettronica sepolta (28) comprende almeno una regione drogata sepolta (30) disposta a contatto di detta prima estremità (10b) di detta prima via passante (10), avente drogaggio opposto rispetto a detto substrato (3) in modo tale da formare con detto substrato (3) una giunzione a semiconduttore.
5. 5. Sistema secondo la rivendicazione 4, in cui detta struttura microelettronica sepolta (28) definisce un diodo a semiconduttore, collegato in serie a detta prima via passante (10) lungo detto primo percorso elettrico.
6. 6. Sistema secondo la rivendicazione 4, in cui detta struttura microelettronica sepolta (28) definisce un transistore, di cui detta regione drogata sepolta (30) costituisce un terminale di conduzione corrente.
7. 7. Sistema secondo una qualsiasi delle rivendicazioni 4-6, in cui detti mezzi di collegamento elettrico (8) comprendono almeno una prima (8a) ed almeno una seconda (8b) piazzola di collegamento elettrico disposte in corrispondenza di una prima superficie esterna (7a) di detto primo corpo (2); ed in cui detto stadio di interfaccia (26) à ̈ configurato in modo da accoppiare elettricamente detta prima piazzola di collegamento elettrico (8a) a detta struttura microelettronica sepolta (28) mediante un percorso conduttivo (29) attraverso detto substrato (3), ed inoltre in modo da accoppiare elettricamente una seconda estremità (10a) di detta prima via passante (10), disposta ad una minore distanza da detta prima superficie esterna (7a) rispetto a detta prima estremità (10b), a detta seconda piazzola di collegamento elettrico (8b).
8. 8. Sistema secondo la rivendicazione 7, in cui detto stadio di interfaccia (26) à ̈ configurato in modo da consentire il passaggio di una corrente di test (I) da detta prima piazzola di collegamento elettrico (8a) verso detta struttura microelettronica sepolta (28) attraverso detto percorso conduttivo (29), e detta struttura microelettronica sepolta (28) à ̈ configurata in modo da consentire il passaggio di detta corrente di test (I) attraverso detta prima via passante (10) e verso detta seconda piazzola di collegamento elettrico (8b); ed in cui detto parametro elettrico à ̈ una resistenza offerta da detta prima via passante (10) al passaggio di detta corrente di test (I).
9. 9. Sistema secondo la rivendicazione 7 o 8, in cui detto percorso conduttivo (29) comprende almeno una interconnessione passante (34), di materiale conduttivo, collegata elettricamente a detto stadio di interfaccia (26) ed estendentesi almeno in parte attraverso detto substrato (3), in modo tale da essere collegata elettricamente a detto substrato (3).
10. 10. Sistema secondo una qualsiasi delle rivendicazioni 4-9, in cui detta prima via passante (10) comprende una regione conduttiva (24) isolata rispetto a detto substrato (3) mediante una regione di isolamento elettrico (25), fuorché in corrispondenza di detta prima estremità (10b); ed in cui detta giunzione a semiconduttore formata da detta regione drogata (30) à ̈ configurata in modo da isolare elettricamente detta prima estremità (10b) di detta prima via passante (10) da detto substrato (3), in una data condizione di polarizzazione di detta giunzione a semiconduttore.
11. 11. Sistema secondo una qualsiasi delle rivendicazioni 4-10, in cui detto primo corpo (2) à ̈ di tipo composito SOI, e comprende uno strato attivo (45) ed uno strato di isolamento (48) interposto tra detto substrato (3) e detto strato attivo (45); detta prima via passante (10) estendendosi attraverso detto strato attivo (45) e detto strato di isolamento (48) fino a raggiungere detto substrato (3), e detto stadio di interfaccia (26) di detto circuito di test (22) essendo integrato all’interno di detto strato attivo (45).
12. 12. Sistema secondo una qualsiasi delle rivendicazioni 2-11, in cui detto primo corpo (2) Ã ̈ attraversato da almeno una ulteriore via passante (10'), isolata elettricamente da detta prima via passane (10); ed in cui detto stadio di interfaccia (26) Ã ̈ configurato in modo da creare selettivamente, in maniera alternativa detto primo percorso elettrico tra detti mezzi di collegamento elettrico (8) e detta prima via passante (10), o un secondo percorso elettrico tra detti mezzi di collegamento elettrico (8) e detta ulteriore via passante (10').
13. 13. Sistema secondo la rivendicazione 12, in cui detto stadio di interfaccia (26) comprende un primo ed un secondo interruttore elettronico (35) interposti tra detti mezzi di collegamento elettrico (8) e, rispettivamente, detta prima (10) ed ulteriore (10') via passante, ed uno stadio logico di controllo (36, 37) configurato in modo da comandare alternativamente la chiusura di detti primo o secondo interruttore elettronico (35) in modo tale da definire detto primo o, rispettivamente, secondo percorso elettrico.
14. 14. Sistema secondo una qualsiasi delle rivendicazioni precedenti, in cui detto primo corpo (2) à ̈ un wafer di materiale semiconduttore comprendente una pluralità di chip (21) ciascuno dei quali integra un rispettivo circuito elettronico integrato (1), ed in cui detta prima via passante (10) e detto primo circuito di test (22) sono integrati in un primo di detti chip (21); comprendente inoltre ulteriori circuiti di test (22) integrati, ciascuno, in un rispettivo di detti chip.
15. 15. Sistema secondo una qualsiasi delle rivendicazioni precedenti, configurato in modo da eseguire un test elettrico di almeno una seconda via passante (62) estendentesi, almeno in parte, attraverso un secondo corpo (61) di materiale semiconduttore, impilato verticalmente a detto primo corpo (2) a formare una struttura tridimensionale, comprendente inoltre un secondo circuito elettrico di test (64) integrato in detto secondo corpo (61) ed accoppiato elettricamente a detta seconda via passante (62); detti primo (22) e secondo (64) circuito elettrico di test essendo configurati in modo tale da consentire il rilevamento di almeno un parametro elettrico di detta prima via passante (10) e/o di almeno un rispettivo parametro elettrico di detta seconda via passante (62), attraverso detti mezzi di collegamento elettrico (8) portati da detto primo corpo (2).
16. 16. Sistema secondo una qualsiasi delle rivendicazioni precedenti, in cui detti mezzi di collegamento elettrico (8) di detto primo corpo (2) sono atti ad essere contattati elettricamente da un apparato di test (15) destinato ad eseguire il test elettrico di detta prima via passante (10) mediante detto circuito di test (22).
17. 17. Corpo (2) di materiale semiconduttore, comprendente un substrato (3) ed almeno una prima via passante (10) estendentesi, almeno in parte, attraverso detto substrato (3), caratterizzato dal fatto di comprendere un primo circuito elettrico di test (22), integrato in detto corpo (2) ed accoppiato elettricamente a detta prima via passante (10) e a mezzi di collegamento elettrico (8) portati da detto corpo (2) per il collegamento elettrico verso l’esterno, detto primo circuito elettrico di test (22) essendo configurato in modo tale da consentire il rilevamento di almeno un parametro elettrico di detta prima via passante (10) attraverso detti mezzi di collegamento elettrico (8).
18. 18. Struttura tridimensionale impilata comprendente il corpo (2) di materiale semiconduttore secondo la rivendicazione 17, ed inoltre almeno un secondo corpo (61) di materiale semiconduttore, impilato verticalmente a detto primo corpo (2), ed attraversato, almeno in parte, da una seconda via passante (62); comprendente inoltre un secondo circuito elettrico di test (64) integrato in detto secondo corpo (61) ed accoppiato elettricamente a detta seconda via passante (62); detti primo (22) e secondo (64) circuito elettrico di test essendo configurati in modo tale da consentire il rilevamento di almeno un parametro elettrico di detta prima via passante (10) e/o di almeno un rispettivo parametro elettrico di detta seconda via passante (62), attraverso detti mezzi di collegamento elettrico (8) portati da detto primo corpo (2).
19. 19. Metodo di test, per eseguire un test elettrico di almeno una prima via passante (10) estendentesi, almeno in parte, attraverso un substrato (3) di un primo corpo (2) di materiale semiconduttore, caratterizzato dal fatto di comprendere la fase di rilevare almeno un parametro elettrico di detta prima via passante (10) attraverso mezzi di collegamento elettrico (8) portati da detto primo corpo (2) per il suo collegamento elettrico verso l’esterno, ed un primo circuito elettrico di test (22) integrato in detto primo corpo (2) ed accoppiato elettricamente a detta prima via passante (10) e a detti mezzi di collegamento elettrico (8).
20. 20. Metodo secondo la rivendicazione 19, in cui detto primo circuito elettrico di test (22) Ã ̈ configurato in modo da creare un primo percorso elettrico tra detti mezzi di collegamento elettrico (8) e detta prima via passante (10), ed in cui detta fase di rilevare comprende alimentare una corrente di test (I) a detti mezzi di collegamento elettrico (8) e rilevare una resistenza offerta da detta prima via passante (10) al passaggio di detta corrente di test (I).
21. 21. Metodo secondo la rivendicazione 19, in cui detta prima via passante (10) comprende una regione conduttiva (24) isolata rispetto a detto substrato (3) mediante una regione di isolamento elettrico (25), ed in cui detto primo circuito elettrico di test (22) Ã ̈ configurato in modo da creare un primo percorso elettrico tra detti mezzi di collegamento elettrico (8) e detta prima via passante (10); detta fase di rilevare comprendendo alimentare una corrente di test (I) a detti mezzi di collegamento elettrico (8) e rilevare un livello di isolamento elettrico di detta prima via passante (10) rispetto a detto substrato (3) al passaggio di detta corrente di test (I).
22. 22. Procedimento di fabbricazione di un sistema di test configurato in modo da eseguire un test elettrico di almeno una prima via passante (10) estendentesi, almeno in parte, attraverso un substrato (3) di un primo corpo (2) di materiale semiconduttore, caratterizzato dal fatto di comprendere la fase di integrare un primo circuito elettrico di test (22) in detto primo corpo (2), accoppiato elettricamente a detta prima via passante (10) e a mezzi di collegamento elettrico (8) portati da detto primo corpo (2) per il collegamento elettrico verso l’esterno, detto primo circuito elettrico di test (22) essendo configurato in modo tale da consentire il rilevamento di almeno un parametro elettrico di detta prima via passante (10) attraverso detti mezzi di collegamento elettrico (8).
23. 23. Procedimento secondo la rivendicazione 22, in cui detta fase di integrare comprende le fasi di: - scavare una trincea (42) attraverso detto primo corpo (2); - formare una regione drogata sepolta (30) sul fondo di detta trincea (42), avente drogaggio opposto rispetto a detto substrato (3) in modo tale da formare con detto substrato (3) una giunzione a semiconduttore; e - riempire detta trincea (42) almeno in parte con una regione conduttiva (24) in modo tale da formare detta prima via passante (10) avente una prima estremità (10b) a contatto di detta regione drogata sepolta (30).