TW201444007A - 半導體結構及其測試方法 - Google Patents

Abstract

一種半導體結構，包括、基板、介電層、導體柱、第一導電層結構及第二導電層結構。基板具有一開口結構。介電層設於開口結構之側壁。導體柱設置於開口結構中且覆蓋介電層。第一導電層結構及第二導電層結構，電性連接導體柱。第一導電層結構及第二導電層結構係分別設於開口結構之一中心軸的相對側。第一導電層結構及第二導電層結構之間係具有一電位差，使得第一導電層結構、開口結構及第二導電層結構之間具有一電流，且電位差及電流之間存在一阻值關係。開口結構之維度至少為第一導電層結構及第二導電層結構之維度的10倍。

Description

半導體結構及其測試方法

本發明是有關於一種半導體結構及其測試方法，且特別是有關於一種測試半導體結構中開口結構之品質的結構與方法。

隨著三維積體電路(3D IC)的發展，半導體結構的互連技術也隨之廣泛應用。舉例來說，可以利用開孔技術，例如係直通矽晶穿孔(Through Silicon Via,TSV)技術，達到穿透矽晶圓或晶片的垂直互連，使得三維IC封裝遵循摩爾定律(Moore's Law)，以更低的成本有效提高系統的整合度與效能。

除了良好的開孔技術外，也需要有快速且準確的開孔品質測試，才可以確保產品的可靠度與穩定度。因此，如何快速且簡單地量測開孔的品質，避免填充導體之開孔斷路或漏電而造成產品的可靠度不佳，實為製造商的一大課題。

本發明係有關於一種半導體結構及其測試方法，可以在第一層金屬線的製程後，即應用以檢測開口結構中導體柱的 填充品質，也可以檢測開口結構與導電凸塊間電性連接之品質，具有簡化檢測的流程及分析的複雜度，以及加速開口結構的檢測時間的優點。

根據本發明之第一方面，提出一種半導體結構，包括、基板、介電層、導體柱、第一導電層結構及第二導電層結構。基板具有一開口結構。介電層，設於開口結構之側壁。導體柱，設置於開口結構中且覆蓋介電層。第一導電層結構及第二導電層結構，電性連接導體柱，其中第一導電層結構及第二導電層結構係分別設於開口結構之一中心軸的相對側。第一導電層結構及第二導電層結構之間係具有一電位差，使得第一導電層結構、開口結構及第二導電層結構之間具有一電流，且電位差及電流之間存在一阻值關係。開口結構之維度至少為第一導電層結構及第二導電層結構之維度的10倍。

根據本發明之第二方面，提出一種半導體結構的測試方法。方法包括以下步驟。提供一半導體結構，半導體結構包括一基板、一介電層、一導體柱、一第一導電層結構及一第二導電層結構，基板具有一開口結構，介電層設於開口結構之側壁，導體柱設置於開口結構中且覆蓋介電層，第一導電層結構及第二導電層結構電性連接導體柱，且第一導電層結構及第二導電層結構係分別設於開口結構之一中心軸的相對側，且開口結構之維度至少為第一導電層結構及第二導電層結構之維度的10倍。施加一電位差於第一導電層結構及第二導電層結構之間。量測流經第一導電 層結構、開口結構及第二導電層結構之一電流。依據電位差及電流計算一阻值。依據阻值，判斷一測試結果。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10、20、2、3‧‧‧半導體結構

100‧‧‧基板

102、102’、202a、202b、202c‧‧‧障壁層

104、104’、204a、204b、204c‧‧‧氧化層

106‧‧‧導體柱

108a、108b、208a、208b、308a、308b、320a、320b‧‧‧導電層結構

110a、110b、310a、310b、310c、310d‧‧‧接墊

212、214、216、218、318a、318b、318c、318d、318e、328a、328b、328c、328d、328f‧‧‧導電層

36a、36b、36c、36d‧‧‧接點

30‧‧‧TSV組

40‧‧‧導電凸塊

C‧‧‧中心軸

P、P’‧‧‧開口結構

P1、P2、P3、30a、30b、30c、30d‧‧‧開口

S1‧‧‧側壁

S2、S10、S12、S12’、S30、S32‧‧‧表面

I、I1、I2、I3‧‧‧電流

x、y、x‧‧‧軸

第1圖繪示繪示依照本發明一實施例的一種半導體結構的剖面示意圖。

第2圖繪示如第1圖之半導體結構的上視圖。

第3圖繪示依照本發明一實施例之半導體結構之剖面示意圖。

第4圖繪示如第1圖之基板經單側薄化製程後的半導體結構。

第5圖繪示依照本發明一實施例的一種半導體結構的局部剖面示意圖。

第6圖繪示如第5圖之半導體結構的測試方法依照x-y平面視角於一方向之上視圖。

第7圖繪示如第5圖之半導體結構的測試方法依照x-y平面視角於另一方向之上視圖。

第一實施例

請參考第1圖，其繪示依照本發明一實施例的一種半導體 結構10的剖面示意圖。如第1圖所示，半導體結構10包括一基板100、一障壁層102、一氧化層104(介電層)、一導體柱106、一第一導電層結構108a及一第二導電層結構108b。基板具有一開口結構P。氧化層104設於開口結構P之側壁S1及底表面S2上，障壁層102設於氧化層104上。導體柱106設置於開口結構P中，且覆蓋障壁層102。第一導電層結構108a及第二導電層結構108b，分別設於開口結構P之一中心軸C的相對側，以電性連接導體柱106。為突顯本發明之實施例的特徵，部份元件並未依照實際比例作繪示。

於一實施例中，基板100具有第一表面S10及相對於第一表面S10之第二表面S12，開口結構P係貫穿且暴露於第一表面S10。第一導電層結構108a及第二導電層結構108b設於基板100之第一表面S10上。導體柱106可以利用金屬化沉積的方式，填充於開口結構P中。填充導體柱106的導電材料，可包括銅(Cu)、鎢(W)和多晶矽(Polysilicon)等。

第一導電層結構108a及第二導電層結構108b設於基板100之第一表面S10(上表面)上，且由基板100之第一表面S10朝導體柱106的方向延伸，跨越氧化層104及障壁層102並延伸至導體柱106的表面上。

開口結構P之維度(例如係高度)至少為第一導電層結構108a及第二導電層結構108b之維度(例如係高度)的10倍。於一實施例中，開口結構P之維度(例如係高度)為第一導 電層結構108a及第二導電層結構108b之維度(例如係高度)的100倍。舉例來說，開口結構P之高度例如為40μm，且第一導電層結構108a及第二導電層結構108b之高度例如為200nm。上述維度僅為舉例說明，並不限於此。

第一導電層結構108a及第二導電層結構108b之間係具有一電位差(未繪示出)，使得第一導電層結構108a、開口結構P及第二導電層結構108b之間具有一電流I。於第1圖中虛線所繪示之電流I的路徑僅為示意，並非用以限定本發明。根據歐姆定律，電位差及電流I之間存在一阻值關係。此阻值與設置於開口結構P中的導體柱106之填充品質有關。因此，可以根據此阻值，判斷開口結構P中的導體柱106是否有漏電(leakage)或斷路(open)的缺陷。

第2圖繪示如第1圖之半導體結構10的上視圖。於第2圖中係簡化部份元件，以方便說明。此外，為突顯本發明之實施例的特徵，部份元件並未依照實際比例作繪示。如第2圖所示，第一導電層結構108a及第二導電層結構108b更分別耦接至一第一接墊110a及一第二接墊110b。第一接墊110a及第二接墊110b例如但不限於鋁接墊。於測試開口結構P之導體柱106的填充品質之步驟中，第一接墊110a及第二接墊110b係提供探針(probe)接觸的空間。

請參考第3圖，其繪示依照本發明一實施例之半導體結構20之剖面示意圖。如第3圖所示，開口結構P’包括複數 個開口P1、開口P2及開口P3，每一個開口P1、開口P2及開口P3可以與第1圖之開口結構P相似，障壁層202a、障壁層202b、障壁層202c及氧化層204a、氧化層204b及氧化層204c分別設於開口P1、開口P2及開口P3之側壁及底表面上，容此不多贅述。此外，於此僅繪示出三個開口P1~P3，但不限於此，也可以包括更多個開口。每一個開口P1、開口P2及開口P3中，分別填設有導體柱2060、導體柱2062及導體柱2064。

第一導電層結構208a包括第一導電層212及第二導電層214，第二導電層結構208b包括第三導電層216及第四導電層218。如第3圖所示，第一導電層212、第二導電層214、第三導電層216及第四導電層218係交錯設置，且分別電性連接導體柱2060、導體柱2062及導體柱2064。第一導電層212及第三導電層216設置於開口P1之中心軸的相對側，第二導電層214及第三導電層216設置於開口P2之中心軸的相對側，且第二導電層214及第四導電層218設置於開口P3之中心軸的相對側。

於第3圖之半導體結構20，係可以檢測包括複數個開口(P1~P3)之開口結構P’，檢測方式與第1~2圖所示之單一個開口結構P的檢測方式相似。藉由施加電位差於開口結構P’的相對側，且分別耦接第一導電層結構208a及第二導電層結構208b至探針放置的接墊(未繪示出)上，使得第一導電層結構208a與相鄰之第二導電層結構208b之間係具有電位差。亦即，第一導電層212與相鄰之第三導電層216之間係具有電位差，且 第二導電層214與相鄰之第四導電層218之間係具有電位差。

如此一來，可使得第一導電層212、開口P1及第三導電層216之間有電流I1，第三導電層216、開口P2及第二導電層214之間有電流I2，第二導電層214、開口P3及第四導電層218之間有電流I3，藉由電位差與電流的關係推算阻值，判斷導體柱2060、導體柱2062及導體柱2064是否有缺陷。

於上述實施例中，第一導電層結構108a、第二導電層結構108b、第一導電層結構208a及第二導電層結構208b例如但不限於係製程中的第一層金屬線(Metal one,M1)。於一實施例中，在第一層金屬線的製程後，即可提供電位差於第一導電層結構108a及第二導電層結構108b(或第一導電層結構208a及第二導電層結構208b)間，藉以檢測導體柱106(或導體柱2060、導體柱2062及導體柱2064)的品質。

由於檢測導體柱106(或導體柱2060、導體柱2062及導體柱2064)時，僅需考慮開口結構P、第一導電層結構108a、第二導電層結構108b、第一接墊110a及第二接墊110b(或開口P1~P3、第一導電層結構208a、第二導電層結構208b及分別耦接第一導電層結構208a及第二導電層結構208b的接墊)之間的介面與參數，可以簡化檢測的流程及分析的複雜度，進而達到加速開口結構P(或開口結構P’)的檢測時間及簡化製程的效果。於其他實施例中，可以根據製程的需求作調整，在第二層金屬線(Metal two,M2)或更多層金屬的製程後，再來檢測開口結構P 或開口結構P’的品質。

第4圖繪示如第1圖之基板經單側薄化製程後的半導體結構。請同時參考第1及4圖，當完成開口結構P之導體柱106的填充品質之測試後，可以執行一薄化製程(例如係一研磨製程)，對基板100之第二表面S12進行研磨，直到開口結構P之底表面S2上的障壁層102及氧化層104完全去除。

經過薄化製程後，可以得到半導體結構10’，半導體結構10’具有經過研磨後的基板100’、研磨後的障壁層102’及氧化層104’，開口結構P係暴露於第一表面S10，且暴露於研磨後的第二表面S12’。

於一實施例中，基板100可為矽基板，且開口結構P為直通矽晶穿孔(Through-Silicon Via,TSV)結構。於一實施例中，基板100更設置有一主動元件(未繪示出)於開口結構P之周邊，主動元件例如係NMOS與PMOS等元件。於一中間鑽孔(Via-middle)製程中，係完成主動元件的製程，再進行TSV製程。於另一實施例中，基板100可以不具有主動元件，以開口結構P作為一中間互聯層(interposer)，應用3D堆疊技術，連接兩個以上的晶片。

於開口結構P之導體柱106的品質檢測完成後，可接續第一導電層結構108a及第二導電層結構108b之後的製程。舉例來說，若第一導電層結構108a及第二導電層結構108b為第n層金屬線，則可以視製程的需求，繼續形成通孔(via)及第n+1, n+2,n+3...層金屬線。

第二實施例

請參考第5圖，其繪示依照本發明一實施例的一種半導體結構3的局部剖面示意圖。於x,y,z的空間中，第5圖所示之半導體結構3例如係依據y-z平面之剖面的視角作繪示，半導體結構3包括基板300、障壁層302、氧化層304、導體柱306、第一導電層結構308a、第一導電層結構308c、第一導電層結構308e、第二導電層結構308b及第二導電層結構308d、絕緣層32、導電接墊34及導電凸塊40。

基板300具有開口結構，開口結構可以包括複數個TSV組30，氧化層304及障壁層302依序設於TSV組30之側壁及底表面上。導體柱306設置於TSV組30中，且覆蓋障壁層302及氧化層304。第一導電層結構308a及第二導電層結構308b，分別設於TSV組30之中心軸的相對側，以電性連接導體柱306。為突顯本發明之實施例的特徵，部份元件並未依照實際比例作繪示。

如第5圖所示，每一個TSV組30包括兩個開口30a及開口30b。開口30a之一端連接第一導電層結構308a，且開口30b之一端連接第二導電層結構308b。開口30a之另一端及開口30b之另一端，則分別電性連接至導電凸塊40之第一接點(繪示於第6圖)及導電凸塊40之第二接點(繪示於第6圖)。開口30a 及開口30b藉由導電凸塊40作電性連接。

於一實施例中，基板300具有第一表面S30及相對於第一表面S30之第二表面S32，TSV組30之開口30a及開口30b係貫穿且暴露於第一表面S30及第二表面S32。第一導電層結構308a及第二導電層結構308b設於基板300之第一表面S30上。導體柱306的形成方式與材料，可與第1圖之導體柱106相同。

TSV組30之維度(例如係高度)至少為第一導電層結構308a及第二導電層結構308b之維度(例如係高度)的10倍。於一實施例中，TSV組30之維度(例如係高度)為第一導電層結構308a及第二導電層結構308b之維度(例如係高度)的100倍，但不限於此。

第一導電層結構308a及第二導電層結構308b之間係具有一電位差(未繪示出)，使得第一導電層結構308a、TSV組30及第二導電層結構308b之間具有一電流。此電位差及電流間存在一阻值關係，此阻值與TSV組30與導電凸塊40的電性連接之品質有關。因此，可以根據此阻值，判斷TSV組30與導電凸塊40是否有斷路或漏電等缺陷。

請參考第5圖之放大圖，於一實施例之製程步驟中，可以將基板300之下表面以例如係反應性離子蝕刻(Reactive Ion Etching，RIE)的方式蝕刻，使得導體柱303凸出於基板300之第二表面S32。然後，可接著以例如係化學氣相沈積(Chemical vapor deposition，CVD)的方式形成絕緣層32於基板300之第二表面S32及凸出的導體柱303上。然後，可以使用例如係化學性機械研磨法(Chemical Mechanical Polishing,CMP)研磨絕緣層32直到暴露出導體柱303。接著，形成導電接墊34於暴露出導體柱303上，然後，可以形成導電凸塊40，藉由導電接墊34電性連接於導體柱303。上述之製程步驟可以視製程的需要作調整，並非用以限定本發明。

請參考第6圖，其繪示如第5圖之半導體結構3的測試方法依照x-y平面視角於一方向之上視圖。如第6圖所示，半導體結構3包括複數個TSV組30，每一個TSV組30包括複數個開口30a、開口30b、開口30c及開口30d排列成一開口陣列，第一導電層結構308a(繪示於第5圖)包括複數個第一導電層318a、第一導電層318c及第一導電層318e，且第二導電層結構(繪示於第5圖)包括複數個第二導電層318b及第二導電層318d。第一導電層318a、第一導電層318c及第一導電層318e與第二導電層318b及第二導電層318d係交錯設置。

請繼續參考第6圖，半導體結構3還包括一導電凸塊陣列42，包括複數個導電凸塊40，設置於開口陣列之一側(延z軸之下方，入紙面方向)，且第一導電層結構308a及第二導電層結構308b電性連接至開口陣列42之另一側(延z軸之上方，出紙面方向)，使得每一個導電凸塊40電性連接至開口陣列42中至少兩個相鄰之開口30a及開口30b之一側。第一導電層結構 308a之一第一導電層318a及第二導電層結構308b之一之一第二導電層318b分別連接至至少兩個相鄰之開口30a及開口30b之另一側。

第6圖所繪示之開口與導電凸塊之電性連接的品質的測試方法，主要係量測沿y軸方向排列的開口，例如係分別耦接至導電凸塊40之第一接點36a及第二接點36b的開口30a及30b。藉由第一接墊310a及第二接墊310b之間施加電位差以產生電流通過，使得各個第一導電層318a、第一導電層318c及第一導電層318e分別與相鄰之第二導電層318b及第二導電層318d之間具有電位差。藉由電位差與電流所求出之電阻值，可以判斷TSV組30與導電凸塊的電性連接的品質。

請參考第7圖，其繪示如第5圖之半導體結構3的測試方法依照x-y平面視角於另一方向之上視圖。第7圖所示之半導體結構3與第6圖相似，相同元件以相同符號表示，容此不多贅述。差異在於，第7圖所示之半導體結構3的測試方法，主要係測試沿x軸向排列的開口，例如為分別耦接至導電凸塊40之第三接點36c及第四接點36d之開口30c及開口30d。

第一導電層結構320a包括複數個第一導電層328a、第一導電層328c及第一導電層328e，且第二導電層結構320b包括複數個第二導電層328b、第二導電層328d及第二導電層328f，第一導電層328a、第一導電層328c及第一導電層328e與第二導電層328b、第二導電層328d及第二導電層328f係交錯 設置。

藉由第一接墊310c及第二接墊310d之間施加電位差以產生電流通過，使得各個第一導電層328a、第一導電層328c及第一導電層328e及相鄰之第二導電層328b、第二導電層328d及第二導電層328f之間具有電位差。藉由電位差與電流所求出之電阻值，可以判斷TSV組30與導電凸塊的電性連接的品質。

於一實施例中，可以先藉由第1~3圖對應之第一實施例之方法，確認開口結構中導電體的填充品質後，再研磨基板使得使得開口結構暴露於基板之底表面。然後，電性連接導電凸塊40於開口結構，施加電位差於開口中相鄰之兩開口間(即，第一導電層與第二導電層之間)，使得相鄰之兩開口間具有電流，依據該電流及電位差計算阻值，藉以判斷相鄰之兩開口與導電凸塊的電性連接之品質。

綜上所述，依照本發明上述實施例所提供之方法，提供開口結構的品質與穩定度的檢測方法。於一實施例中，可以在第一層金屬線的製程後，即檢測開口結構中導體柱的填充品質，判斷是否有斷路或漏電的缺陷。於一實施例中，可以檢測開口結構與導電凸塊間電性連接之品質。於一實施例中，可以可簡化檢測的流程及分析的複雜度，進而達到加速開口結構的檢測時間及簡化製程的效果。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤 飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧半導體結構

100‧‧‧基板

102‧‧‧障壁層

104‧‧‧氧化層

106‧‧‧導體柱

108a、108b‧‧‧導電層結構

C‧‧‧中心軸

P‧‧‧開口結構

S1‧‧‧側壁

S2‧‧‧表面

S10、S12‧‧‧表面

I‧‧‧電流

Claims (20)

1. 一種半導體結構，包括：一基板，具有一開口結構；一介電層，設於該開口結構之側壁；一導體柱，設置於該開口結構中且覆蓋該介電層；以及一第一導電層結構及一第二導電層結構，電性連接該導體柱，其中該第一導電層結構及該第二導電層結構係分別設於該開口結構之一中心軸的相對側，該第一導電層結構及該第二導電層結構之間係具有一電位差，使得該第一導電層結構、該開口結構及該第二導電層結構之間具有一電流，且該電位差及該電流之間存在一阻值關係，其中該開口結構之維度至少為該第一導電層結構及該第二導電層結構之維度的10倍。
2. 如申請專利範圍第1項所述之半導體結構，其中該基板為矽基板，且該開口結構為直通矽晶穿孔(Through-Silicon Via,TSV)結構。
3. 如申請專利範圍第1項所述之半導體結構，更包括：一主動元件，設置於該開口結構之週邊。
4. 如申請專利範圍第1項所述之半導體結構，其中該開口結構包括複數個開口，每該開口中係設有該導體柱，該第一導電層結構包括複數個第一導電層，該第二導電層結構包括複數個第二導電層，該些第一導電層及該些第二導電層係交錯設置且電性連接該導體柱，每該第一導電層及每該第二導電層係分別設於每該 開口之中心軸的相對側，且每該第一導電層與該些第二導電層中相鄰之第二導電層之間係具有該電位差。
5. 如申請專利範圍第1項所述之半導體結構，其中該阻值與設置於該開口結構中的該導電層之填充品質有關。
6. 如申請專利範圍第1項所述之半導體結構，其中該介電層包括一氧化層，且該半導體結構更包括一障壁層設於該介電層上，且該開口結構之維度至少為該第一導電層結構及該第二導電層結構之維度的100倍。
7. 如申請專利範圍第6項所述之半導體結構，其中該基板具有一第一表面及一第二表面相對該第一表面而設，該第一導電層結構及該第二導電層結構設於該基板之該第一表面上，且由該基板之該第一表面朝該導體柱的方向延伸，跨越該介電層及該障壁層並延伸至該導體柱的表面上。
8. 如申請專利範圍第6項所述之半導體結構，其中該開口結構僅貫穿該基板之一側，且該介電層更設於該開口結構之底表面上。
9. 如申請專利範圍第1項所述之半導體結構，更包括一導電凸塊，且該開口結構包括：一第一開口，該第一開口之一端連接該第一導電層結構；及一第二開口，該第二開口之一端連接該第二導電層結構，且該第一開口之另一端及該第二開口之另一端係分別電性連接至該導電凸塊之一第一接點及該導電凸塊之一第二接點，該第一開 口及該第二開口藉由該導電凸塊作電性連接，其中該阻值係與該第一開口及該第二開口與該導電凸塊的電性連接之品質有關。
10. 如申請專利範圍第1項所述之半導體結構，其中該開口結構包括複數個開口排列成一開口陣列，該第一導電層結構包括複數個第一導電層，且該第二導電層結構包括複數個第二導電層，該些第一導電層及該些第二導電層係交錯設置，且該半導體結構更包括：一導電凸塊陣列，包括複數個導電凸塊，設置於該開口陣列之一側，且該些第一導電層及該些第二導電層電性連接至該開口陣列之另一側，使得每該導電凸塊係電性連接該開口陣列中至少兩個相鄰之開口之一側，該些第一導電層之一及該些第二導電層之一分別連接至該至少兩個相鄰之開口之另一側，其中該阻值係與該開口陣列與該導電凸塊陣列的電性連接之品質有關。
11. 如申請專利範圍第1項所述之半導體結構，其中該基板具有一第一表面及一第二表面相對該第一表面而設，該半導體結構更包括一絕緣層，設置於該第二表面上且位於該開口結構之周圍。
12. 一種半導體結構的測試方法，包括：提供一半導體結構，該半導體結構包括一基板、一介電層、一導體柱、一第一導電層結構及一第二導電層結構，該基板具有一開口結構，該介電層設於該開口結構之側壁，該導體柱設置於該開口結構中且覆蓋該介電層，該第一導電層結構及該第二導電 層結構電性連接該導體柱，且該第一導電層結構及該第二導電層結構係分別設於該開口結構之一中心軸的相對側，且該開口結構之維度至少為該第一導電層結構及該第二導電層結構之維度的10倍；施加一電位差於該第一導電層結構及該第二導電層結構之間；量測流經該第一導電層結構、該開口結構及該第二導電層結構之一電流；依據該電位差及該電流計算一阻值；以及依據該阻值，判斷一測試結果。
13. 如申請專利範圍第12項所述之半導體結構的測試方法，其中該開口結構包括複數個開口，每該開口中設有該導體柱，該第一導電層結構包括複數個第一導電層，該第二導電層結構包括複數個第二導電層，該些第一導電層及該些第二導電層係交錯設置且電性連接該導體柱，每該第一導電層及每該第二導電層係分別設於每該開口中心軸的相對側，且施加該電位差於該第一導電層結構及該第二導電層結構之間之步驟包括：施加該電位差於每該第一導電層與該些第二導電層中相鄰之第二導電層之間。
14. 如申請專利範圍第12項所述之半導體結構的測試方法，其中依據該阻值，判斷該測試結果之步驟包括：依據該阻值，判斷設置於該開口結構中的該導電層之填充品 質。
15. 如申請專利範圍第12項所述之半導體結構的測試方法，其中於提供該半導體結構之步驟中，該介電層包括一氧化層，且更提供一障壁層設於該氧化層上，其中該開口結構之維度至少為該第一導電層結構及該第二導電層結構之維度的100倍。
16. 如申請專利範圍第15項所述之半導體結構的測試方法，其中於提供該半導體結構之步驟中，該開口結構僅貫穿該基板之一側，且該介電層更設於該開口結構之一底表面上，且該半導體結構更包括一主動元件設於該開口結構之週邊。
17. 如申請專利範圍第15項所述之半導體結構的測試方法，其中該基板具有一第一表面及一第二表面相對該第一表面而設，於提供該半導體結構之步驟中，更包括：設置該第一導電層結構及該第二導電層結構於該基板之該第一表面上，且由該基板之該第一表面朝該導體柱的方向延伸，跨越該介電層及該障壁層並延伸至該導體柱的表面上。
18. 如申請專利範圍第12項所述之半導體結構的測試方法，其中該開口結構係貫穿該基板之兩側，該開口結構包括一第一開口及一第二開口，該第一開口之一側連接該第一導電層結構，該第二開口之一側連接該第二導電層結構，於提供該半導體結構之步驟中，更包括：提供一導電凸塊，設置於該第一開口之另一側及該第二開口之另一側；以及 電性連接該導電凸塊之一第一接點與該第一開口之該另一側，且電性連接該導電凸塊之一第二接點與該第二開口之該另一側，且依據該阻值，判斷該測試結果之步驟包括：依據該阻值，判斷該第一開口及該第二開口與該導電凸塊的電性連接之品質。
19. 如申請專利範圍第12項所述之半導體結構的測試方法，其中該開口結構包括複數個開口，該些開口排列成一開口陣列，該第一導電層結構包括複數個第一導電層，且該第二導電層結構包括複數個第二導電層，該些第一導電層及該些第二導電層係交錯設置，於提供該半導體結構之步驟中，更包括：提供一導電凸塊陣列，包括複數個導電凸塊，設置於該開口陣列之一側，每該導電凸塊係電性連接該開口陣列中至少兩個相鄰之開口之一側；以及電性連接該些第一導電層及該些第二導電層至該開口陣列之另一側，使得該些第一導電層之一及該些第二導電層之一分別連接至該至少兩個相鄰之開口之另一側，且依據該阻值，判斷該測試結果之步驟包括：依據該阻值，判斷該開口陣列與該導電凸塊陣列的電性連接之品質。
20. 如申請專利範圍第12項所述之半導體結構的測試方法，其中該開口結構包括複數個開口，該些開口未貫穿該基板之一側， 該介電層包括一氧化層設置於該開口結構之該側壁及一底表面上，且更提供一障壁層設於該氧化層上且對應於該開口結構之該側壁及該底表面上，且依據該阻值，判斷該測試結果之步驟包括，依據該阻值，判斷該開口結構中的該導電層之填充品質；以及對該基板執行一研磨步驟，使得該開口結構暴露於該基板之該側，提供一導電凸塊鄰設於該基板之該側且電性連接至該開口結構，施加一另一電位差於該些開口中相鄰之兩開口間，使得該相鄰之兩開口間具有另一電流，依據該另一電位差及該另一電流計算另一阻值，判斷該相鄰之兩開口與該導電凸塊的電性連接之品質。