KR101120683B1 - 3차원 칩 스택의 실리콘 삽입기 시험 - Google Patents

3차원 칩 스택의 실리콘 삽입기 시험 Download PDF

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Abstract

실리콘 삽입기의 시험 방법은 테스트 프로브 및 전기 전도성 유리 핸들러를 채용한다. 실리콘 삽입기는 그의 마주보는 주 표면 사이에서, 즉, 상기 삽입기의 테스트 측으로부터 삽입기의 전도성 유리 핸들러까지, 연장하는 다중 배선을 포함한다. 유리 핸들러 측에 있어서, 삽입기는 유리 핸들러 측의 몇몇 배선에서의 개방 영역 및 유리 핸들러 측의 기타 배선에서의 잔류 레지스트 영역을 갖는 패턴 절연 레지스트의 층을 포함한다. 삽입기는 유리 핸들러 측의 개방 영역에서 배선을 함께 결합하는 전도성 접착층을 포함할 수 있다. 여기서, 프로브는 테스트 신호를 삽입기의 테스트 측의 일 위치에서 제 1 배선으로부터, 제 1 배선을 통해, 전도성 접착층을 통해, 제 2 배선을 통해 삽입기의 테스트 측의 다른 프로브까지 전송할 수 있다. 시험 방법은 삽입기의 동일면 프로브 시험을 제공한다. 시험 방법은 또한 전도성 유리 핸들러로의 부하 또는 전력 인가 및 실리콘 삽입기의 테스트 측의 회로 및 배선의 시험을 제공한다.
실리콘 삽입기, 테스트 프로브, 유리 핸들러, 배선, 레지스트

Description

3차원 칩 스택의 실리콘 삽입기 시험{SILICON INTERPOSER TESTING FOR THREE DIMENSIONAL CHIP STACK}
본 발명은 실리콘 집적 회로 칩(IC)에 관한 것으로서, 특히, 다중-층 및 다중-칩 IC 제조 및 시험 방법에 관한 것이다.
현대의 IC 설계는 수동 구성요소(passive components) 뿐만 아니라 반도체 활성 소자를 포함하는 다중 층의 집적을 포함한다. 별개의 IC 칩들이 서로 수직으로 적층 또는 부착되어 다중-칩 스택을 형성할 수 있다. 칩 스택은 3차원(3D) 패키지로서, 이는 칩 스택을 통해 신호 및 전력을 통과시키도록 상호 연결 관통 구조를 필요로 한다. 실리콘 삽입기는 관통 구조를 수용하는 IC 칩을 포함한다.
본 발명의 목적은 테스트 시스템이 실리콘 삽입기 다이 구조를 채용하여 3차원 칩 스택 기술의 개발을 도울 수 있는 방법을 제공하는 데 있다.
일 실시예에 있어서, 반도체 삽입기를 제조하는 방법이 개시된다. 상기 방법은 반도체 물질의 삽입기 부-조립체를 형성하는 단계를 포함하며, 상기 반도체 물질은 상기 삽입기 부-조립체의 제 1 표면으로부터 상기 삽입기 부-조립체의 제 2 표면까지 연장하는 제 1, 제 2 및 제 3 배선을 포함하되, 상기 제 1 및 제 2 표면은 서로 반대쪽에 위치하는 주 표면이다. 상기 방법은 상기 제 1, 제 2 및 제 3 배선 중 일부에 부착되는 전자 회로를 구성하도록 능동 및 수동 요소를 포함할 수 있는 삽입기에 적용 가능하다. 상기 방법은 또한 상기 제 1 및 제 2 표면 중 단지 하나로부터 상기 능동 및 수동 요소까지의 배선을 수용할 수 있는 삽입기에 적용 가능하다. 상기 방법은 또한 상기 삽입기 부-조립체의 제 1 표면상에 비-전도성 층을 형성하는 단계를 포함한다. 상기 방법은 상기 제 1 및 제 2 배선에서 개방 영역을 형성하도록 상기 제 1 및 제 2 배선에서 상기 비-전도성 층의 일부를 선택적으로 제거하는 단계를 더 포함하여, 상기 제 1 및 제 2 배선이 아닌 곳에 잔류 비-전도성 층을 형성한다. 상기 방법은 상기 개방 영역 및 잔류 비-전도성 층 부분을 덮는 상기 삽입기 부-조립체의 제 1 표면에 인접한 전도성 접착층을 도포하는 단계를 더 포함한다.
다른 실시예에 있어서, 반도체 물질의 삽입기 부-조립체를 포함하는 반도체 삽입기가 개시되는바, 상기 반도체 물질은 상기 삽입기 부-조립체의 제 1 표면으로부터 상기 삽입기 부-조립체의 제 2 표면까지 연장하는 제 1, 제 2 및 제 3 배선을 포함하되, 상기 제 1 및 제 2 표면은 서로 반대쪽에 위치하는 주 표면이다. 상기 삽입기는 상기 제 1, 제 2 및 제 3 배선의 일부에 부착되는 전자 회로를 구성하는 능동 및 수동 요소를 포함할 수 있다. 일 실시예에 있어서, 상기 삽입기는 상기 제 1 및 제 2 표면 중 단지 하나로부터 상기 능동 및 수동 요소까지 배선을 포함할 수 있다. 상기 반도체 삽입기는 또한 상기 삽입기의 제 1 표면상에 비-전도성 층을 포함하며, 상기 비-전도성 층은 상기 비-전도성 층이 제거되는 상기 제 1 및 제 2 배선에서 개방 영역을 포함하여, 상기 제 1 및 제 2 배선이 아닌 곳에 잔류 비-전도성 층을 형성한다. 상기 반도체 삽입기는 상기 개방 영역 및 잔류 비-전도성 층 부분을 덮는 상기 삽입기 부-조립체의 제 1 표면에 인접한 전도성 접착층을 더 포함한다.
첨부 도면은 본 발명의 바람직한 실시예를 도시할 뿐이며 본 발명의 사상이 다른 균등한 효과의 실시예들에도 적용되므로 본 발명의 범주를 제한하지는 않는다.
본 발명에 따라, 실리콘 삽입기 상의 불량 또는 고장 난 부품을 격리하고 차후의 IC 생산 과정 단계에서 상기 삽입기의 사용을 배제하는 것이 가능하다.
현대의 집적 회로(IC) 제조 공정은 시작부터 종료까지 많은 수의 공정 단계를 필요로 한다. 실리콘 삽입기는 다중-칩 또는 3차원 칩 스택의 제조 공정 중에 핵심적 역할을 수행한다. 3차원 칩 스택 기술은 하나의 집적 회로(IC)를 다른 것 위에 수직으로 적층하는 방법을 제공한다. 상기 3차원 칩을 구성하는 IC 칩은 실리콘 관통 비아(TSV)를 적층 및 활용하여 3차원 칩 스택 내의 다중 칩을 상호 연결하며, 이는 본 명세서에서 실리콘 삽입기로서 칭해진다. 3차원 칩 스택은 몇몇 통상의 단일 기판 IC 패키지 설계와 비교하여 전체 크기 및 전력 소비를 감소시킬 수 있다. 실리콘 삽입기 설계 및 시험은 전체 IC 제조 공정의 중요한 양태이다.
도 1은 실리콘 삽입기(125) 테스트 설비(100)를 도시하는 블록 다이어그램이다. 실리콘 삽입기 테스트 설비(100)는 시험 중인 실리콘 삽입기(125)를 포함한다. 실리콘 삽입기(125)는 냉판(cold plate)을 전도성 유리 핸들러(140)에 결합시킨다. 본 명세서에 사용되는 바와 같이, "전도성"이란 용어는 전기 전도성을 의미한다. 본 명세서에 사용되는 바와 같이, "절연"이란 용어는 전기 절연을 의미한다. 전도성 유리 핸들러(140)는 시험 중인 실리콘 삽입기(125)에 대한 열 제어 및 전압 바이어스 전위를 제공할 수 있다. 일 예에 있어서, 전도성 유리 핸들러(140)는 전력(VDD)과 결합하여 그에게 전압 바이어스(145)를 제공할 수 있다. 다른 예에 있어서, 전도성 유리 핸들러(140)는 접지(GND), 부유(floating, 비-연결), 또는 시험 중의 다른 바이어스 전압을 포함하는 다른 전압에 연결될 수 있다. 테스트 프로브 조립체(150)는 전도성 프로브(151, 152, 153) 등과 같은 전기 전도성 프로브를 통해 실리콘 삽입기(125)와 결합한다. 테스트 프로브 조립체(150)는 전도성 프로브(151, 152, 153) 등에서 테스트 전압을 인가 또는 수신할 수 있다.
테스트 프로브 조립체(150)는 전도성 프로브(151, 152, 153) 등과 같은 많은 수의 전기 전도성 프로브를 채용할 수 있다. 전도성 프로브(151, 152, 153) 등은 실리콘 삽입기(125)의 회로 및 기타 테스트 설비(100) 하드웨어에 전기적 연결을 제공한다. 예를 들면, 전도성 프로브(151)는 제어된 붕괴 칩 연결 (C4) 범프 또는 실리콘 삽입기(125)의 상면 상의 본드 패드(이하에서 도 2A 내지 도 2E를 참조로 도시됨)로 전기 접촉을 형성함으로써 테스트 프로브 조립체(150) 및 단일 노드의 실리콘 삽입기(125) 사이에 전기적 연결을 제공할 수 있다. 일 실시예에 있어서, 예를 들면, 전도성 프로브(151)는 도 2A에 도시된 바와 같이 실리콘 삽입기(125)의 테스트 측면(125A) 상의 충전-관통 비아(FTV(filled-through via))에 테스트 전압을 제공할 수 있다. 충전-관통 비아(FTV)는 실리콘 관통 비아(TSV(through silicon via)로서 불릴 수 있다.
도 2A 내지 도 2E는 본 발명의 3차원 칩 스택 실리콘 삽입기 시험 방법을 설명하는 실리콘 삽입기(125) 조립체를 상세히 도시한다. 도 2A는 상호 연결 IC 층의 측면도로서 실리콘 삽입기(125)의 단면의 일부를 도시한다. 실리콘 삽입기(125)는 충전-관통 비아(FTV210, FTV215, FTV220)를 포함한다. 일 예에 있어서, FTV(210)은 전기적 연결을 제공하도록 텅스텐(W)을 채용한다. 실제로, 실리콘 삽입기(125)는 FTV(210), FTV(215), FTV(220) 이상의 많은 FTV를 채용하여 실리콘 삽입기(125)의 내부 구조 및 실리콘 삽입기(125)의 테스트 측면(125A) 사이에 전기적 연결을 제공할 수 있다.
공급 전압(VDD) 평면(230) 및 접지(GND) 평면(235)은 라인의 최종(back-end-of-line, BEOL) 공정이 실리콘 삽입기(125) 제조 중에 형성할 수 있는 내부 금속 층이다. 통상의 반도체 공정은 실리콘 삽입기(125) 내에 능동 또는 수동 소자를 형성할 수 있다. 실리콘 삽입기(125)의 수동 소자는 DT(deep trench) 커패시터, 레지스터, 배선 및 기타 수동 소자를 포함할 수 있다. 실리콘 삽입기(125)의 능동 소자는 트랜지스터, 다이오드, 및 기타 능동 소자를 포함할 수 있다. 일 실시예에 있어서, DT 커패시터(250) 및 기타 DT 커패시터는 실리콘 삽입기(125)에 연결하는 소자용 디커플링 커패시턴스를 사용하여 전력 디커플링을 제공할 수 있다. 예를 들면, 3차원 칩 스택에 있어서, 실리콘 삽입기(125) 내에 포함되는 DT 커패시터(250) 및 기타 DT 커패시터는 신호 노드 전압 변화와 같은 칩 레벨 스위칭 동작으로 인해 전력 노이즈를 현저하게 감소시킬 수 있다.
VDD 상면 본드 패드(260) 또는 C4 범프는 VDD 평면(230)과 결합한다. GND 상면 본드 패드(262)는 GND 평면(235)과 결합한다. 신호 상면 본드 패드(264)는 FTV(220)와 결합한다. 실리콘 삽입기(125)는 실리콘 삽입기 부-조립체(275) 내에 능동 및 수동 회로를 포함할 수 있다. 실리콘 삽입기 부-조립체(275)는 실리콘 삽입기(125)의 기판을 형성하도록 결합하는 다중 유전, 폴리실리콘, 및 기타 층을 포함할 수 있다. 전기 절연 물질 또는 포토레지스트의 레지스트 층(265)은 도시된 바와 같은 실리콘 삽입기 부-조립체(275)의 상부를 피복 한다. 이러한 방식에 있어서, 레지스트 층(265)은 실리콘 삽입기의 상면(125B)을 형성한다. 차후 공정은 이하에서 도 2B를 참조로 설명되는 바와 같은 잔류 레지스트의 전기 절연 영역을 제공하도록 레지스트 층(265)의 일부를 선택적으로 제거할 수 있다.
도 2B는 레지스트 층(265)의 선택된 부분의 제거를 도시한다. 리소그래피(lithography) 및 기타 공정은 잔류 레지스트 영역(200) 및 기타 잔류 레지스트 영역(도시하지 않음)을 형성하는 실리콘 삽입기(125) 제조 중에 레지스트 층(265)의 선택된 부분을 제거할 수 있다. 잔류 레지스트 영역(280)은 전기 절연 특성을 보여주는 실리콘 삽입기(125)의 레지스트 영역이다. 일 예에 있어서, 잔류 레지스트 영역(280)은 GND 상면 본드 패드(262)의 전기 절연을 상면 또는 전도성 유리 핸들러 측면(125B)에 제공한다. 일 실시예에 있어서, 리소그래피 및 기타 공정은 VDD 상면 본드 패드(260) 및 도시된 바와 같은 신호 상면 본드 패드(264) 위 및 둘레의 레지스트 층(265)을 선택적으로 제거한다.
도 2C는 도 2C 내지 도 2E의 전도성 유리 핸들러 측면(125B')을 형성하기 위한 실리콘 삽입기 부-조립체(275)의 상면 위의 전도성 접착층(270)의 배치를 도시한다. 전도성 유리 핸들러 측면(125B')은 전도성 접착층(270)의 상면 및 실리콘 삽입기(125)의 상면이다. 도 2C는 실리콘 삽입기(125)를 위한 조립체 또는 제조 공정의 완료를 도시한다. 도 2D는 실리콘 삽입기(125)의 상면(125B')에 대한 전기 전도성 유리 핸들러(140)의 부착을 도시한다. 전도성 유리 핸들러(140)는 전도성 유리 핸들러(140)에 대한 VDD 또는 기타 전압과 같은 전압 바이어스(145)를 제공할 수 있다. 시험 중인 실리콘 삽입기(125)의 일 실시예에 있어서, 전압 바이어스(145)는 부유하며 전도성 유리 핸들러(140)에 아무런 바이어스 또는 전압 전위도 제공하지 않는다. 충전-관통 비아(FTV 210), VDD 평면(230) 및 VDD 상면 본드 패드(260)는 삽입기(125)의 테스트 측면으로부터 전도성 접착층(270)까지 연장하는 하나의 배선을 함께 형성한다. 충전-관통 비아(FTV 215), 접지(GND) 평면(235) 및 접지(GND) 상면 본드 패드(262)는 삽입기(215)의 테스트 측면(125A)으로부터 DT 커패시터와 같은 내부 실리콘 삽입기(125) 회로 요소까지 연장하는 다른 배선을 함께 형성한다. 전기 비-전도성 잔류 레지스트 영역(280)은 전도성 접착층(270)을 통한 VDD 쇼트에 대한 접지가 없음을 보장한다. 충전-관통 비아(FTV 220) 및 신호 상면 본드 패드(264)는 삽입기(125)의 테스트 측면(125A)으로부터 전도성 접착층(270)까지 연장하는 다른 배선을 함께 형성한다.
실리콘 삽입기(125)는 도 3을 참조로 이하에서 설명되는 상부 IC 다이(380)와 같은 부착 다이를 위한 디커플링 커패시턴스, 전기 연결 및 전력 조정을 제공할 수 있다. 실리콘 삽입기(125)의 구조는 양측의 마주보는 측면(125A, 125B')를 통한 테스트 가능성을 제공한다. 예를 들면, 도 1 및 도 2의 테스트 설비(100)는 전도성 유리 핸들러(140)를 채용하여 전압 바이어스(145)를 실리콘 삽입기(125)의 일 측에 제공할 수 있다. 일 실시예에 있어서, 테스트 프로브 조립체(150)는 전도성 프로브(151, 152)를 사용하여 전도성을 측정하여 전도성 유리 핸들러(140)로부터 연결 또는 바이어스 전압(145)을 검출할 수 있다. 시험 중에, 실리콘 삽입기(125)는 능동이거나 외부 전원으로부터 전압 바이어스(145) 부하일 수 있다. 전도성 유리 핸들러(140)에 인가되는 전압 바이어스(145)는 DT 커패시터(250) 및 기타 회로 또는 소자(도시하지 않음)와 같은 실리콘 삽입기(125) 내의 회로에 대한 시험을 위 한 VDD 또는 전원 부하를 공급한다. 예를 들면, 사용자는 전도성 프로브(152)를 통해 전압(VDD)을 전도성 유리 핸들러(140)로 그리고 접지를 FTV(215)로 인가할 수 있다. 이러한 경우, 사용자는 DT 커패시터(250), 예를 들면, 또는 기타 내부 회로(도시하지 않음)와 같은 삽입기 내의 회로를 시험할 수 있다. 이러한 특정 시험에 있어서, 시험 비아는 전도성 유리 핸들러(140) 및 152와 같은 프로브 사이이다. 다시 말하면, 이러한 시험은 DT 커패시터(250)를 통해 유리 핸들러 측면(125B')으로부터 테스트 측면(125A)까지 또는 그 사이의 전압 극성(VDD)에 따라 그 반대로 "삽입기를 통과"하는 것이다.
도 2D를 참조하면, 본 발명의 삽입기 및 시험 방법의 다른 실시예에 있어서, FTV(210) 및 FTV(220)과 같은 FTV는 바닥면에서 상면으로 및 복귀 연속 시험 가능성을 제공한다. 잔류 레지스트 영역(280) 및 기타 레지스트(도시하지 않음)와 같은 전기 절연 포토레지스트 영역의 적절한 배치 및 배향에 따라, 테스트 프로브 조립체(150)는 전력, 신호 또는 특정 테스트 전압을 실리콘 삽입기(125)의 일측, 즉, 시험 측면(125A)에 인가할 수 있다. 테스트 프로브 조립체(150)는 그가 관통 FTV(220) 및 후방 관통 FTV(210)과 같은 삽입기 구조를 통과함에 따라 특정 테스트 전압을 수신한다. 본 예에 있어서, 전기 전도성 비아는 FTV(220), 신호 상면 본드 패드(264), 전도성 접착층(270), VDD 상면 본드 패드(260), VDD 평면(230), 및 FTV(210)을 포함한다. 이러한 시험 중에, 전도성 유리 핸들러(140) 전압 바이어스(145)는 부유이거나 바이어스 전압을 제공하지 않는다. 이러한 접근 방식은 테스트 신호 또는 전압이 삽입기(125)를 통해 전도성 프로브(153)에서 삽입기의 일 측으로부터 삽입기의 동일 측면까지 후방으로, 즉, 전도성 프로브(151)까지 흐르기 때문에 일면 시험(one-sided-testing) 또는 동일면 시험(same-sided testing)을 제공한다.
일 실시예에 있어서, 동일면 시험은 실리콘 삽입기(125) 회로 요소를 통한 전도성 시험을 포함한다. 특히, 테스트 신호 또는 전압은 FTV(220) 및 신호 상면 패드(264)가 형성하는 배선을 통해 전도성 프로브(153)로부터 흐르며, 전도성 접착층(270)을 통해 유동하여 VDD 상면 본드 패드(260), VDD 평면(230) 및 FTV(210)이 형성하는 배선을 통해 전도성 프로브(151)로 돌아간다. 테스트 신호 또는 전압은 테스트 신호 또는 전압이 배향되는 삽입기의 동일 측면으로, 즉, 도 2D에 도 시된 바와 같은 삽입기(125)의 테스트 측면으로 복귀한다. 도 2D의 예에 있어서, DT 커패시터(250)는 하나의 배선의 VDD 평면(230)을 다른 배선의 GND 평면(235)과 결합시킨다. 커패시터(250)의 동일면 시험은 각각 전도성 프로브(151, 152)를 통해 FTV(210) 및 FTV(215) 사이에 테스트 전압을 공급함으로써 달성된다.
이러한 동일면 시험 방식에 있어서, 시험에 수반되지 않는 본드 패드는 이러한 본드 패드 위 및 주변의 잔류 레지스트 영역을 나타낸다. 예를 들면, 잔류 레지스트 영역(280)은 GND 상면 본드 패드(262) 위 및 둘레이다. 이는 본드 패드(262), GND 평면(235) 및 FTV(215)에 의해 형성되는 배선을 시험으로부터 효과적으로 격리한다. 반면, 동일면 시험에 포함되는 이들 본드 패드는, 도 2D에 도시된 바와 같이, 제거되는 본드 패드의 위 및 둘레의 레지스트를 갖는다. 이는 본드 패드(260, 264)를 전도성 접착층(270)에 노출시켜, 동일면 시험 중에 그 사이의 전 류 유동을 허용한다. 이러한 방식의 동일면 시험 중에, 전도성 유리 핸들러(140)는 부유, 다시 말하면, 전압 바이어스(145)는 특정 전압 전위에 연결되지 않는다. 실리콘 삽입기(125)의 FTV(도시하지 않음)와 같은 다른 노드의 상호 작용은 어떠한 동일면 시험 결과에든 영향을 미칠 수 있다.
이러한 동일면 시험 방법의 다른 실시예에 있어서, 전압 바이어스(145)는 전도성 유리 핸들러(140) VDD 또는 시험용 전원 부하를 실리콘 삽입기(125) 내의 회로에 제공한다. 이러한 회로는 DT 커패시터(250), 또는 기타 집적 회로 및 소자(도시하지 않음), 예를 들면, 실리콘 삽입기(125)의 저 강하 선형 전압 조정기(low drop out linear voltage regulator)를 포함한다. 이들 회로는 실리콘 삽입기(125)의 테스트 측면(125A) 상에 VDD 배선을 갖지 않을 수 있다. 실리콘 삽입기(125)의 전도성 유리 핸들러 측면(125B)에 인접한 잔류 레지스트 영역(280)과 같은 레지스트 영역은, 시험 중인 GND 상면 본드 패드(262)와 같은, 실리콘 삽입기(125)의 특수 영역을 전기적으로 격리시킨다.
도 2E는 능동 또는 수동 전자 회로 요소를 포함할 수 있는 전자 회로(251)를 포함하는 실리콘 삽입기(125)를 도시한다. 전자 회로(251) 및 기타 집적 회로(도시하지 않음)와 같은 실리콘 삽입기(125)의 회로 또는 소자는 실리콘 삽입기(125)의 테스트 측면(125A) 상에 배선을 갖지 않을 수 있다. 도 2E에 도시된 바와 같이, 실리콘 삽입기(125)는 실리콘 삽입기(125)의 전도성 유리 핸들러 측면(125B)에 잔류 레지스트 영역(280)과 같은 레지스트 영역을 채용한다. 잔류 레지스트 영역은, 테스트 측면(125A) 상에서 사용 가능한 독립 접지 또는 전원 을 갖지 않을 수 있는 실리콘 삽입기(125) 내의 전자 회로(251)와 같은, 회로의 시험 중의 전기적 격리를 제공한다. 예를 들면, 전도성 유리 핸들러(140)는 도 2E에 도시되지 않은 기타 본드 패드뿐만 아니라 VDD 상면 본드 패드(160) 및 신호 상면 본드 패드(264)와 같은 VDD 및 신호 본드 패드에 전압 바이어스(145) 부하를 제공할 수 있다. 전압 바이어스(145)의 인가 중에, 전도성 프로브(152)와 같은 테스트 프로브는 GND를 바이어스 하여 전자 회로(251)에 전류를 인가할 수 있다. 실리콘 삽입기(125)의 테스트 측면(125A) 상의 FTV(210)와 같은 기타 배선은 전자 시스템(251)으로 또는 그로부터의 신호 액세스를 제공할 수 있다. 이러한 방식은 실리콘 삽입기(125)의 일측으로부터의 전압 소스에 의해 전자 회로(251)에 전원을 인가함으로써 관통 삽입기 또는 양면 시험(two-sided testing)을 제공한다. 양면 시험 방식 또한 실리콘 삽입기(125)의 반대쪽 측면으로부터 접지 및 테스트 신호를 제공한다.
도 2F는 인접 다이에 부착하기 위한 실리콘 삽입기 조립 준비를 위한 전도성 유리 핸들러(140) 및 기타 구조의 분리 후의 실리콘 삽입기를 도시한다. 특히, 도 2F는 실리콘 삽입기(125)의 실리콘 삽입기 조립 준비 구조를 형성하기 위한 전도성 유리 핸들러(140), 전도성 접착층(270) 및 잔류 레지스트 영역(280)의 분리를 도시한다. 다른 실시예에 있어서, 도 2F에 도시된 바와 같은 실리콘 삽입기(125)는 추가 구조의 형성을 수행할 수 있다. 예를 들면, 실리콘 삽입기(125)는, 도 2D 또는 도 2E에 도시된 바와 같이, 추가 시험을 위해 전도성 접착층(270) 및 전도성 유리 핸들러(140)와 같은 잔류 레지스트 영역(280) 또는 기타 영역과 같은 레지스트 영역의 형성을 수행할 수 있다. 잔류 레지스트 영역(280)의 시험 후, 전도성 접착층(270) 및 전도성 유리 핸들러(140)는 도 2F네서 설명한 바와 같은 분리 과정을 수행하여 도시된 바와 같은 실리콘 삽입기 조립체를 형성한다.
도 3은 높은 레벨에서의 실리콘 삽입기(125) 조립 공정(단계 1 내지 단계 4)을 도시한다. 실리콘 삽입기(125)를 사용하는 칩 스택 조립체 이전에 실리콘 삽입기(125)를 시험하는 것이 바람직하다. 조기 실리콘 삽입기 시험은 칩 스택 완료와 같은 최종 IC 생산 이전에 더욱 양호하게 문제점을 검출할 수 있도록 한다. IC 제조 공정에서의 실리콘 삽입기(125)의 조기 시험은 IC 양품율, 제조 비용 및 기타 변수를 향상시킬 수 있다. 실리콘 삽입기(125) 조립 공정은 점선으로 도시된 조립체(310)를 형성하도록 전기 전도성 유리 핸들러(140)에 실리콘 삽입기(125)를 부착하는 단계 1을 포함한다. 전도성 유리 핸들러(140)는 구조적 플랫폼을 제공하여 이동 또는 다른 제조 공정 중에 실리콘 삽입기(125)를 보호한다. 예를 들면, 전도성 유리 핸들러(140)는 시험 중인 실리콘 삽입기(125) 용 지지체 또는 캐리어를 제공한다. 실리콘 삽입기(125)는 잔류 레지스트 영역(280)과 같은 잔류 전기 비-전도성 또는 절연 레지스트 영역을 포함할 수 있다. 잔류 레지스트 영역(280)은 GND 상면 본드 패드(262)와 같은 실리콘 삽입기(125) 구조의 일부를 절연한다.
단계 1은 다른 IC 다이 구조에 삽입기를 부착하기 전 시험중에 제조 공정이 채용할 수 있는 실리콘 삽입기 조립체(310)를 제공한다. 단계 2는 조립체(330)를 형성하도록 단계 1의 실리콘 삽입기 조립체에 세라믹 캐리어(340)를 부착하는 것을 도시한다. 이는 캐리어 상의 상면 본드 패드(262)와 같은 전도성 회로 패드에 대한 FTV의 솔더 배선을 포함할 수 있다. 본 공정의 일부로서, 전기 절연 언더필(underfill)의 추가는 실리콘 삽입기(125) 및 세라믹 캐리어(340) 사이의 기계적 안정성 또는 배선 보호를 제공할 수 있다. 일 실시예에 있어서, 유기-기반 캐리어는 세라믹 캐리어(340)의 위치에서 사용될 수 있다. 세라믹 캐리어(340), 유기-기반 캐리어, 및 기타 캐리어는 플립-칩의 예들이다. 세라믹 캐리어(340)의 구조적 지지에 따라, 전도성 유리 핸들러(140)는 더 이상 구조적 요구 조건은 되지 않는다. 단계 3은 조립체(350)을 제공하기 위한 단계 2의 조립체(330)로부터 전도성 유리 핸들러(140), 전도성 접착층(270) 및 모든 잔류 레지스트 영역의 분리를 도시한다. 실리콘 삽입기(125) 부착 방법은 레이저 절제 또는 다른 기술을 채용하여 도 2E에 도시된 바와 같이 전도성 유리 핸들러(140), 전도성 접착층(270) 및 잔류 레지스트 영역(280)을 제거할 수 있다.
조립체(350)의 실리콘 삽입기(125)의 노출 표면을 세척한 후, 상부 다이(380), 즉, IC는 저 용융 합금 또는 단계 4의 기타 연결 공정을 사용하여 실리콘 삽입기(125)에 부착하여 조립체(370)를 형성한다. 실리콘 삽입기 조립 공정은 실리콘 삽입기(125) 조립체를 완성하는 언더필 단계를 포함할 수 있다. 언더필은 상부 다이(380) 및 실리콘 삽입기(125) 조립체의 125B 사이, 그리고 실리콘 삽입기(125)의 125A 및 세라믹 캐리어(340) 사이에 3차원 칩 스택을 연결하는 전기 배선 주위의 전기 절연 구조 물질을 형성한다.
도 4는 본 발명의 실리콘 삽입기(125) 제조 방법의 일 실시예를 설명하는 순서도이다. 일 실시예에 있어서, 실리콘 삽입기(125) 제조 및 생산 방법은 깊은 트렌치 (DT) 커패시터(250)와 같은 박막 소자를 삽입기 내에 형성하는 것을 포함하는 반도체 생산 단계를 포함한다. 실리콘 삽입기(125) 제조 방법은 리소그래피, 증착, 에칭 및 기타 공정과 같은 다중 제조 공정을 포함할 수 있다. 각각의 실리콘 삽입기(125) 제조 공정은 리소그래퍼, 에처, 증착 설비 및 기타 박막 반도체 제조 설비와 같은 제조 설비를 채용할 수 있다. 실리콘 삽입기(125) 제조 방법은 통상 블록(405)에서 시작한다.
일 실시예에 있어서, 실리콘 삽입기(125) 제조 공정을 블록(410)으로 표시된 패드 필름 증착 단계를 포함한다. 패드 필름 증착은 P-기판 또는 기타 기판 위에 폴리실리콘을 증착하여 도 2A에 도시된 바와 같이 실리콘 삽입물 부-조립체(275)와 같은 베이스 층을 형성한다. 제조 공정은 블록(415)으로 표시된 실리콘 삽입기 부-조립체(275) 상의 리소그래피 및 에칭 작업을 수행한다. 예를 들면, 실리콘 삽입기(125) 제조 공정은 리소그래피 또는 에칭 기술을 사용하여 2.3 미크론 자외선(UV) 레지스트 층을 실리콘 삽입기 부-조립체(275)의 상면에 도포할 수 있다. UV 레지스트 및 에칭 작업은 실리콘 삽입기 부-조립체(275)의 상면에 개방 영역을 형성하여 실리콘 삽입기 부-조립체(275) 내의 FTV(210), FTV(215), FTV(220), 또는 기타 비아와 같은 비아의 형성을 돕는다.
제조 공정은 블록(420)으로 표시된 깊은 반응 이온 에칭(DRIE) 단계를 포함한다. DRIE 단계는 충전-관통 비아(FTV) 또는 실리콘 관통 비아(TSV)의 형성을 위한 실리콘 삽입기 부-조립체(275)의 개방 영역에 대한 플라즈마 레지스트 스트립 및 습식 세척 작업을 포함한다. 제조 공정은 블록(425)으로 표시된 대로 FTV를 형성한다. 일 예에 있어서, 제조 공정은 텅스텐(W)과 같은 전기 전도성 물질을 증착 하여 실리콘 삽입기 부-조립체(275) 내에 FTV(210), FTV(215), FTV(220), 또는 기타 비아와 같은 FTV를 형성하는 단계를 포함한다. 제조 공정은 블록(430)으로 표시되는 바와 같이 박막 소자를 형성한다. 일 예에 있어서, 박박 처리 공정은 깊은 트렌치 (DT) 커패시터와 같은 박막 소자를 형성한다. 이러한 DT 커패시터의 하나의 예는 DT 커패시터(250)이다.
에칭, 리소그래피, 증착 및 기타 공정은 블록(435)으로 표시된 바와 같이 VDD, GND, 및 신호 평면을 형성한다. 제조 공정은 실리콘 삽입기 부-조립체(275)의 VDD 평면(230), GND 평면(235) 및 기타 평면과 같은 VDD, GND, 및 신호 평면을 형성한다. 에칭, 리소그래피, 증착 및 기타 공정은 블록(440)으로 표시된 바와 같이 VDD, GND, 및 신호 상면 본드 패드를 형성한다. 제조 공정은 실리콘 삽입기 부-조립체(275)의 상면 위의 VDD 상면 본드 패드(260), GND 상면 본드 패드(262) 및 신호 상면 본드 패드(264)와 같은 VDD, GND, 및 신호 상면 본드 패드를 형성한다. 실리콘 삽입기 부-조립체(275)는 FTV(210), VDD 평면(230), 및 VDD 상면 본드 패드(260)의 인접 구조를 포함한다. 이들 인접 구조는 실리콘 삽입기 부-조립체(275)의 테스트 측(125A)으로부터 상면까지 실리콘 삽입기 부-조립체(275)를 통해 전기 연결 또는 전기 경로를 제공하는 배선을 함께 형성한다. FTV(215), GND 평면(235), 및 GND 상면 본드 패드(262)는 실리콘 삽입기 부-조립체(275)를 통해 전기 전도성 경로를 제공하는 다른 배선을 함께 형성한다. FTV(220), 즉 신호 상면 본드 패드(264)의 주변 구조는 실리콘 삽입기 부-조립체(275)를 통해 다른 전기 전도성 경로를 제공하는 다른 배선을 함께 형성한다.
제조 공정은 블록(445)으로 표시된 바와 같이 레지스트 층(265)을 형성한다. 예를 들면, 스트립 레지스트 및 습식 에칭 시드 Ti/Cu/Ti 공정은 실리콘 삽입기 부-조립체(275)의 상면 또는 전도성 유리 핸들러 측(125B) 상에 레지스트 층(265)을 형성할 수 있다. 레지스트 층(265)은 실리콘 삽입기 부-조립체(275)의 상면 위에 2.5 또는 기타 미크론 네거티브 포토레지스트와 같은 전기 절연 유전층을 형성한다. 일 예에 있어서, 레지스트 층 형성 단계(445)는 도 2A에 도시된 바와 같이 실리콘 삽입기 부-조립체(275)의 전도성 유리 핸들러 측(125B) 상에 레지스트 층(265)을 형성한다. 제조 공정은 블록(450)으로 표시된 바와 같이 레지스트 층의 선택된 구역을 제거한다. 일 예에 있어서, 리소그래피, 에칭, 및 기타 공정은 레지스트 층(265)의 일부를 제거하여 도 2B에 도시된 바와 같이 잔류 레지스트 영역(280)과 같은 전기 절연 레지스트 영역을 형성한다. 일 실시예에 있어서, 잔류 레지스트 영역(280)은 도 2B에 도시된 바와 같이 상면 또는 전도성 유리 핸들러 측(125B) 상의 접점으로부터 GND 상면 본드 패드(262)를 전기적으로 격리시킨다.
제조 공정은 블록(455)으로 표시된 바와 같이 전기 전도성 접착층을 형성한다. 일 예에 있어서, 전기 전도성 접착층(270)은 도 2C에 도시된 바와 같이 실리콘 삽입기 부-조립체(275)의 전도성 유리 핸들러 측(125B')에 5미크론의 두께를 형성한다. 전도성 접착층(270)은 실리콘 삽입기 부-조립체(275) 및 전도성 유리 핸들러(140) 사이에 전기 전도성 인터페이스를 제공한다. 실리콘 삽입기 부-조립체(275) 및 전도성 접착층(270)은 결합하여 도 2C 내지 도 2E에 도시된 바와 같은 실리콘 삽입기(125)를 형성한다. 전기 전도성 유리 핸들러(140)는 블록(140) 으로 표시된 바와 같이 전도성 접착층(270)에 부착된다. 블록(460)으로 표시된 제조 공정은 도 3의 조립체(310)를 형성하는 실리콘 삽입기(125) 조립 공정 단계 1과 일치한다. 일 예에 있어서, 전도성 유리 핸들러(140)는 도 2D에 도시된 바와 같이 실리콘 삽입기(125) 다이에 충분히 구조적인 지지체를 제공하는 700 미크론 두께의 웨이퍼 박리이다.
전술한 방법의 일 실시예에 있어서, 전도성 접착층(270) 및 전도성 유리 핸들러(140)는 이러한 구조 없이도 가능한 우수한 웨이퍼 핸들링 및 시험 특성을 갖는 실리콘 삽입기(125)를 제공한다. 실리콘 삽입기(125) 제조 공정은 블록(465)으로 표시된 바와 같이 웨이퍼 시닝(water thining), 조악화(coarse), 미세 입도 및 연마 단계를 계속 수행한다. 웨이퍼 시닝 공정은 실리콘 삽입기(125)의 테스트 측(125A)으로부터 물질을 제거한다. 도 4의 제조 단계의 완료 시, 실리콘 삽입기(125)는 웨이퍼 프로브 시험 및 기타 시험과 같은 시험 준비가 된 것이다. 실리콘 삽입기(125) 제조 공정은 블록(480)에서 끝난다.
도 5는 실리콘 삽입기(125) 시험 방법의 단계를 설명하는 순서도이다. 그러나, 실리콘 삽입기(125) 시험은 전도성 유리 핸들러(140)의 사용을 포함한다. 전도성 유리 핸들러(140)는 효과적으로 부유하여(float) 전압 바이어스를 보여주지 않는 전압(VDD) 또는 기타 전압에 연결되는 전압 바이어스(145)를 채용한다. 테스트 프로브 조립체(150)는 FTV(210, 215, 220)와 같은 실리콘 삽입기(FTV)의 연결성을 제공한다. 실리콘 삽입기(125) 시험 방법은 블록(405)에서 시작한다. 실리콘 삽입기(125)는 도 1 및 도 2C 내지 도 2E의 전압 바이어스(145)를 사용하여 열 및 전압 바이어스를 제어하는 전도성 유리 핸들러(140)에 부착될 수 있다. 테스트 설비(100)와 같은 테스터는 적절한 시험용 전압으로 전도성 유리 핸들러(140)를 바이어스 할 수 있다. 웨이퍼 테스트 프로브 조립체(150)는 DT 커패시터(250) 및 기타 회로와 같은 실리콘 삽입기(125) 회로를 테스트할 수 있다.
전술한 바와 같이 양면 시험을 수행하기 위해, 테스트 설비(100)는 전도성 유리 핸들러(140)를 통해 실리콘 삽입기(125)의 일 측에 전압 바이어스(145)를 인가한다. 테스트 설비(100)는 실리콘 삽입기(125)의 FTV(210), FTV(215) 및 기타 FTV에 대해 전도성 프로브(151, 152, 153) 등으로 측정하도록 테스트 프로브 조립체(150)를 채용한다. 이러한 경우, 테스트 설비(100)는 삽입기의 양측을 통해 삽입기 내에서, 즉, 실리콘 삽입기(125)의 바닥면 테스트 측(125A) 및 전도성 유리 핸들러 측(125B) 사이에서, 능동 회로를 테스트할 수 있다. 테스트 프로브 조립체(150)는 블록(510)으로 표시된 바와 같이 FTV의 전기 전도성을 테스트할 수 있다. 일 예에 있어서, 테스트 설비(100)는 VDD 전위를 전도성 유리 핸들러(140)에 인가함으로써 FTV(210)용 직렬 저항을 결정한다. 테스트 프로브 조립체(150)는 VDD 상면 본드 패드(260)로부터 실리콘 삽입기(125)의 테스트 측(125A) 상의 FTV(210)까지 전압 강하를 측정한다. 본 발명의 시험 방법의 다른 실시예에 있어서, 테스트 설비(100)는 전류 소스 측정을 채용하여 동일한 FTV(210) 또는 기타 FTV 저항 테스트를 수행한다. 저항 또는 반대로 말하면 전기 전도성에 있어서, 테스트는 전도성 유리 핸들러 측(125B)으로부터 테스트 측(125A)까지 전기 전도성을 검증할 것이다. 전기 전도성 테스트는 VDD 상면 본드 패드(260)와 같은 상면 본드 패드로부터 FTV(210)까지 전체 실리콘 삽입기(125) 구조를 통해 전도성을 측정한다. 이러한 방식은 삽입기의 양면 시험을 제공한다.
다른 실시예에 있어서, 삽입기의 일면 또는 동일면 시험을 수행하기 위해, 실리콘 삽입기(125) 시험 설비(100)는 블록(515)으로 표시된 바와 같이 실리콘 삽입기 구조의 전압 또는 바이어스 응력 시험을 수행할 수 있다. 응력 시험은 VDD 평면(230) 또는 기타 구조와 같은 실리콘 삽입기(125) 구조의 전압 또는 전류 용량에 과잉-응력을 가함으로써 유용한 성능 데이터를 제공할 수 있다. 테스트 프로브 조립체(150)는 VDD 평면(230) 등과 같은 실리콘 삽입기(125) 내부 구조의 응력 성능을 결정하는 전압 및 전류 레벨을 측정한다.
시험 설비(100)는 블록(520)으로 표시된 바와 같이 개방 및 단락 시험을 수행함으로써 실리콘 삽입기(125) 다이 내에서 하나의 배선으로부터 다른 배선까지의 전기적 개방 및 단락을 테스트한다. 예를 들면, 단락은 실리콘 삽입기 부-조립체(275) 내의 FTV(210) 및 FTV(215) 사이에 존재할 수 있다. 개방 및 단락 시험 중에, 전도성 유리 핸들러(140)는 부유하여 전압 바이어스를 제공하지 않을 수 있다. 블록(520)의 시험은 비-기능성인 DT 커패시터(250)와 같은 복수의 DT 커패시터를 포함할 것이다. 개방 및 단락 시험은 실리콘 삽입기(125) 내의 불량 DT 커패시터로 인한 누출 저항을 결정할 수 있다. 시험 설비(100)는 블록(525)으로 표시된 바와 같이 개방 단락 테스트에서 확인된 단락을 격리시킨다. 다시 말하면, 시험 설비(100)는 신호 대 GND, 신호 대 VDD, GND 대 VDD 또는 기타 단락과 같은 단락의 형태를 분석한다. 일 예에 있어서, VDD 대 GND 단락은 FTV(210) 및 FTV(215) 사이에 존재할 수 있다. 상기 예에 있어서, 테스트 프로브 조립체(150)는 전도성 프로브(151)에서 테스트 신호 또는 전류를 인가한다. 테스트 신호 또는 전류는 FTV(210) 및 VDD 대 GND 단락을 통해 전도성 프로브(151)로부터 FTV(215) 내로 들어간다. 테스트 프로브 조립체(150)는, DT 커패시터(250)를 통한 단락과 같은, FTV(210)로부터 FTV(215)까지의 단락 또는 인접 전도성 구조를 표시하는 전도성 프로브(152)에서의 테스트 전류를 검출한다. 실리콘 삽입기(125) 시험 방법은 블록(540)에서 끝난다.
전술한 바와 같이, 테스트 시스템이 실리콘 삽입기 다이 구조를 채용하여 3차원 칩 스택 기술의 개발을 도울 수 있는 방법이 개시되었다. 본 발명의 시험 방법 및 장치는 실리콘 삽입기 상의 불량 또는 고장 난 부품을 격리하고 차후의 IC 생산 과정 단계에서 상기 삽입기의 사용을 배제한다.
본 발명의 변형예 및 선택적 실시예는 본 발명의 설명에 관련된 기술 분야의 통상의 지식을 가진 자에게는 명료한 것이 될 것이다. 따라서, 이러한 설명은 본 기술 분야에 통상의 지식을 가진 자가 본 발명을 실시할 수 있는 방법에 대한 지침을 제공하며 이는 단지 예시적 목적으로만 이해될 것이다. 도시 및 설명된 본 발명의 형태는 본 실시예들을 구성한다. 본 기술 분야에 통상의 지식을 가진 자는 부품의 형상, 크기 및 배열에서 다양한 변화를 추구할 수 있다. 예를 들면, 본 기술 분야에 통상의 지식을 가진 자는 도시 및 설명된 요소의 균등 요소를 치환할 수 있다. 또한, 본 발명의 설명에 대한 이점을 취한 본 기술 분야의 통상의 지식을 가진 자는 본 발명의 범주를 이탈하지 않고도 다른 특징의 사용과 별개로 본 발명 의 특징들을 사용할 수 있을 것이다.
도 1은 본 발명의 3차원 칩 스택 삽입기 시험 방법을 설명하는 실리콘 삽입기 테스트 설비의 블록 다이어그램이다.
도 2a내지 도 2f는 본 발명의 시험 방법을 채용하는 실리콘 삽입기의 제조 단계를 도시한다.
도 3은 본 발명의 칩 스택 기술 시험 방법이 채용할 수 있는 실리콘 삽입기 조립체 공정 단계의 블록 다이어그램이다.
도 4는 DT (deep trench) 커패시터를 구비하는 실리콘 삽입기의 제조에 있어서의 공정 흐름을 도시하는 순서도이다.
도 5는 본 발명의 실리콘 삽입기 시험 방법에서의 공정 흐름을 도시하는 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
265:레지스트 층 260: VDD 상면 본드 패드
230: VDD 평면 210, 215, 220: 충전-관통 비아
250: DT 커패시터 262: GND 상면 본드 패드
235: GND 평면 264: 신호 상면 본드 패드

Claims (10)

  1. 반도체 삽입기를 제조하는 방법에 있어서,
    반도체 물질의 삽입기 부-조립체를 형성하는 단계로서, 상기 반도체 물질은 상기 삽입기 부-조립체의 제 1 표면으로부터 상기 삽입기 부-조립체의 제 2 표면까지 연장하는 제 1, 제 2 및 제 3 배선을 포함하되, 상기 제 1 및 제 2 표면은 서로 반대쪽에 위치하는 주 표면인 단계;
    상기 삽입기 부-조립체의 제 1 표면상에 비-전도성 층을 형성하는 단계;
    상기 제 1 및 제 2 배선에서 개방 영역을 형성하도록 상기 제 1 및 제 2 배선에서 상기 비-전도성 층의 일부를 선택적으로 제거하여, 상기 제 1 및 제 2 배선이 아닌 곳에 잔류 비-전도성 층을 형성하는 단계; 및
    상기 개방 영역 및 잔류 비-전도성 층 부분을 덮는 상기 삽입기 부-조립체의 제 1 표면에 인접한 전도성 접착층을 도포하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 삽입기 부-조립체의 제 1 표면에 인접하는 상기 전도성 접착층 상에 전도성 유리 핸들러를 위치시켜 상기 반도체 삽입기를 형성하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 삽입기 부-조립체의 제 2 표면에서 상기 제 1 배선 상에 제 1 테스트 프로브를 위치시키는 단계 및 상기 삽입기 부-조립체의 제 2 표면에서 상기 제 2 배선 상에 제 2 테스트 프로브를 위치시키는 단계를 더 포함하는 방법.
  4. 제 1 항에 있어서, 상기 삽입기 부-조립체내의 제 1 및 제 2 배선 사이에 전자회로를 형성하는 단계를 더 포함하는 방법.
  5. 제2항에 있어서,
    상기 삽입기 부-조립체의 제 2 표면에서 상기 제 1 배선 상에 제 1 테스트 프로브를 위치시키는 단계; 및
    상기 반도체 삽입기의 상기 전도성 유리 핸들러 상에 테스트 전압을 공급하는 단계를 더 포함하는 방법.
  6. 반도체 물질의 삽입기 부-조립체로서, 상기 삽입기 부-조립체의 제 1 표면으로부터 상기 삽입기 부-조립체의 제 2 표면까지 연장하는 제 1, 제 2 및 제 3 배선을 포함하되, 상기 제 1 및 제 2 표면은 서로 반대쪽에 위치하는 주 표면인 상기 반도체 물질의 삽입기 부-조립체;
    상기 삽입기의 제 1 표면상의 비-전도성 층으로서, 상기 비-전도성 층이 제거되는 상기 제 1 및 제 2 배선에서 개방 영역을 포함하여, 상기 제 1 및 제 2 배선이 아닌 곳에 잔류 비-전도성 층을 형성하는 상기 비-전도성 층; 및
    상기 개방 영역 및 잔류 비-전도성 층 부분을 덮는 상기 삽입기 부-조립체의 제 1 표면에 인접한 전도성 접착층을 포함하는 것을 특징으로 하는 반도체 삽입기.
  7. 제 6 항에 있어서, 상기 삽입기 부-조립체의 제 1 표면에 인접하는 상기 전도성 접착층 위에 놓이는 전도성 유리 핸들러를 더 포함하는 것을 특징으로 하는 반도체 삽입기.
  8. 제 6항에 있어서, 상기 제 1, 제 2 및 제 3 배선은 상기 반도체 삽입기 부-조립체의 제 2 표면에 인접한 각각의 충전-관통 비아를 포함하는 반도체 삽입기.
  9. 제 6 항에 있어서, 상기 반도체 삽입기 부-조립체 내의 상기 제 1 및 제 2 배선 사이에 결합하는 전자 회로를 더 포함하는 것을 특징으로 하는 반도체 삽입기.
  10. 제6항에 있어서,
    상기 제 1, 제 2 및 제 3 배선은 상기 반도체 삽입기 부-조립체의 제 1 표면에 인접하는 각각의 본드 패드를 포함하는 반도체 삽입기.
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