JP2003100962A - インターポーザ及びその製造方法 - Google Patents
インターポーザ及びその製造方法Info
- Publication number
- JP2003100962A JP2003100962A JP2001294851A JP2001294851A JP2003100962A JP 2003100962 A JP2003100962 A JP 2003100962A JP 2001294851 A JP2001294851 A JP 2001294851A JP 2001294851 A JP2001294851 A JP 2001294851A JP 2003100962 A JP2003100962 A JP 2003100962A
- Authority
- JP
- Japan
- Prior art keywords
- film
- interposer
- substrate
- insulating film
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】基板をエッチングして開口部を形成することな
く、絶縁膜の表裏両面を貫通するような導電膜を有する
インターポーザを形成することを特徴とする。 【解決手段】絶縁膜１１と、この絶縁膜の表裏両面を貫
通するように設けられたＳｉ針状結晶１２と、このＳｉ
針状結晶の側面と絶縁膜１１との間に、Ｓｉ針状結晶１
２の周囲を覆うように設けられた導電膜１３とを具備す
ることを特徴としている。
く、絶縁膜の表裏両面を貫通するような導電膜を有する
インターポーザを形成することを特徴とする。 【解決手段】絶縁膜１１と、この絶縁膜の表裏両面を貫
通するように設けられたＳｉ針状結晶１２と、このＳｉ
針状結晶の側面と絶縁膜１１との間に、Ｓｉ針状結晶１
２の周囲を覆うように設けられた導電膜１３とを具備す
ることを特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の半導体チ
ップを積層して三次元積層モジュールを構成する際に使
用されるインターポーザ及びその製造方法に関する。
ップを積層して三次元積層モジュールを構成する際に使
用されるインターポーザ及びその製造方法に関する。
【０００２】
【従来の技術】最近、半導体装置の高密度化を図るため
に、複数の半導体チップを積層する三次元実装技術が注
目されている。この三次元実装技術では、予めデバイス
が作製された複数の半導体チップが貼り合わせて積層さ
れる。チップ同士を貼り合わせる際に、チップ間配線が
形成されているインターポーザと呼ばれるウェハが準備
され、このインターポーザを介してチップを三次元に積
層することで、高密度三次元積層モジュールが作製され
る。
に、複数の半導体チップを積層する三次元実装技術が注
目されている。この三次元実装技術では、予めデバイス
が作製された複数の半導体チップが貼り合わせて積層さ
れる。チップ同士を貼り合わせる際に、チップ間配線が
形成されているインターポーザと呼ばれるウェハが準備
され、このインターポーザを介してチップを三次元に積
層することで、高密度三次元積層モジュールが作製され
る。
【０００３】三次元実装技術に用いられるインターポー
ザは、従来、図７に示すような工程で製造されている。
ザは、従来、図７に示すような工程で製造されている。
【０００４】まず、図７（ａ）に示すように、Ｓｉ基板
６０の表面に所定のパターンを有するエッチング用のマ
スク６１を形成し、次にこのマスクを用いてＳｉ基板６
０をエッチングし、図７（ｂ）に示すように複数の開口
部６２を形成し、この後、マスク６１を除去する。
６０の表面に所定のパターンを有するエッチング用のマ
スク６１を形成し、次にこのマスクを用いてＳｉ基板６
０をエッチングし、図７（ｂ）に示すように複数の開口
部６２を形成し、この後、マスク６１を除去する。
【０００５】次に、図７（ｃ）に示すように、酸化を行
って複数の開口部６２内に酸化膜６３を形成し、その
後、図７（ｄ）に示すように、全面に配線材料膜６４を
埋め込む。
って複数の開口部６２内に酸化膜６３を形成し、その
後、図７（ｄ）に示すように、全面に配線材料膜６４を
埋め込む。
【０００６】続いて、図７（ｅ）に示すように、配線材
料膜６４が形成された表面を研磨して、配線材料膜６４
が上記複数の各開口部６２内に残るようにし、さらに、
図７（ｆ）に示すように、裏面からＳｉ基板６０を研磨
して各開口部６２内に残る配線材料膜６４を露出させる
ことでインターポーザが完成する。
料膜６４が形成された表面を研磨して、配線材料膜６４
が上記複数の各開口部６２内に残るようにし、さらに、
図７（ｆ）に示すように、裏面からＳｉ基板６０を研磨
して各開口部６２内に残る配線材料膜６４を露出させる
ことでインターポーザが完成する。
【０００７】しかし、上記従来の方法では、Ｓｉ基板に
深い開口部をエッチングによって形成しなければならな
い。このため、Ｓｉ基板をエッチングする際のマスクと
なるマスク材料の加工を行った後にＳｉ基板の加工を行
わなければならず、また、Ｓｉ基板をエッチングする際
にマスクに対して高い選択比をとる必要があり、開口部
の加工深さに限界があるという問題がある。
深い開口部をエッチングによって形成しなければならな
い。このため、Ｓｉ基板をエッチングする際のマスクと
なるマスク材料の加工を行った後にＳｉ基板の加工を行
わなければならず、また、Ｓｉ基板をエッチングする際
にマスクに対して高い選択比をとる必要があり、開口部
の加工深さに限界があるという問題がある。
【０００８】さらに、基板としてＳｉ基板を用いるた
め、配線材料膜とＳｉとを絶縁する目的で、図９（ｃ）
に示すようにＳｉ基板表面の酸化を行う必要がある。そ
の際、十分な絶縁を確保するために厚い酸化膜を形成す
る必要があるが、Ｓｉ基板に厚い酸化膜を酸化によって
形成することは容易ではない。
め、配線材料膜とＳｉとを絶縁する目的で、図９（ｃ）
に示すようにＳｉ基板表面の酸化を行う必要がある。そ
の際、十分な絶縁を確保するために厚い酸化膜を形成す
る必要があるが、Ｓｉ基板に厚い酸化膜を酸化によって
形成することは容易ではない。
【０００９】また、異なる大きさの開口部を形成する場
合、通常のエッチングでは、開口部の径が小さい場合に
はエッチング深さが浅くなるため、所定の深さの開口部
を得ようとすると、最も浅い開口部の深さが所定深さに
なるまでエッチングする必要があり、エッチングに時間
がかかるという問題もある。
合、通常のエッチングでは、開口部の径が小さい場合に
はエッチング深さが浅くなるため、所定の深さの開口部
を得ようとすると、最も浅い開口部の深さが所定深さに
なるまでエッチングする必要があり、エッチングに時間
がかかるという問題もある。
【００１０】
【発明が解決しようとする課題】このように従来のイン
ターポーザは、Ｓｉ基板をエッチングして開口部を形成
し、この開口部内に酸化膜を形成して絶縁した上で配線
材料膜を埋め込むことで製造されるので、製造が容易で
はないという問題がある。
ターポーザは、Ｓｉ基板をエッチングして開口部を形成
し、この開口部内に酸化膜を形成して絶縁した上で配線
材料膜を埋め込むことで製造されるので、製造が容易で
はないという問題がある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、容易に製造することが
できるインターポーザ及びその製造方法を提供すること
である。
されたものであり、その目的は、容易に製造することが
できるインターポーザ及びその製造方法を提供すること
である。
【００１２】
【課題を解決するための手段】この発明のインターポー
ザは、絶縁膜と、上記絶縁膜の表裏両面を貫通するよう
に設けられたＳｉ針状結晶と、上記Ｓｉ針状結晶の側面
と上記絶縁膜との間に、上記Ｓｉ針状結晶の周囲を覆う
ように設けられた導電膜とを具備したことを特徴とす
る。
ザは、絶縁膜と、上記絶縁膜の表裏両面を貫通するよう
に設けられたＳｉ針状結晶と、上記Ｓｉ針状結晶の側面
と上記絶縁膜との間に、上記Ｓｉ針状結晶の周囲を覆う
ように設けられた導電膜とを具備したことを特徴とす
る。
【００１３】この発明のインターポーザの製造方法は、
Ｓｉ半導体基板の一方面上に金属の小片を載置し、Ｓｉ
を含む雰囲気内で上記基板を加熱して上記金属とＳｉと
の合金を形成した後、この合金内にＳｉを取り込み、上
記基板上にＳｉ針状結晶を成長させ、上記Ｓｉ針状結晶
の表面に導電膜を形成したうえで全面に絶縁膜を堆積
し、上記基板の一方面側では、少なくとも上記Ｓｉ針状
結晶上に堆積された上記絶縁膜及び導電膜を除去し、他
方面側からは上記基板の一方面上に形成された上記導電
膜の平坦部が除去されるように上記基板及び導電膜を除
去することを特徴とする。
Ｓｉ半導体基板の一方面上に金属の小片を載置し、Ｓｉ
を含む雰囲気内で上記基板を加熱して上記金属とＳｉと
の合金を形成した後、この合金内にＳｉを取り込み、上
記基板上にＳｉ針状結晶を成長させ、上記Ｓｉ針状結晶
の表面に導電膜を形成したうえで全面に絶縁膜を堆積
し、上記基板の一方面側では、少なくとも上記Ｓｉ針状
結晶上に堆積された上記絶縁膜及び導電膜を除去し、他
方面側からは上記基板の一方面上に形成された上記導電
膜の平坦部が除去されるように上記基板及び導電膜を除
去することを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１５】図１はこの発明の一実施の形態に係るイン
ターポーザの構造を示す断面図である。
ターポーザの構造を示す断面図である。
【００１６】１１は例えばＳｉ酸化膜等からなる絶縁膜
であり、この絶縁膜１１には、表裏両面を貫通するよう
に複数のＳｉ針状結晶１２が設けられている。また、各
Ｓｉ針状結晶１２の側面と絶縁膜１１との間には、各Ｓ
ｉ針状結晶１２の周囲を覆うように、例えばＣｕなどか
らなる導電膜１３が設けられている。
であり、この絶縁膜１１には、表裏両面を貫通するよう
に複数のＳｉ針状結晶１２が設けられている。また、各
Ｓｉ針状結晶１２の側面と絶縁膜１１との間には、各Ｓ
ｉ針状結晶１２の周囲を覆うように、例えばＣｕなどか
らなる導電膜１３が設けられている。
【００１７】また、絶縁膜１１の表面上には、例えばＳ
ＯＧ（spin on glass）等からなる絶縁膜１４が設けら
れている。そして、この絶縁膜１４の一部が除去されて
開口部が形成され、この開口部内には、上記導電膜１３
と接続される導電性材料からなる配線１５が設けられて
いる。
ＯＧ（spin on glass）等からなる絶縁膜１４が設けら
れている。そして、この絶縁膜１４の一部が除去されて
開口部が形成され、この開口部内には、上記導電膜１３
と接続される導電性材料からなる配線１５が設けられて
いる。
【００１８】図２は、複数の半導体チップを、図１に示
す構成のインターポーザを用いて貼り合わせることによ
って製造される高密度三次元積層モジュールの一部の断
面構造を示している。
す構成のインターポーザを用いて貼り合わせることによ
って製造される高密度三次元積層モジュールの一部の断
面構造を示している。
【００１９】図２において、２１は図１の構造を有する
インターポーザであり、２２、２３はこのインターポー
ザ２１によって貼り合わされる半導体チップである。イ
ンターポーザ２１を使用して半導体チップ２２、２３を
貼り合わせる場合には、例えば半田ボールが用いられ
る。すなわち、図２に示すように、インターポーザ２１
の配線１５と半導体チップ２２に形成された配線２４と
の間に半田ボール２５を位置させ、かつインターポーザ
２３の導電膜１３と半導体チップ２３に形成された配線
２６との間に半田ボール２５を位置させた状態で加熱
し、半田ボール２５を溶融してチップを貼り合わせる。
貼り合わせ後は、半導体チップ２２、２３の配線２４、
２６が、インターポーザ２３の導電膜１３を介して相互
に接続された状態となる。
インターポーザであり、２２、２３はこのインターポー
ザ２１によって貼り合わされる半導体チップである。イ
ンターポーザ２１を使用して半導体チップ２２、２３を
貼り合わせる場合には、例えば半田ボールが用いられ
る。すなわち、図２に示すように、インターポーザ２１
の配線１５と半導体チップ２２に形成された配線２４と
の間に半田ボール２５を位置させ、かつインターポーザ
２３の導電膜１３と半導体チップ２３に形成された配線
２６との間に半田ボール２５を位置させた状態で加熱
し、半田ボール２５を溶融してチップを貼り合わせる。
貼り合わせ後は、半導体チップ２２、２３の配線２４、
２６が、インターポーザ２３の導電膜１３を介して相互
に接続された状態となる。
【００２０】次に、図１に示すインターポーザの製造方
法の一例を、図３乃至図５の断面図を参照して工程順に
説明する。
法の一例を、図３乃至図５の断面図を参照して工程順に
説明する。
【００２１】このインターポーザを製造する場合、Ｓｉ
基板の所定の位置にＳｉ針状結晶が形成される。Ｓｉ基
板にＳｉ針状結晶を形成する方法としては、例えば「AP
PLIED PHYSICS LETTERS Volume 4, Number 5, 1 March
1964, “VAPOR-LIQUID MECHANISM OF SINGLE CRYSTAL G
ROWTH” ,R.S.Wagner and W.C.Eliis」が知られてい
る。
基板の所定の位置にＳｉ針状結晶が形成される。Ｓｉ基
板にＳｉ針状結晶を形成する方法としては、例えば「AP
PLIED PHYSICS LETTERS Volume 4, Number 5, 1 March
1964, “VAPOR-LIQUID MECHANISM OF SINGLE CRYSTAL G
ROWTH” ,R.S.Wagner and W.C.Eliis」が知られてい
る。
【００２２】まず、図３（ａ）に示すように、表面が(1
11)面のＳｉ半導体基板４０の所定の位置にＡｕの小片
（例えば粒子）４１を載置する。次に、これをＳｉ
Ｈ4 、ＳｉＣｌ4 等のＳｉを含むガス雰囲気中でＳｉ−
Ａｕ合金の融点以上の温度、例えば９５０℃に加熱す
る。Ｓｉ−Ａｕ合金は融点が低いため、図３（ｂ）に示
すように、Ａｕの小片４１が載置された部分にＳｉ−Ａ
ｕ合金の液滴４２ができる。このとき、ガスの熱分解に
より、Ｓｉが雰囲気中から取り込まれるが、液滴４２は
固体状態のＳｉ−Ａｕ合金に比べてＳｉ原子を取り込み
易い。従って、Ｓｉ−Ａｕ合金の液滴４２中では次第に
Ｓｉが過剰な状態となる。この過剰ＳｉはＳｉ基板４０
上にエピタキシャル成長していき、図３（ｃ）に示すよ
うに、[111]軸方向に沿ってＳｉ針状結晶４３が成長す
る。このＳｉ針状結晶４３は単結晶であることが知られ
ており、基板４０の結晶方位と同一方位を有する。ま
た、Ｓｉ針状結晶４３の直径は液滴４２の直径とほぼ同
じになる。
11)面のＳｉ半導体基板４０の所定の位置にＡｕの小片
（例えば粒子）４１を載置する。次に、これをＳｉ
Ｈ4 、ＳｉＣｌ4 等のＳｉを含むガス雰囲気中でＳｉ−
Ａｕ合金の融点以上の温度、例えば９５０℃に加熱す
る。Ｓｉ−Ａｕ合金は融点が低いため、図３（ｂ）に示
すように、Ａｕの小片４１が載置された部分にＳｉ−Ａ
ｕ合金の液滴４２ができる。このとき、ガスの熱分解に
より、Ｓｉが雰囲気中から取り込まれるが、液滴４２は
固体状態のＳｉ−Ａｕ合金に比べてＳｉ原子を取り込み
易い。従って、Ｓｉ−Ａｕ合金の液滴４２中では次第に
Ｓｉが過剰な状態となる。この過剰ＳｉはＳｉ基板４０
上にエピタキシャル成長していき、図３（ｃ）に示すよ
うに、[111]軸方向に沿ってＳｉ針状結晶４３が成長す
る。このＳｉ針状結晶４３は単結晶であることが知られ
ており、基板４０の結晶方位と同一方位を有する。ま
た、Ｓｉ針状結晶４３の直径は液滴４２の直径とほぼ同
じになる。
【００２３】上記方法によって、Ｓｉ基板４０上に、必
要な数のＳｉ針状結晶４３を成長させた状態を図４
（ａ）に示す。
要な数のＳｉ針状結晶４３を成長させた状態を図４
（ａ）に示す。
【００２４】次に、図４（ｂ）に示すように、メッキ処
理によりＣｕ膜４４を成膜してＳｉ針状結晶４３の表面
及び基板４０の露出面（平坦部）を被覆する。このＣｕ
膜４４の厚さは例えば約１μｍである。
理によりＣｕ膜４４を成膜してＳｉ針状結晶４３の表面
及び基板４０の露出面（平坦部）を被覆する。このＣｕ
膜４４の厚さは例えば約１μｍである。
【００２５】次に、図４（ｃ）に示すように、ＣＶＤ法
を用いて、全面に絶縁材料であるＳｉ酸化膜４５を、Ｓ
ｉ針状結晶４３が十分に埋まるような膜厚で堆積する。
を用いて、全面に絶縁材料であるＳｉ酸化膜４５を、Ｓ
ｉ針状結晶４３が十分に埋まるような膜厚で堆積する。
【００２６】続いて、図４（ｄ）に示すように、例えば
ＣＭＰ（Chemical Mechanical Polishing）等で表面を
研磨し、Ｓｉ針状結晶４３が露出するまでＳｉ酸化膜４
５及びＣｕ膜４４を除去する。
ＣＭＰ（Chemical Mechanical Polishing）等で表面を
研磨し、Ｓｉ針状結晶４３が露出するまでＳｉ酸化膜４
５及びＣｕ膜４４を除去する。
【００２７】次に、図５（ａ）に示すように、表面にＳ
ＯＧを塗布し、加熱ベークしてＳＯＧ膜４６を形成し、
続いてＳＯＧ膜４６上に所望の配線パターンにパターニ
ングされたレジスト４７を形成する。
ＯＧを塗布し、加熱ベークしてＳＯＧ膜４６を形成し、
続いてＳＯＧ膜４６上に所望の配線パターンにパターニ
ングされたレジスト４７を形成する。
【００２８】次に、図５（ｂ）に示すように、上記レジ
スト４７を用いてＳＯＧ膜４６をエッチング加工し、所
望するＳｉ針状結晶４３及びその周囲に設けられたＣｕ
膜４４の上面が露出するような形状の開口部４８を形成
する。
スト４７を用いてＳＯＧ膜４６をエッチング加工し、所
望するＳｉ針状結晶４３及びその周囲に設けられたＣｕ
膜４４の上面が露出するような形状の開口部４８を形成
する。
【００２９】続いて、上記レジスト４７を剥離した後、
図５（ｃ）に示すように、メッキ処理によって金属膜、
例えばＣｕ膜４９を全面に形成する。
図５（ｃ）に示すように、メッキ処理によって金属膜、
例えばＣｕ膜４９を全面に形成する。
【００３０】この後、図５（ｄ）に示すように、例えば
ＣＭＰ等で表面を研磨し、ＳＯＧ膜４６が露出するまで
Ｃｕ膜４９を除去する。また、これと前後して、裏面か
らＳｉ基板４０及び先のＣｕ膜４４の平坦部が除去され
るようにＣＭＰ等で研磨する。これにより、Ｓｉ針状結
晶４３をＳｉ針状結晶１２、Ｃｕ膜４４を導電膜１３、
Ｓｉ酸化膜４５を絶縁膜１１、ＳＯＧ膜４６を絶縁膜１
４、Ｃｕ膜４９を配線１５として有する図１のような構
造のインターポーザが製造される。
ＣＭＰ等で表面を研磨し、ＳＯＧ膜４６が露出するまで
Ｃｕ膜４９を除去する。また、これと前後して、裏面か
らＳｉ基板４０及び先のＣｕ膜４４の平坦部が除去され
るようにＣＭＰ等で研磨する。これにより、Ｓｉ針状結
晶４３をＳｉ針状結晶１２、Ｃｕ膜４４を導電膜１３、
Ｓｉ酸化膜４５を絶縁膜１１、ＳＯＧ膜４６を絶縁膜１
４、Ｃｕ膜４９を配線１５として有する図１のような構
造のインターポーザが製造される。
【００３１】上記方法では、Ｓｉ基板４０上にＳｉ針状
結晶４３を成長させ、その周囲を導電膜４４で被覆した
後、Ｓｉ酸化膜４５を堆積するようにしており、従来の
ようにＳｉ基板をエッチング加工して開口部を形成する
必要がない。このため、エッチング加工上の制約がなく
なり、所望する厚さを持つインターポーザを容易に製造
することができる。
結晶４３を成長させ、その周囲を導電膜４４で被覆した
後、Ｓｉ酸化膜４５を堆積するようにしており、従来の
ようにＳｉ基板をエッチング加工して開口部を形成する
必要がない。このため、エッチング加工上の制約がなく
なり、所望する厚さを持つインターポーザを容易に製造
することができる。
【００３２】また、従来のような配線材料膜とＳｉとを
絶縁するためのＳｉ基板の酸化が不要なので、Ｓｉ基板
に厚い酸化膜を酸化する必要がなくなり、この点におい
ても容易に製造することができる。
絶縁するためのＳｉ基板の酸化が不要なので、Ｓｉ基板
に厚い酸化膜を酸化する必要がなくなり、この点におい
ても容易に製造することができる。
【００３３】さらに、Ｓｉ針状結晶４３の直径は、Ｓｉ
−Ａｕ合金の液滴４２、ひいてはＡｕの小片４１の大き
さに依存するために、種々の直径のＳｉ針状結晶４３を
容易に形成することができる。
−Ａｕ合金の液滴４２、ひいてはＡｕの小片４１の大き
さに依存するために、種々の直径のＳｉ針状結晶４３を
容易に形成することができる。
【００３４】なお、上記実施の形態ではＳｉ針状結晶４
３を形成する際に、Ａｕの小片４１を用い、Ｓｉ−Ａｕ
合金の液滴４２からＳｉ針状結晶を成長させる場合につ
いて説明したが、これはＡｕの小片の他に、Ｐｔ、Ａ
ｇ、Ｐｄ、Ｃｕ、Ｎｉのうちいずれか１つの金属の小片
を用いてＳｉ針状結晶を成長させるようにしてもよい。
３を形成する際に、Ａｕの小片４１を用い、Ｓｉ−Ａｕ
合金の液滴４２からＳｉ針状結晶を成長させる場合につ
いて説明したが、これはＡｕの小片の他に、Ｐｔ、Ａ
ｇ、Ｐｄ、Ｃｕ、Ｎｉのうちいずれか１つの金属の小片
を用いてＳｉ針状結晶を成長させるようにしてもよい。
【００３５】図６は、上記実施の形態の種々の変形例に
よるインターポーザの断面構造を示している。
よるインターポーザの断面構造を示している。
【００３６】上記実施の形態では、図４（ａ）の工程の
後に、Ｃｕ膜４４を成膜してＳｉ針状結晶４３の表面及
び基板４０の露出面を被覆する場合について説明した
が、このＣｕ膜４４を成膜せずに、その後、図４（ｃ）
に示すように絶縁材料であるＳｉ酸化膜４５を堆積した
後、両面を研磨することで、図６（ａ）に示すように、
Ｓｉ酸化膜４５の表裏両面を貫通するように設けられた
Ｓｉ針状結晶４３を有するインターポーザを構成するこ
とができる。
後に、Ｃｕ膜４４を成膜してＳｉ針状結晶４３の表面及
び基板４０の露出面を被覆する場合について説明した
が、このＣｕ膜４４を成膜せずに、その後、図４（ｃ）
に示すように絶縁材料であるＳｉ酸化膜４５を堆積した
後、両面を研磨することで、図６（ａ）に示すように、
Ｓｉ酸化膜４５の表裏両面を貫通するように設けられた
Ｓｉ針状結晶４３を有するインターポーザを構成するこ
とができる。
【００３７】さらに、図６（ａ）のようなインターポー
ザに対し、Ｓｉ酸化膜に対して選択的にＳｉをエッチン
グできるダウンフローエッチングを施し、Ｓｉ針状結晶
４３をエッチング除去することにより、図６（ｂ）に示
すように、Ｓｉ針状結晶４３が存在していた部分に開口
部５０を形成した後、このインターポーザの開口部５０
内に導電性材料５１を埋め込むことにより、図６（ｃ）
に示すようなインターポーザを構成するようにしてもよ
い。
ザに対し、Ｓｉ酸化膜に対して選択的にＳｉをエッチン
グできるダウンフローエッチングを施し、Ｓｉ針状結晶
４３をエッチング除去することにより、図６（ｂ）に示
すように、Ｓｉ針状結晶４３が存在していた部分に開口
部５０を形成した後、このインターポーザの開口部５０
内に導電性材料５１を埋め込むことにより、図６（ｃ）
に示すようなインターポーザを構成するようにしてもよ
い。
【００３８】
【発明の効果】以上説明したようにこの発明によれば、
容易に製造することができるインターポーザ及びその製
造方法を提供することができる。
容易に製造することができるインターポーザ及びその製
造方法を提供することができる。
【図１】この発明の一実施の形態に係るインターポーザ
の構造を示す断面図。
の構造を示す断面図。
【図２】図１のインターポーザを用いた高密度三次元積
層モジュールの一部の断面構造を示す図。
層モジュールの一部の断面構造を示す図。
【図３】図１に示すインターポーザの製造方法の一例を
工程順に示す断面図。
工程順に示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】変形例によるインターポーザの断面構造を工程
順に示す図。
順に示す図。
【図７】インターポーザの従来の製造方法を工程順に示
す断面図。
す断面図。
１１…絶縁膜、
１２…Ｓｉ針状結晶、
１３…導電膜、
１４…絶縁膜、
１５…配線、
４０…Ｓｉ半導体基板、
４１…Ａｕの小片、
４２…Ｓｉ−Ａｕ合金、
４３…Ｓｉ針状結晶、
４４…Ｃｕ膜、
４５…Ｓｉ酸化膜、
４６…ＳＯＧ膜、
４７…レジスト、
４８…開口部、
４９…Ｃｕ膜。
Claims (3)
- 【請求項１】 絶縁膜と、 上記絶縁膜の表裏両面を貫通するように設けられたＳｉ
針状結晶と、 上記Ｓｉ針状結晶の側面と上記絶縁膜との間に、上記Ｓ
ｉ針状結晶の周囲を覆うように設けられた導電膜とを具
備したことを特徴とするインターポーザ。 - 【請求項２】 Ｓｉ半導体基板の一方面上に金属の小片
を載置し、 Ｓｉを含む雰囲気内で上記基板を加熱して上記金属とＳ
ｉとの合金を形成した後、この合金内にＳｉを取り込
み、上記基板上にＳｉ針状結晶を成長させ、 上記Ｓｉ針状結晶の表面に導電膜を形成したうえで全面
に絶縁膜を堆積し、 上記基板の一方面側では、少なくとも上記Ｓｉ針状結晶
上に堆積された上記絶縁膜及び導電膜を除去し、他方面
側からは上記基板の一方面上に形成された上記導電膜の
平坦部が除去されるように上記基板及び導電膜を除去す
ることを特徴とするインターポーザの製造方法。 - 【請求項３】 前記金属が、Ａｕ、Ｐｔ、Ａｇ、Ｐｄ、
Ｃｕ、Ｎｉのいずれか１つであることを特徴とする請求
項２記載のインターポーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294851A JP2003100962A (ja) | 2001-09-26 | 2001-09-26 | インターポーザ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294851A JP2003100962A (ja) | 2001-09-26 | 2001-09-26 | インターポーザ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100962A true JP2003100962A (ja) | 2003-04-04 |
Family
ID=19116375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001294851A Pending JP2003100962A (ja) | 2001-09-26 | 2001-09-26 | インターポーザ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7258549B2 (en) | 2004-02-20 | 2007-08-21 | Matsushita Electric Industrial Co., Ltd. | Connection member and mount assembly and production method of the same |
| KR101120683B1 (ko) | 2008-12-24 | 2012-03-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 3차원 칩 스택의 실리콘 삽입기 시험 |
-
2001
- 2001-09-26 JP JP2001294851A patent/JP2003100962A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7258549B2 (en) | 2004-02-20 | 2007-08-21 | Matsushita Electric Industrial Co., Ltd. | Connection member and mount assembly and production method of the same |
| US7748110B2 (en) | 2004-02-20 | 2010-07-06 | Panasonic Corporation | Method for producing connection member |
| KR101120683B1 (ko) | 2008-12-24 | 2012-03-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 3차원 칩 스택의 실리콘 삽입기 시험 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5380681A (en) | Three-dimensional multichip package and methods of fabricating | |
| US5168078A (en) | Method of making high density semiconductor structure | |
| JP3895595B2 (ja) | 背面接触により電気コンポーネントを垂直に集積する方法 | |
| US5019943A (en) | High density chip stack having a zigzag-shaped face which accommodates connections between chips | |
| TWI416679B (zh) | 半導體結構及其製造方法 | |
| KR100510112B1 (ko) | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 | |
| JP4581864B2 (ja) | 半導体基板への貫通配線の形成方法 | |
| CN106206423B (zh) | 芯片封装侧壁植球工艺 | |
| JP2004128063A (ja) | 半導体装置及びその製造方法 | |
| JP2012015551A (ja) | 自己整合ウェハまたはチップ構造の製造方法 | |
| JPH02504092A (ja) | 積層回路における層間導電路の製造 | |
| WO1996002071A1 (en) | Packaged integrated circuit | |
| JPH06120036A (ja) | 磁気誘導素子用コイル | |
| KR20010005947A (ko) | 회로 기판 및 검출기 그리고 이의 제조 방법 | |
| CN106571346B (zh) | 用于芯片封装件的结构和形成方法 | |
| TW201405738A (zh) | 具有穿孔內墊層的積體電路組件以及結合此電路組件的方法 | |
| TWI777986B (zh) | 用於垂直整合元素及複合半導體的方法及系統 | |
| US20050082552A1 (en) | Large bumps for optical flip chips | |
| US5025304A (en) | High density semiconductor structure and method of making the same | |
| CN103081090A (zh) | 应用牺牲材料在半导体结构中形成穿过晶片互连的方法及通过该方法形成的半导体结构 | |
| TW200921815A (en) | Semiconductor chip device having through-silicon-holes (TSV) and its fabricating method | |
| JP2003100962A (ja) | インターポーザ及びその製造方法 | |
| TW201725173A (zh) | 用於製造多層ｍｅｍｓ組件的方法及相應的多層ｍｅｍｓ組件 | |
| JPS60140850A (ja) | 積層集積型半導体回路装置の製法 | |
| JP5389464B2 (ja) | 半導体装置の製造方法 |