JP5389464B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5389464B2 JP5389464B2 JP2009028928A JP2009028928A JP5389464B2 JP 5389464 B2 JP5389464 B2 JP 5389464B2 JP 2009028928 A JP2009028928 A JP 2009028928A JP 2009028928 A JP2009028928 A JP 2009028928A JP 5389464 B2 JP5389464 B2 JP 5389464B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating layer
- layer
- silicon substrate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 87
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 50
- 229910052710 silicon Inorganic materials 0.000 description 50
- 239000010703 silicon Substances 0.000 description 50
- 230000015572 biosynthetic process Effects 0.000 description 13
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 239000002210 silicon-based material Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 2
- 230000037430 deletion Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、貫通ビア構造を備えた半導体装置の製造方法に関するものである。
近年、半導体デバイスのダイサイズは縮小化されつつある。更に、半導体デバイスのチップを積層化させた３次元構造を備えた集積回路も検討されている。この場合、シリコン基板を貫通させた構造（ＴＳＶ：Through Silicon Vias）も用いられている。このＴＳＶ技術は、パッケージ内部で半導体デバイスを積み重ね、上面と底面の半導体デバイス間で接続を確立する技術である。チップ間を最短距離で接続できるので、高機能化、高速動作を実現することができる。
このようなＴＳＶ技術を用いた積層パッケージが検討されている（例えば、特許文献１参照。）。この文献に記載された技術では、上面にボンディングパッドと連結された第１配線と、内部に第１配線と連結された貫通シリコンビアと、下面に貫通シリコンビアと連結された第２配線とを具備させる。そして、各半導体チップを、半田ボールを用いて連結する。
このようなＴＳＶ構造の製造方法を、図５、６を用いて説明する。
まず、図５（ａ）に示すように、シリコン基板１０において、所定の領域にビアホール１０１を形成する。
まず、図５（ａ）に示すように、シリコン基板１０において、所定の領域にビアホール１０１を形成する。
そして、図５（ｂ）に示すように、ビアホール１０１の側面及び底面に酸化層１２を形成する。具体的には、シリコン基板１０を酸化することにより表面に酸化層を形成する。次に、酸化層１２が形成されたビアホール１０１に導電層１０２を形成する。ここでは、減圧化学気相成長法（減圧ＣＶＤ法）を用いて、酸化膜が形成されたシリコン基板１０上に、多結晶シリコン膜を堆積する。そして、ビアホール１０１内に酸化膜、多結晶シリコンを残すように、シリコン基板１０の表面のエッチングを行なうことにより、酸化層１２、導電層１０２から形成されたトレンチ構造を形成する。
次に、図５（ｃ）に示すように、複数のビアホール１０１の間のシリコン基板１０上に所望のデバイス１１や絶縁層１３を形成する。この絶縁層１３は、チップ上の配線層をシリコン基板１０から絶縁するために用いられる。そして、導電層１０２上の絶縁層１３にはコンタクトホールを設ける。
次に、図５（ｄ）に示すように、デバイス１１と導電層１０２を接続する配線層１４を形成する。この配線層１４は、絶縁層１３のコンタクトホールを介して導電層１０２に接続される。
そして、図５（ｅ）に示すように、デバイス１１や配線層１４上に保護層１５を形成する。この保護層１５は以降の工程においてデバイス１１や配線層１４を保護するために用いられる。この保護層１５には、例えば、ＣＶＤ法によるＰＳＧ（Phospho-Silicate-Glass）膜を用いることが可能である。
次に、図６（ａ）に示すように、シリコン基板１０を裏面から切削・研磨を行ない、シリコン基板１０の薄層化を行なう。この切削・研磨には、例えば化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法等を用いることが可能である。この場合、ビアホー
ル１０１に埋め込まれた導電層１０２が露出するまで研磨を行なう。
ル１０１に埋め込まれた導電層１０２が露出するまで研磨を行なう。
次に、図６（ｂ）に示すように、シリコン基板１０の裏面に絶縁層１６を形成する。この絶縁層１６は、シリコン基板１０の表面側には既にデバイス１１や配線層１４が形成されているため、比較的低温のプロセスを用いる必要がある。例えば、低温のＣＶＤ法による酸化膜を形成する。
そして、図６（ｃ）に示すように、絶縁層１６に導電層１０２に接続するコンタクトホール１６１を形成する。
更に、図６（ｄ）に示すように、コンタクトホール１６１を介して導電層１０２に接続された電極１７を形成する。これにより、シリコン基板１０の上面に形成されたデバイス１１に対する電極１７を、シリコン基板１０の裏面側に形成することができる。
更に、図６（ｄ）に示すように、コンタクトホール１６１を介して導電層１０２に接続された電極１７を形成する。これにより、シリコン基板１０の上面に形成されたデバイス１１に対する電極１７を、シリコン基板１０の裏面側に形成することができる。
また、半導体基板上に絶縁層を介して半導体層が積層されているＳＯＩ（Silicon On Insulator）基板を用いた半導体デバイスの製造技術も検討されている（例えば、特許文献２参照。）。この文献記載の技術では、上面基板のデバイスを形成し、埋め込み酸化膜に貫通孔を設けて、下面基板に接続させる。
しかし、従来のように、シリコン基板を薄膜化する場合、厚みの制御が難しい。更に、シリコン基板１０の裏面に形成する絶縁層は、すでに形成された半導体デバイスや配線層に対する影響を考慮して、低温のプロセスを利用する必要がある。このため、高品質な絶縁膜を形成することが困難である。
本発明は、上記の問題点を解決するためになされたものであり、貫通ビア構造を備えた高品質な半導体装置を効率的に製造することにある。
上記問題点を解決するために、本発明は、開孔部を備えた第１の絶縁層を設けた第１の基板と第２の基板とを、前記絶縁層を介して接合した積層基板を生成する。次に、第１の基板において、開孔部に接続する領域の周囲に第１の絶縁層に到達する第２の絶縁層を形成する、そして、第１の基板上に素子を形成する。更に、第２の基板をエッチングすることにより、第１の絶縁層及び開孔部を露出させ、この開孔部を介して素子に導通させた裏面電極を形成する。これにより、積層基板に埋め込まれた絶縁層を裏面の絶縁層として用い、貫通ビアを形成することができる。更に、第１の絶縁層に設けられた開孔部により、第１の基板の上面と裏面とに電気的接続を行なうことができる。
本発明においては、第１の絶縁層が酸化膜であるＳＯＩ基板を用いることができる。
本発明においては、裏面電極は、開孔部を介して露出した第１の基板に対して導電性材料の選択成長により形成する。これにより、リソグラフィ技術を用いることなく、自己整合的に裏面電極を形成することができる。
本発明においては、裏面電極は、開孔部を介して露出した第１の基板に対して導電性材料の選択成長により形成する。これにより、リソグラフィ技術を用いることなく、自己整合的に裏面電極を形成することができる。
本発明においては、第２の絶縁層により囲まれた領域に貫通孔を設け、貫通孔に導電性材料を埋め込む。これにより、貫通ビアの低抵抗化を図ることができる。
本発明においては、第２の基板のエッチングには、基板の材料のエッチング速度に対して、第１の絶縁層のエッチング速度が遅いエッチング方法を用いる。これにより、第１の絶縁層をストッパとして機能させることができる。
本発明においては、第２の基板のエッチングには、基板の材料のエッチング速度に対して、第１の絶縁層のエッチング速度が遅いエッチング方法を用いる。これにより、第１の絶縁層をストッパとして機能させることができる。
本発明によれば、貫通ビア構造を備えた高品質な半導体装置を効率的に製造することができる。
以下、本発明を具体化した電子装置についての一実施形態を図１〜図３に従って説明する。ここでは、３次元に積層できるように、半導体デバイスが製造されたシリコン基板の裏面において電極を設けた構造の製造方法を説明する。図１を用いて、半導体装置を製造するための手順を説明するとともに、各ステップにおける断面構造を、図２、３を用いて説明する。本実施形態では、シリコン表面の結晶方位として〔１００〕面のシリコン基板２０，２１を用いる。
まず、酸化層パターンを形成した基板を製造する（ステップＳ１）。具体的には、図２（ａ）に示すように、第１の絶縁層としての酸化層２２を設けたシリコン基板２１（第１の基板）を準備する。この酸化層２２は、シリコン基板の酸化工程により形成した酸化膜を用いる。この酸化層２２には、開孔部として、予め窓領域２２１を設けておく。この窓領域２２１は、後の工程において貫通ビアを設ける領域に形成する。更に、第２の基板として、通常のシリコン基板２０を準備する。
次に、基板の貼り合せを行なう。（ステップＳ２）。具体的には、図２（ｂ）に示すように、窓領域２２１を設けた酸化層２２とシリコン基板２０とを重ね合わせて加熱する直接貼り合せ技術を用いて接合することにより、積層基板としてのＳＯＩ基板を生成する。図２（ｂ）は、シリコン基板２１の窓領域２２１が形成された面を下向きにして貼り合わせている図である。
次に、基板の研磨を行なう（ステップＳ３）。具体的には、図２（ｃ）に示すように、ＳＯＩ基板の両面から研磨を行なうことにより、シリコン基板２０、２１を薄膜化する。
次に、ＴＳＶアイランドを形成する（ステップＳ４）。具体的には、図２（ｄ）に示すように、薄膜化されたシリコン基板２１において、所定の領域を囲み、酸化層２２に到達するビアホール２１１を形成する。ここでは、シリコン基板２１を透過する光（例えば赤外光）を用いて窓領域２２１を特定しながら、ビアホール２１１を形成する。これにより、ビアホール２１１に囲まれたアイランド領域２１２が形成される。
次に、ＴＳＶアイランドを形成する（ステップＳ４）。具体的には、図２（ｄ）に示すように、薄膜化されたシリコン基板２１において、所定の領域を囲み、酸化層２２に到達するビアホール２１１を形成する。ここでは、シリコン基板２１を透過する光（例えば赤外光）を用いて窓領域２２１を特定しながら、ビアホール２１１を形成する。これにより、ビアホール２１１に囲まれたアイランド領域２１２が形成される。
更に、図２（ｅ）に示すように、ビアホール２１１に酸化膜を埋め込むことにより、第２の絶縁層としての絶縁層２３を形成する。これにより、アイランド領域２１２の側面及び底面（窓領域２２１を除く）は絶縁層によって覆われることになる。
次に、デバイスを形成する（ステップＳ５）。具体的には、図３（ａ）に示すように、複数のアイランド領域２１２に囲まれたシリコン基板２１上にデバイス２４や絶縁層２５を形成する。この絶縁層２５は、デバイス２４に接続される配線層をシリコン基板２１と分離するために用いられる。更に、この絶縁層２５には、アイランド領域２１２に接続するためのコンタクトホールが設けられている。
次に、デバイスとＴＳＶとを接続する（ステップＳ６）。具体的には、図３（ｂ）に示すように、デバイス２４とアイランド領域２１２とを配線層２６を用いて接続する。
次に、バックコンタクトを形成する（ステップＳ７）。具体的には、図３（ｃ）に示すように、デバイス２４と配線層２６を保護するための保護層２７を形成する。そして、図３（ｄ）に示すように、裏面のシリコン基板２０を酸化層２２に到達するまで切削・研磨する。本実施形態では、シリコン材料に対して異方性を有するエッチング溶液を用いて加工を行なう。本実施形態では、ＴＭＡＨ（tetramethyl-ammonium-hydroxide）を用いる。このＴＭＡＨにおいては、シリコン結晶の〔１１１〕面はほとんどエッチングされないが、〔１００〕面のエッチング速度は約９０００〔μｍ／分〕になる。また、酸化膜のエッチング速度も低く、〔１００〕面との関係においては、エッチング選択比として約５０００を得ることができる。従って、酸化膜をエッチングストッパとして用いることができる。この場合、酸化層２２に形成された窓領域２２１が露出することになる。
次に、バックコンタクトを形成する（ステップＳ７）。具体的には、図３（ｃ）に示すように、デバイス２４と配線層２６を保護するための保護層２７を形成する。そして、図３（ｄ）に示すように、裏面のシリコン基板２０を酸化層２２に到達するまで切削・研磨する。本実施形態では、シリコン材料に対して異方性を有するエッチング溶液を用いて加工を行なう。本実施形態では、ＴＭＡＨ（tetramethyl-ammonium-hydroxide）を用いる。このＴＭＡＨにおいては、シリコン結晶の〔１１１〕面はほとんどエッチングされないが、〔１００〕面のエッチング速度は約９０００〔μｍ／分〕になる。また、酸化膜のエッチング速度も低く、〔１００〕面との関係においては、エッチング選択比として約５０００を得ることができる。従って、酸化膜をエッチングストッパとして用いることができる。この場合、酸化層２２に形成された窓領域２２１が露出することになる。
そして、図３（ｅ）に示すように、アイランド領域２１２に窓領域２２１を介して接続された電極２８を形成する。ここでは、シリコン基板２１の裏面に露出したアイランド領域２１２を種とした金属（導電性材料）の選択成長技術を用いる。そして、酸化層２２上に所定の大きさのパッド領域が形成された場合に選択成長を終了する。これにより、電極２８（裏面電極）が形成される。
上記実施形態の素子構造によれば、以下のような効果を得ることができる。
・ 上記実施形態では、埋め込まれた酸化層２２が形成された基板上に、デバイス２４を形成する。そして、裏面のシリコン基板２０を酸化層２２に到達するまで切削・研磨する。この場合、半導体材料と絶縁材料とにおいて選択的にエッチングを行なうことができる選択エッチングを用いることにより、裏面のシリコン基板２０の切削・研磨を的確に停止させることができる。
・ 上記実施形態では、埋め込まれた酸化層２２が形成された基板上に、デバイス２４を形成する。そして、裏面のシリコン基板２０を酸化層２２に到達するまで切削・研磨する。この場合、半導体材料と絶縁材料とにおいて選択的にエッチングを行なうことができる選択エッチングを用いることにより、裏面のシリコン基板２０の切削・研磨を的確に停止させることができる。
・ 上記実施形態では、酸化層２２を設けたシリコン基板２１を準備する。この酸化層２２には、後の工程において貫通ビアを設ける領域に予め窓領域２２１を設けておく。このため、裏面のプロセスにおいて、コンタクトホールのパターン形成時のマスク合わせを行なう必要がなく、この窓領域２２１を利用してＴＳＶ構造を形成することができる。
・ 上記実施形態では、埋め込まれた酸化層２２を、デバイス２４が形成されたシリコン基板の裏面の絶縁層として利用することができる。デバイス形成後では、温度等のプロセス条件が制約されるため、高品質の絶縁層の形成は困難であるが、予め形成された酸化
層２２を用いることにより良好な絶縁を実現することができる。
層２２を用いることにより良好な絶縁を実現することができる。
なお、上記実施形態は以下のように変更してもよい。
○ 上記実施形態では、ＳＯＩ基板の裏面側において、通常のシリコン基板２０を用いた。このシリコン基板２０は最終的に切削・研磨されるため、単結晶基板を用いる必要はなく、例えば多結晶基板を用いることも可能である。
○ 上記実施形態では、ＳＯＩ基板の裏面側において、通常のシリコン基板２０を用いた。このシリコン基板２０は最終的に切削・研磨されるため、単結晶基板を用いる必要はなく、例えば多結晶基板を用いることも可能である。
○ 上記実施形態においては、アイランド領域２１２のシリコン材料を用いて、上面の配線層２６と裏面の電極２８とを接続させた。シリコン基板を貫通させる材料はこれに限定されるものではなく、金属材料を用いて接続するようにしてもよい。この製造方法を、図４を用いて説明する。
図４（ａ）に示すように、裏面の酸化層２２が露出するまで研磨する。そして、図４（ｂ）に示すように、窓領域２２１に貫通孔２１５を形成する。ここでは、酸化層２２をマスクとするシリコン基板の選択エッチングを用いることができる。この貫通孔２１５は配線層２６に到達するまで形成する。なお、貫通孔２１５は配線層２６まで貫通している必要はなく、配線層２６の近傍に達していればよい。
この貫通孔２１５の形成には、イオン流を用いた方向性があるエッチング方法により、シリコンの方向性エッチングを行なう。また、絶縁材料（酸化層２２や絶縁層２３）や金属材料（配線層２６）がエッチングされない溶液を用いることにより、シリコン材料のみを選択的にエッチングすることもできる。
また、このエッチングにおいて、貫通孔２１５の側壁にシリコン材料を残しておく必要はなく、絶縁層２３が露出していてもよい。
次に、図４（ｃ）に示すように、形成した貫通孔２１５に金属層３０を埋め込む。ここでは、配線層２６を核とする金属選択成長を行なう。
次に、図４（ｃ）に示すように、形成した貫通孔２１５に金属層３０を埋め込む。ここでは、配線層２６を核とする金属選択成長を行なう。
そして、図４（ｄ）に示すように、金属層３０に接続された電極層３１を形成する。これにより、より低抵抗なＴＳＶ構造を得ることができ、デバイス性能を向上させることができる。
○ 上記実施形態では、異方性エッチング液として、ＴＭＡＨを用いたが、エッチング液はこれに限定されるものではない。例えば、ＫＯＨ等を用いることも可能である。この場合にも、エッチングストッパとして酸化膜を利用することができる。
２０，２１…シリコン基板、２２…酸化層、２２１…窓領域、２１１…ビアホール、２１２…アイランド領域、２３，２５…絶縁層、２４…デバイス、２６…配線層、２７…保護層、２８，３１…電極、３０…金属層、２１５…貫通孔。
Claims (5)
- 開孔部を備えた第１の絶縁層を設けた第１の基板と第２の基板とを、前記絶縁層を介して接合した積層基板を生成する工程と、
前記第１の基板において、前記開孔部に接続する領域の周囲に前記第１の絶縁層に到達する第２の絶縁層を形成する工程と、
前記第１の基板上に素子を形成する工程と、
前記第２の基板をエッチングすることにより、前記第１の絶縁層及び開孔部を露出させ、この開孔部を介して前記素子に導通させた裏面電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記第１の絶縁層は酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記裏面電極は、前記開孔部を介して露出した第１の基板に対して導電性材料の選択成長により形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第２の絶縁層により囲まれた領域に貫通孔を設け、前記貫通孔に導電性材料を埋め込む工程を更に備えたことを特徴とする請求項１から３のいずれか一つに記載の半導体装置の製造方法。
- 前記第２の基板のエッチングには、前記基板の材料のエッチング速度に対して、前記第１の絶縁層のエッチング速度が遅いエッチング方法を用いることを特徴とする請求項１から４のいずれか一つに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009028928A JP5389464B2 (ja) | 2009-02-10 | 2009-02-10 | 半導体装置の製造方法 |
| US12/687,846 US8017497B2 (en) | 2009-02-10 | 2010-01-14 | Method for manufacturing semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009028928A JP5389464B2 (ja) | 2009-02-10 | 2009-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010186830A JP2010186830A (ja) | 2010-08-26 |
| JP5389464B2 true JP5389464B2 (ja) | 2014-01-15 |
Family
ID=42540755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009028928A Active JP5389464B2 (ja) | 2009-02-10 | 2009-02-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8017497B2 (ja) |
| JP (1) | JP5389464B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5766518B2 (ja) * | 2011-06-07 | 2015-08-19 | 株式会社ディスコ | 電極が埋設されたウエーハの加工方法 |
| KR101761818B1 (ko) | 2011-08-23 | 2017-08-04 | 삼성전자주식회사 | 전기음향 변환기 및 그 제조 방법 |
| KR102018885B1 (ko) | 2012-12-20 | 2019-09-05 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582634A (ja) * | 1991-06-26 | 1993-04-02 | Fuji Electric Co Ltd | 複合化半導体基板の製造方法 |
| GB9305448D0 (en) | 1993-03-17 | 1993-05-05 | British Tech Group | Semiconductor structure and method of manufacturing same |
| US6124179A (en) * | 1996-09-05 | 2000-09-26 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
| US6927146B2 (en) * | 2003-06-17 | 2005-08-09 | Intel Corporation | Chemical thinning of epitaxial silicon layer over buried oxide |
| JP4069028B2 (ja) * | 2003-07-16 | 2008-03-26 | 株式会社フジクラ | 貫通電極付き基板、その製造方法及び電子デバイス |
| EP1517166B1 (en) * | 2003-09-15 | 2015-10-21 | Nuvotronics, LLC | Device package and methods for the fabrication and testing thereof |
| US7545075B2 (en) * | 2004-06-04 | 2009-06-09 | The Board Of Trustees Of The Leland Stanford Junior University | Capacitive micromachined ultrasonic transducer array with through-substrate electrical connection and method of fabricating same |
| JP4561307B2 (ja) * | 2004-10-20 | 2010-10-13 | ソニー株式会社 | 配線基板の製造方法および半導体装置の製造方法 |
| US7781886B2 (en) * | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
| US7946331B2 (en) * | 2005-06-14 | 2011-05-24 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
| US7767493B2 (en) * | 2005-06-14 | 2010-08-03 | John Trezza | Post & penetration interconnection |
| US7233048B2 (en) * | 2005-08-26 | 2007-06-19 | Innovative Micro Technology | MEMS device trench plating process and apparatus for through hole vias |
| DE102005046624B3 (de) * | 2005-09-29 | 2007-03-22 | Atmel Germany Gmbh | Verfahren zur Herstellung einer Halbleiteranordnung |
| US7626257B2 (en) * | 2006-01-18 | 2009-12-01 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| KR100753415B1 (ko) * | 2006-03-17 | 2007-08-30 | 주식회사 하이닉스반도체 | 스택 패키지 |
| JP5194537B2 (ja) * | 2007-04-23 | 2013-05-08 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
2009
- 2009-02-10 JP JP2009028928A patent/JP5389464B2/ja active Active
-
2010
- 2010-01-14 US US12/687,846 patent/US8017497B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100203680A1 (en) | 2010-08-12 |
| JP2010186830A (ja) | 2010-08-26 |
| US8017497B2 (en) | 2011-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200168584A1 (en) | Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods | |
| JP4937842B2 (ja) | 半導体装置およびその製造方法 | |
| US8319329B2 (en) | Stacked integrated circuit package having recessed sidewalls | |
| JP4123682B2 (ja) | 半導体装置及びその製造方法 | |
| US8378462B2 (en) | Semiconductor device having through substrate vias | |
| JP5802515B2 (ja) | 半導体装置及びその製造方法 | |
| KR101426362B1 (ko) | 접합 반도체 구조 형성 방법 및 그 방법에 의해 형성된 반도체 구조 | |
| TW201240018A (en) | Package interconnects | |
| TW201405738A (zh) | 具有穿孔內墊層的積體電路組件以及結合此電路組件的方法 | |
| KR20140005107A (ko) | 기판, 기판의 제조 방법, 반도체 장치, 및 전자 기기 | |
| JP4601686B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2013021001A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5355863B2 (ja) | 三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイス | |
| JP2007005401A (ja) | 半導体装置およびその製造方法 | |
| CN104867865B (zh) | 一种晶圆三维集成引线工艺 | |
| US8890322B2 (en) | Semiconductor apparatus and method of manufacturing semiconductor apparatus | |
| JP5389464B2 (ja) | 半導体装置の製造方法 | |
| JP2006253330A (ja) | 半導体装置およびその製造方法 | |
| JP2007012896A (ja) | 回路基板、回路基板の製造方法および半導体装置 | |
| JP2001326325A (ja) | 半導体装置及びその製造方法 | |
| JP2013537363A (ja) | 犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体 | |
| JP2008135553A (ja) | 基板積層方法及び基板が積層された半導体装置 | |
| WO2011148444A1 (ja) | 半導体装置及びその製造方法 | |
| JP2008147352A (ja) | 半導体装置およびその製造方法 | |
| JP2015115425A (ja) | 貫通電極を備える構造体の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120123 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130910 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130912 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131009 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5389464 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |