JP2002289692A - 半導体チップ、半導体パッケージおよび半導体チップの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ヒューズ形成領域の存在によるはんだバンプ
の形成領域の制約およびはんだバンプと電極パッド間を
接続する再配線レイアウトの制約をなくす。 【解決手段】 ヒューズブロー工程後にヒューズ形成領
域を含む基板表面を絶縁膜で覆い、この絶縁膜上に再配
線層およびはんだバンプを形成する。これにより、ヒュ
ーズ形成領域の存在による再配線レイアウトの制約がな
くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップの高
密度実装に関し、特に高密度実装を可能とする半導体チ
ップの構造およびその製造方法、さらにこの半導体チッ
プを備えた半導体パッケージに関する。

【０００２】

【従来の技術】半導体集積回路の高集積化に伴い、一つ
の半導体チップから取り出す電極端子数も大幅に増加し
ている。このような電極端子の増加に対応するため、従
来の実装技術に替えて、はんだバンプやはんだボールを
利用した表面実装技術が採用されるようになってきた。

【０００３】例えば、表面実装技術のひとつとして、半
導体チップ表面にはんだバンプを面状に形成するエリア
バンプ技術が知られている。これは、電極端子である複
数のはんだバンプをチップ表面上に二次元的に配置する
ため、電極端子数を大幅に増やすことができる。

【０００４】一方、半導体集積回路、特にメモリを混載
したＬＳＩにおいては、不良セル救済回路を内蔵した冗
長構成が広く採用されている。この冗長構成は、メモリ
素子中に不良セルが存在する場合に、不良セルに替えて
スペアセルを用いるようにしたものである。このような
冗長構成を有する半導体チップでは、配線層の一部にヒ
ューズ領域を有しており、不良セルの有無をテスターに
よって確認し、不良セルの番地を特定した後、対応する
ヒューズをレーザーによって溶断（以下、ヒューズブロ
ーという。）することで、不良セルに替えてスペアセル
を選択するように配線経路を変更している。

【０００５】図４（ａ）は、メモリ素子領域およびロジ
ック素子領域を有する従来の半導体チップ５００のチッ
プ表面の構成を簡略的に示す平面図である。また、図４
（ｂ）は、図４（ａ）中の切断線Ａ−Ｂにおける断面図
である。

【０００６】図４（ｂ）に示すように、半導体基板５１
０の表面層領域には、メモリ素子領域１２やロジック素
子領域１４等が形成されており、これらの上層に、必要
な配線層５１５、５２１、およびこれらの各配線層を電
気的に接続するためのビア５１６、５２２等が形成され
ており、これらの各配線層間およびその周囲は、絶縁層
５６０で覆われている。ヒューズ５２０ａ〜５２０ｃ
は、配線層５２１と同一層で形成され、各ヒューズ上の
絶縁膜５６０には、ヒューズブローのための開口溝５６
１が設けられている。チップ端縁部には配線層の上層に
電極パッド５３０が形成されており、導電プラグからな
るビア５３１を介してその上に形成された配線層５４０
に接続されている。

【０００７】なお、このように下層に形成される配線層
５１５、５２１とは別に、電極パッドと表面のバンプ等
を接続する配線を形成する配線層をここでは「再配線
層」と呼ぶ。また、同再配線層で形成される配線を「再
配線」と呼ぶ。

【０００８】 再配線層５４０では、電極パッド５３０と
はんだバンプ５５０とを接続する再配線５４０ａおよび
はんだバンプ５５０の台座となる電極部５４０ｂが形成
され、はんだバンプは、各電極パッド５４０ｂ上に形成
されている。

【０００９】上述するようなヒューズ領域を備えた半導
体チップの製造方法では、通常、クリーンルーム中で行
う一連のプロセスを終了した後に、各チップのテストと
ヒューズブローを行っている。即ち、ヒューズ５２０ａ
〜５２０ｃを配線層５２１とともに形成した後、チップ
の端縁部に電極パッド５３０を形成する。さらに電極パ
ッド５３０と各バンプを接続する再配線層５４０を形成
し、その後にはんだバンプ５５０を形成している。この
後、ヒューズ上に、ヒューズブローを行うための開口５
６１を開ける。テスト工程では、はんだバンプ５５０上
にプローブ７０をあて、テスターによる不良メモリセル
を特定している。この後に、ヒューズの必要箇所にレー
ザを照射し、ヒューズの溶断を行っている。

【００１０】

【発明が解決しようとする課題】しかし、上述するよう
な従来の製造方法では、はんだバンプ５５０の形成後に
ヒューズブローの工程を行うので、ヒューズブロー時の
ヒューズ上には、溶断を妨げない程度の膜厚の絶縁膜の
みが覆っている状態でなければならない。従って、図４
（ａ）に示すように、はんだバンプ５５０は、ヒューズ
形成領域５２０Ａ上に重ねて形成することはできない。
このため、チップ表面上に形成するエリアバンプの範囲
は制限され、設計上の制約となっている。

【００１１】また、再配線層５４０では、所定の電極パ
ッド５３０とはんだバンプ５５０とを電気的に接続する
再配線５４０ａを形成する必要があるが、再配線５４０
ａの形成もヒューズブロー工程より前に行う必要がある
ため、図４（ａ）に示すように、再配線５４０ａは、ヒ
ューズ形成領域５２０Ａを迂回した配線パターンにしな
ければならない。

【００１２】このように、ヒューズ形成領域５２０Ａの
存在は、再配線５４０ａを形成する上でも設計上の大き
な制約となっている。本発明は、上述する課題に鑑みて
なされたものであり、その目的は、不良メモリ救済のた
めのヒューズ領域を有する半導体チップに関し、ヒュー
ズ領域の存在による制約なくはんだバンプ、再配線形成
が可能な半導体チップおよびその製造方法、さらにこの
半導体チップを用いた半導体パッケージを提供すること
である。

【００１３】

【課題を解決するための手段】本発明の半導体チップの
第１の特徴は、メモリ素子領域を有する半導体チップに
おいて、メモリ素子の不良セル救済回路のためのヒュー
ズ領域と、ヒューズ領域を覆う絶縁膜と、絶縁膜を介し
てヒューズ領域の上方に形成された導電性バンプとを有
することである。

【００１４】上記本発明の半導体チップの第１の特徴に
よれば、従来導電性バンプが形成されていなかったヒュ
ーズ領域上方にも導電性バンプを有するので、チップ表
面のより広い領域に導電性バンプの形成が可能になる。

【００１５】本発明の半導体チップの第２の特徴は、上
記第１の特徴に加え、上記絶縁膜を介して上記ヒューズ
領域上方に形成された配線を有することである。

【００１６】上記本発明の半導体チップの第２の特徴に
よれば、絶縁膜を介してヒューズ領域上方にも配線が形
成されるので、例えば電極パッドと導電性バンプを接続
する配線等をヒューズ領域を迂回することなく形成でき
る。従ってこれらの配線設計の自由度をより広くでき
る。

【００１７】本発明の半導体パッケージの特徴は、上記
第１の特徴または第２の特徴を有する半導体チップと、
この半導体チップを導電性バンプが形成された面を下側
に向けた状態で搭載した基板と、半導体チップと基板間
に充填された接着樹脂層とを有することである。

【００１８】本発明の半導体チップの製造方法の第１の
特徴は、メモリ素子領域を有する半導体チップの製造方
法において、複数のヒューズを有するヒューズ領域を形
成する工程と、不良メモリ素子の有無およびその場所の
特定をするテスト工程と、テスト工程の結果を受けて、
不良メモリに対応するヒューズを溶断する工程と、ヒュ
ーズ溶断工程後のヒューズ領域上を絶縁膜で被覆する工
程と、絶縁膜上に配線層を形成する工程とを有すること
である。

【００１９】上記半導体チップの製造方法の第１の特徴
によれば、ヒューズ溶断工程後にヒューズ領域を覆う絶
縁膜を形成し、その後に配線層を形成しているので、た
とえば導電性バンプと電極パッドとを接続する配線等の
形成に際して、ヒューズ領域を回避する配線パターンを
形成する必要がない。よって、ヒューズ領域上方を含め
てより自由な再配線の配線経路を形成することが可能に
なる。

【００２０】本発明の半導体チップの第２の特徴は、上
記第１の特徴を有する半導体チップに、さらに、上記配
線層形成後、導電性バンプを形成する工程とを有するこ
とである。

【００２１】上記半導体チップの製造方法の第２の特徴
によれば、ヒューズ領域は絶縁膜で覆われているので、
ヒューズ領域上方を含めてより広いチップ表面領域に導
電性バンプの形成が可能になる。

【００２２】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。

【００２３】本発明の実施の形態に係る半導体装置の主
な特徴は、ヒューズ形成領域上のチップ表面上に重ねて
導電性バンプ及び再配線を形成している点である。ま
た、この半導体装置構成を得るために、本実施の形態の
半導体装置の製造方法では、ヒューズブロー工程後に、
再配線層と導電性バンプの形成を行っている。このた
め、ヒューズ形成領域の存在に制限されずに、限られた
チップ表面をより有効に利用したエリアバンプや再配線
の形成が可能になる。

【００２４】まず、図１（ａ）、図１（ｂ）を参照して
本実施の形態の半導体装置の構造について説明する。図
１（ａ）は、本発明の実施の形態に係る半導体装置の平
面図、図１（ｂ）は、同半導体装置の断面図である。

【００２５】図１（ａ）に示すように、本実施の形態に
係る半導体装置は、半導体チップ１００の表面に複数の
導電性バンプであるはんだバンプ５０を有している。各
はんだバンプ５０は、半導体チップ表面上に規則的に縦
横に配置され、いわゆるエリアバンプを形成している。
従来のエリアバンプとの違い、はんだバンプ５０は、破
線で示すヒューズ形成領域２０Ａ上に重ねて形成されて
いる。

【００２６】はんだバンプ５０の形成領域の外側周囲に
は、はんだバンプ形成領域を囲むように電極パッド３０
が形成されている。なお、同図中では、電極パッド３０
の表示を一部省略している。

【００２７】電極パッド３０と各はんだバンプ５０は、
必要に応じて再配線４０ａで接続されるが、同図中に示
すように、本実施の形態の半導体装置では、ヒューズ形
成領域２０Ａ上方を横断するような再配線４０ａが形成
できる。なお、再配線４０ａはこれ以外にも必要に応じ
て多数形成される。

【００２８】また、ここでは長方形のヒューズ形成領域
２０Ａの例を示しているが、ヒューズ形成領域の平面形
状には特に限定はなく、どのような形状にしてもよい。

【００２９】図１（ｂ）は、図１（ａ）の切断線Ａ−Ｂ
における装置断面図である。同図に示すように、半導体
基板１０の表面層にはメモリ素子領域１２やＬＯＧＩＣ
回路領域１４等が形成されており、その上層に種々の必
要な配線層が形成されている。配線層の層数には特に制
限はないが、ここでは説明の便宜のため、二層配線の例
を示す。同図中には、第１配線層に形成される配線１
５、第２配線層に形成される配線２１、および各配線を
電気的に接続するビア１６、２２を示している。また、
第２配線層の一部でヒューズ２０ａ、２０ｂおよび２０
ｃを形成している。同図中左側のチップ端縁部の第２配
線層上層には電極パッド３０が形成されている。この電
極パッド３０は、さらにこの電極パッド３０上のビア３
１を介して再配線層４０に接続されている。再配線層４
０では、電極パッド３０とはんだバンプとを接続する再
配線４０ａと各はんだバンプの台座となる電極部４０ｂ
が形成され、この電極部上にはんだバンプ５０が形成さ
れている。

【００３０】同図に示すように、各ヒューズ２０ａ〜２
０ｃは絶縁膜６０で覆われており、ヒューズ２０ａ〜２
０ｃ上方にはこの絶縁膜６０を介して再配線層４０およ
びはんだバンプ５０が形成されている。

【００３１】次に、図２（ａ）〜図２（ｅ）を参照し、
本実施の形態に係る半導体装置の製造方法について説明
する。

【００３２】まず、図２（ａ）に示すように、半導体基
板１０上に必要なメモリ素子領域１２およびＬＯＧＩＣ
回路領域１４を形成する。さらに各素子から必要な配線
を引き出すために、第１配線層で形成される配線１５、
およびビア１６を形成する。さらに第２配線層で形成さ
れる配線２１とヒューズ２０Ａ〜２０Ｃを形成する。

【００３３】これらの配線層は、汎用的に使用されてい
る方法で作製することができる。例えばデュアルダマシ
ン法を用いて配線層を作製する場合は、層間絶縁膜を堆
積後、ＲＩＥ（Reactive Ion Etching）法等を用いて
配線溝を形成し、さらに配線溝の必要箇所にビアホール
を開け、続いて配線溝とビアホールとを同時に埋めるよ
うに導電材料を堆積する。この後、基板表面をＣＭＰ
（Chemical MechanicalPolishing）処理で平滑化する
ことで、配線とビアを得る。また、デュアルダマシン工
程を用いない場合は、層間絶縁膜にビアホールを形成
後、導電材料でこのビアホールを埋めＣＭＰ処理により
表面を平滑化した後、再び導電材料を堆積し、これを通
常のフォトリソグラフィプロセスを用いてパターニング
し、配線を形成してもよい。

【００３４】なお、ここでは配線層が二層のみの場合を
例示しているが、配線層数は特に限定されず、必要に応
じて増やすことができる。また、ヒューズを形成する配
線層は特に限定されないが、ヒューズブローに適した材
料およびヒューズブローに適した配置にある配線層を用
いてヒューズを形成する。即ち、通常のヒューズブロー
で溶断できる配線膜厚と、ヒューズブローのための開口
溝を形成しやすい深さに配置される配線層で、ヒューズ
を形成することが望ましい。

【００３５】ヒューズは、配線層と同じ材料で形成でき
る。例えば幅０．５μｍ〜１μｍ、長さ１０μｍ程度の
Ａｌ配線で形成することができる。ヒューズ形成領域に
は、メモリセルの規模に応じた複数のヒューズがストラ
イプ状に配列される。

【００３６】配線層を形成した後、ビア２２とチップ端
縁部に電極パッド３０を形成する。この後、さらに基板
表面を絶縁膜で覆った後、ヒューズブローのための開口
６２を形成する。即ち、ヒューズ２０Ａ〜２０Ｃ上の層
間絶縁膜をエッチングし、開口６２の底部にヒューズ２
０Ａ〜２０Ｃが透視できるようにする。ただし、ヒュー
ズの酸化等を避けるため、ヒューズ面が露出しないよ
う、ヒューズ上には薄く絶縁膜を残しておくことが好ま
しい。

【００３７】次に、図２（ｂ）に示すように、レーザブ
ロー工程を行う。まず、開口パッド３０にテスターのプ
ローブ７０をあて、不良セルの有無をチェックする。不
良セルが存在する場合は、その不良セルの位置を特定
し、スペアセルによる置き換えを行うため、対応する所
定箇所のヒューズの溶断を行う。例えば同図に示すよう
に、ヒューズ２０Ｂを溶断する必要があるときは、この
ヒューズ２０Ｂにレーザを照射する。レーザによる急峻
な加熱効果によりヒューズ２０Ｂは蒸散し、溶断され
る。

【００３８】この後、図２（ｃ）に示すように、基板表
面全面をＴＥＯＳ膜やＢＰＳＧ膜等の絶縁膜６０ｂで被
覆し、さらに図２（ｄ）に示すように、開口パッド３０
上にビア３１を形成し、ビア３１を表面に露出させた状
態で、基板表面にスパッタ法等を用いてＡｌ層等の導電
材料からなる再配線層４０を形成する。なお、ビア３１
を介さずに開口パッド３０上に広めの開口を開け、直接
配線層４０を埋め込んでも良い。この再配線層４０をフ
ォトリソグラフィ工程を用いてパターニングして再配線
４０ａおよび、次の工程で形成するはんだバンプの台座
となる電極部４０ｂを形成する。

【００３９】図２（ｅ）に示すように、はんだバンプ５
０を形成する。はんだバンプ５０の形成方法は、次のよ
うな一般的なはんだバンプ形成方法を用いることができ
る。まず、再配線層４０が形成された表面にパッシベー
ション膜６０ｃを形成し、はんだバンプ形成部に相当す
る部分を開口する。この後、基板表面にバリアメタルを
スパッタし、はんだバンプ形成箇所の開口部を含めて基
板表面をバリアメタルで覆う。次に、バリアメタル上に
フォトリソグラフィ工程を用いてレジストの開口パター
ンを形成し、このレジストの開口パターン上にはんだメ
ッキを行い、この後残ったレジストを剥離する。基板上
のレジストの開口部にはんだメッキが残ることになる。
この後、はんだメッキ部をマスクとしてバリアメタルを
エッチングする。さらに、基板表面を加熱し、バリアメ
タル上のはんだメッキをボール化すれば、はんだバンプ
が形成される。

【００４０】このように、本実施の形態に係る半導体装
置の製造方法によれば、ヒューズのレーザブロー工程
後、ヒューズ形成領域を絶縁膜で覆い、この絶縁膜上に
再配線層を形成するため、再配線およびはんだバンプを
ヒューズ形成領域上に重ねて形成することができる。従
って、再配線の配線レイアウトを考える上で、ヒューズ
形成領域の存在が制約にならないため、配線レイアウト
の自由度を大幅に増すことができる。また、はんだバン
プをヒューズ形成領域上方にも重ねて形成することがで
きるため、広いエリアバンプを形成することができる。
従って、はんだバンプの数をさらに増やすことが可能に
なる。

【００４１】さらに、本実施の形態の半導体装置とその
製造方法によれば、上述するような効果に加えて、以下
に説明するようにメモリー素子等のプロービングダメー
ジを軽減できるという効果も合わせ持つ。

【００４２】一般に、半導体装置が最終的に製品化され
るまでには、上述するヒューズブロー工程前に行われる
テスト工程も含め複数の工程でプロービングを伴うテス
トが行われる。通常、このプロービングでは、電極パッ
ドやはんだバンプ上にプローブが当てられるが、このと
き各プローブ接触点には局所的なストレスが加わること
になる。例えば図４（ｂ）に示すように、このプローブ
接触点の下方にメモリ素子等が存在する場合は、このプ
ロービングによる局所的なストレスによってメモリ素子
自身もダメージを受けることがある。特にプロービング
の頻度が増えると、プロービングダメージによるメモリ
素子の特性劣化が無視できなくなる。

【００４３】しかし、本実施の形態に係る半導体装置の
場合は、図２（ｂ）に示すように、ヒューズブロー前に
行うテスト工程では、プローブはチップ端縁部にある開
口パッド３０にたてられる。即ち、本実施の形態に係る
半導体装置では、少なくともヒューズブロー工程前に行
うテストでは、メモリセル領域上方にプロービングをし
ないため、半導体装置の全製造工程を通してメモリセル
領域上方でのプロービング回数を減らすことができる。
よって、プロービングダメージによるメモリセルの特性
悪化を抑制し、メモリーセルの信頼性を上げることがで
きる。

【００４４】図２（ｅ）に示すはんだバンプの形成が済
んだら、半導体基板のダイシング、チップ分離の工程を
行い、個別の半導体チップとする。さらに、こうして得
られた半導体チップは、チップ実装等のアセンブリ工程
を行い、最終的に図３に示すような半導体パッケージを
作製する。

【００４５】図３に示す本実施の形態の半導体パッケー
ジでは、基板２００上に半導体チップ１００をフェース
ダウン形式で実装する。即ち、半導体チップ１００を裏
返して、はんだバンプ５０が形成された面を基板表面と
の接着面にして基板２００上に搭載する。基板２００
は、ガラス基板やセラミックス基板、樹脂基板あるいは
樹脂テープ材等種々の材料を用いることができる。

【００４６】パッケージ上部には、天上部材であるカバ
ープレート２３０を有し、パッケージ側部は側壁部材で
あるスティフナー２２０を有し、底部となる基板２００
とともに半導体チップ周囲を覆う。はんだバンプ５０が
形成されている半導体チップ１００表面と基板２００と
の間には、樹脂接着剤であるアンダーフィル１２０が充
填され、半導体チップを基板２００に固定している。半
導体チップ１００とカバープレート２３０との間隙に
は、サーマルペースト１４０が設けられている。スティ
フナー２２０の上面とカバープレート２３０との間およ
びスティフナー２２０の下面と配線基板２００との間に
は、それぞれ接着剤２２３，２２２が設けられ、それぞ
れを密着固定させている。基板２００の下面には複数の
はんだボール２１０が形成されており、このはんだボー
ルが、半導体パッケージと外部との接続電極の役割を担
うことになる。

【００４７】以上、本実施の形態に沿って、本発明の半
導体装置について説明したが、本発明の半導体チップ、
半導体パッケージおよび半導体チップの製造方法は、こ
れら実施の形態の記載に限定されるものではなく、種々
の変形や改良が可能であることは当業者には自明であ
る。

【００４８】

【発明の効果】以上に説明するように、本発明の半導体
チップおよびその製造方法によれば、ヒューズ形成領域
上にもはんだバンプおよび再配線の形成を可能にしたた
め、再配線のレイアウトに関する制約を減らすことがで
きる。また、エリアバンプの領域を広げることが可能と
なり、より電極端子数の増加への対応も容易になる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体チップの平面
図および断面図である。

【図２】本発明の実施の形態に係る半導体装置の製造方
法を示す各工程での装置断面図である。

【図３】本発明の実施の形態に係る半導体パッケージの
一例を示す装置断面図である。

【図４】従来の半導体チップの平面図および断面図であ
る。

【符号の説明】

１０ 半導体基板 １２ メモリー素子領域 １４ ＬＯＧＩＣ回路形成領域 １５、２１ 配線 １６、２２、３１ ビア ２０ａ〜２０ｃ ヒューズ素子 ２０Ａ ヒューズ形成領域 ３０ 電極パッド ４０ 再配線層 ５０ はんだバンプ ６０ 絶縁膜 ６０ａ、６０ｂ 層間絶縁膜 ６０ｃ パッシベーション膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F064 BB12 DD01 DD14 DD42 DD48 EE14 EE22 EE27 EE33 EE60 FF02 FF27 FF32 FF42

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリ素子領域を有する半導体チップで
   あって、 前記メモリ素子の不良セル救済回路のためのヒューズ領
   域と、 前記ヒューズ領域を覆う絶縁膜と、 前記絶縁膜を介して前記ヒューズ領域の上方に形成され
   た導電性バンプとを有する半導体チップ。
2. 【請求項２】 さらに、 前記絶縁膜を介して前記ヒューズ領域上方に形成されて
   いる配線を有する請求項１に記載の半導体チップ。
3. 【請求項３】 請求項１又は請求項２に記載の半導体チ
   ップと、 前記半導体チップを前記導電性バンプが形成された面を
   下側に向けた状態で搭載した基板と、 前記半導体チップと前記基板間に充填された接着樹脂層
   と、 前記基板の裏面に設けられたはんだボールとを有する半
   導体パッケージ。
4. 【請求項４】 さらに、 前記基板と一対に備える板状の天井部材と、 前記基板と前記天井部材間に備えられる側壁部材とを有
   し、 前記基板、前記天井部材および前記側壁部材により、前
   記半導体チップの外周囲が覆われていることを特徴とす
   る請求項３に記載の半導体パッケージ。
5. 【請求項５】 メモリ素子領域を有する半導体チップの
   製造方法であって、 複数のヒューズを有するヒューズ領域を形成する工程
   と、 不良メモリ素子の有無およびその場所の特定をするテス
   ト工程と、 前記テスト工程の結果を受けて、不良メモリに対応する
   ヒューズを溶断する工程と、 ヒューズ溶断工程後のヒューズ領域上を絶縁膜で被覆す
   る工程と、 前記絶縁膜上に配線層を形成する工程とを有する半導体
   チップの製造方法。
6. 【請求項６】 さらに、 前記配線層上に、導電性バンプを形成する工程とを有す
   る請求項５に記載の半導体チップの製造方法。