JPH0829451A - バンプ半導体装置とそのプローブ検査方法 - Google Patents

バンプ半導体装置とそのプローブ検査方法

Info

Publication number
JPH0829451A
JPH0829451A JP7186685A JP18668595A JPH0829451A JP H0829451 A JPH0829451 A JP H0829451A JP 7186685 A JP7186685 A JP 7186685A JP 18668595 A JP18668595 A JP 18668595A JP H0829451 A JPH0829451 A JP H0829451A
Authority
JP
Japan
Prior art keywords
pad
bond
pads
bump
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7186685A
Other languages
English (en)
Inventor
Eric M Hubacher
エリック・エム・ヒュベイチャー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0829451A publication Critical patent/JPH0829451A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07392—Multiple probes manipulating each probe element or tip individually
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

(57)【要約】 【目的】 カンチレバー・プローブ針を用いるアレイ・
バンプ半導体装置のプローブ検査は、周辺試験パッドの
形成により容易になる。 【構成】 半導体ダイ１０は、ボンド・パッド１２を有
する。再配分金属被覆層が、付着及びパターニングさ
れ、各ボンド・パッドに関連し、それに電気的に結合さ
れた個々の再配分構造２６が形成される。各再配分構造
には、試験パッド２８と、バンプ・パッド３０と、バン
プ・パッド相互接続部３２とが含まれる。試験パッド
は、下にあるボンド・パッドの位置に近い場所に形成さ
れ、バンプ・パッドはダイ内の任意の場所に形成するこ
とができる。試験パッドをボンド・パッドと類似の場所
に配置することにより、同一のあるいは類似のプローブ
・カード装置及びカンチレバー針５０でワイヤ・ボンデ
ィング又はＴＡＢボンディングされる装置のボンド・パ
ッドか、またはバンプされる装置の試験パッドのいずれ
かをプローブにより検査することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体装置に関
し、さらに詳しくは、バンプ半導体装置とそれをプロー
ブにより検査する方法とに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】コン
トロールド・コラプス・チップ接続（Ｃ４：Controlled
Collapse Chip Connection ）やその他のバンプ技術を
用いるものなどのフリップチップ半導体装置は、入力／
出力（Ｉ／Ｏ）数が高くなるという利点を持つ。ワイヤ
・ボンディング装置およびＴＡＢ（テープ自動ボンディ
ング）装置のもつ従来の周辺間隔の制約がなくなるため
に、フリップチップ装置上には数多くのＩ／Ｏを形成す
ることができる。フリップチップ装置ではＩ／Ｏの数が
増大するだけでなく、ユーザ基板上で装置が使う実際の
空間が小さくなる。これは従来の実装素子および材料が
必要ないためである。半導体の製造者が認識している別
の利点は、フリップチップ用の既存の半導体ダイ設計に
大きな変更を加えずに、Ｃ４またはその他のバンプ構造
を製品上に作ることができるということである。たとえ
ば、バックエンド製造工程の変更、特に再配分金属被覆
過程を追加するだけで、ワイヤ・ボンディングまたはＴ
ＡＢボンディングされた構造に用いることのできる既存
の製品をＣ４構造に変形することができる。半導体ダイ
上にボンド・パッドを形成する時点までのダイ作成は、
Ｃ４構造でできる製品でも、ワイヤ・ボンディングまた
はＴＡＢボンディング構造でできる製品でも同じであ
る。ボンド・パッドが形成された後で、ワイヤ・ボンデ
ィングおよびＴＡＢボンディング装置は最終的なパッシ
ベーションに進み、Ｃ４装置は再配分金属被覆過程を受
ける。再配分金属被覆過程には、追加の金属層を付着す
る段階と、その金属層をパターニングしてボンド・パッ
ドをパターニングされたＣ４バンプ・パッドに接続する
相互接続部を形成する段階とが含まれる。言い換えれ
ば、再配分金属被覆層を用いて、周辺のボンド・パッド
構造をＣ４アレイまたは部分的なアレイ・パッド構造に
再配分する。再配分金属被覆がパターニングされると、
最終のパッシベーションが付着され、Ｃ４バンプ・パッ
ドに対するアクセスを残すためのエッチングが行われ
る。次に、バリア金属または金属列をシャドウ・マスク
を通じてＣ４バンプ・パッド上に付着する。バリア金属
が付着されると、このマスクを通じてハンダが付着さ
れ、Ｃ４パッドのそれぞれの上にハンダ・バンプが形成
される。
【０００３】Ｃ４構造とワイヤ・ボンディングまたはＴ
ＡＢボンディング構造内に同じダイ設計を用いることが
できるということは、ダイ製造の視点からみると有利で
あるが、バンプされた半導体ダイをプローブ検査する能
力に関しては不利益がある。ダイ作成が完了した後で、
ウェーハ上の個々のダイの機能性を試験するために半導
体ウェーハがプローブ検査される。ボンド・パッドが半
導体ダイ周辺に配置されるワイヤ・ボンディングおよび
ＴＡＢボンディング装置では、プローブ検査はボンド・
パッド構造に一致するように配置されたカンチレバー・
プローブ針を用いて行われる。アレイ構造または部分的
なアレイ構造であるパッド上にハンダ・ボンドが形成さ
れているフリップチップ装置またはＣ４装置では、ウェ
ーハのプローブ検査動作に関していくつかの問題があ
る。１つは、プローブ針に接触するのにボンド・パッド
が使えないことである。たとえば、Ｃ４バンプはボンド
・パッド上に直接的に、あるいは部分的に形成されて、
その特定のパッドをプローブ検査するためには、カンチ
レバー針は実際のＣ４バンプをプローブ検査しなければ
ならない。これはＣ４バンプを機械的に損傷して、それ
により装置の完全性を全体として低下させる。フリップ
チップ装置またはＣ４装置と共にカンチレバー・プロー
ブを用いる場合の別の問題は、Ｃ４バンプが普通は周辺
の構造に配置されないことである。むしろ、Ｃ４バンプ
は、個々のＣ４バンプがダイ周縁部より数列分深く配置
されているアレイ構造になっている。このような場合、
他のプローブ針に干渉せずにこれらの内部のＣ４バンプ
に対してカンチレバー・プローブ針を操作することは、
きわめて難しく、ときには不可能である。
【０００４】Ｃ４装置をプローブ検査するための簡単で
安価な既知の手順は、周辺のボンド・パッドがプローブ
針がアクセスできる状態で残るようにＣ４バンプおよび
再配分金属層を形成することである。しかし、この方法
はボンド・パッド上に直接Ｃ４バンプが形成されていな
い場合に限られる。Ｃ４バンプは、相互接続距離を最小
限に抑えるためにバンプ上に直接形成されることが多
く、それにより装置の性能を改善し、ダイ上にバンプを
配置するための領域を大きくしている。
【０００５】バンプ半導体ウェーハをプローブ検査する
際の上記の問題点に対する別の解決策は、アレイ・プロ
ーブを用いることである。カンチレバー・プローブ針を
用いるプローブ・カードの代わりに、アレイ・プローブ
はスペース・トランスフォーマを有するプローブ・カー
ドを利用する。アレイ・プローブは、カンチレバー・プ
ローブ針の代わりとして用いられ、プローブ・カードに
電気的に接続された複数の導電性ワイヤまたは導電性バ
ンプにより構成される。しかし、アレイ・プローブの重
大な欠点は、これらのプローブが非常に高価で、アレイ
・プローブを新たな製品に関して開発するための、考案
から生産までの時間が非常に長いことである。
【０００６】
【課題を解決する手段】多くの場合、本発明により上記
の欠点が克服され、その他の利点が達成される。ある形
態では、半導体装置には集積回路構成を有する半導体ダ
イが含まれる。ダイのボンド・パッドは、集積回路構成
に電気的に接続される。ボンド・パッドの上にある絶縁
層には、ボンド・パッドの一部分を露出する開口部が含
まれる。この開口部内に金属接触が形成され、ボンド・
パッドに対して電気的に接続する。絶縁層の上には、試
験パッドと、バンプ・パッドと、金属相互接続部があ
る。試験パッドは、金属接触に電気的に接続され、金属
相互接続部はバンプ・パッドを試験パッドに電気的に接
続する。本発明の別の形態において、このような装置の
プローブ検査が、試験パッドをプローブで検査すること
によって行われる。
【０００７】
【実施例】本発明により、周辺構造に配置された従来の
カンチレバー・プローブ針を用いてバンプ半導体ダイを
プローブ検査することができる。本発明により、周辺の
試験機能を維持しながら、周辺ボンド・パッド構造がＣ
４アレイ構造に変形される。これは、ワイヤ・ボンド構
造またはＴＡＢボンド構造に設定される装置のためにダ
イを用いて、なおかつＣ４装置のためにも用いることが
できるように、半導体ダイ上に周辺ボンド・パッドを形
成することによって実行することができる。バンプされ
る装置（たとえばＣ４装置）については、追加の処理工
程として、ダイとボンド・パッドとの上に絶縁層を付着
する段階と、分離層内にビアを形成して各ボンド・パッ
ドの一部を露出させる段階とが含まれる。次に再配分金
属被覆層が絶縁層上に付着およびパターニングされる。
このパターニングにより、下にあるボンド・パッドのそ
れぞれに関連する再配分構造が作成される。各再配分構
造には、ビアを通じて下にあるボンド・パッドと電気的
に接続される試験パッドと、Ｃ４バンプ・パッドと、試
験パッドをＣ４バンプ・パッドに接続する相互接続部分
とが含まれる。各ボンド・パッドと関連を持つ試験パッ
ドは、下にあるボンド・パッドと、上であるが同じ位置
に、またはその近くに位置するように形成される。その
結果、装置のすべての試験パッドが、下にあるボンド・
パッド構造と非常によく似た周辺構造になる。一方、Ｃ
４バンプ・パッドは、ダイ周縁部から変位されたアレイ
構造に形成される。各ボンド・パッドの試験パッドは、
金属相互接続部分を通じて対応するＣ４バンプ・パッド
に接続される。試験パッドには、必要なＣ４バンプ・パ
ッドを形成するために用いられるのと同じ金属被覆層が
形成されるので、Ｃ４装置を形成するために用いられる
従来の工程に比較して、本発明を実行する際には追加の
処理段階が必要ではない。本発明の別の重大な利点は、
周辺構造のカンチレバー・プローブ針を用いて半導体ダ
イをプローブ検査することができるだけでなく、多くの
場合、周辺ボンド・パッドをもつワイヤ・ボンディング
・ダイまたはＴＡＢボンディング・ダイをプローブ検査
するのに用いられるのと同じプローブ・カードおよびカ
ンチレバー・プローブ構造を用いて、本発明によるバン
プ半導体ダイに小さな改良を加えれば、周辺に配置され
た試験パッドをプローブ検査するために用いることがで
きる点である。
【０００８】これらとその他の特徴および利点は、以下
の詳細な説明と、添付の図面を参照することによりさら
に明確に理解されるだろう。図面は、必ずしも同尺で描
かれている訳ではないこと、また特に図示されなくても
本発明には他の実施例が存在することに留意することが
重要である。種々の図面を通じて、対応する部品を指す
ために同じ参照番号が用いられるが、これらの部品は同
一のものである場合も、そうでない場合もある。
【０００９】図１は、集積回路構成（図示せず）とダイ
の周縁に配置された複数のボンド・パッド１２とを有す
るように作成された半導体ダイ１０の全体図である。ボ
ンド・パッド１２は、従来の手段、たとえば金属列相互
接続，接触および層間誘電層（いずれも図示せず）を通
じて、集積回路構成に電気的に接続される。ダイ１０の
集積回路構成は、本発明の目的および機能を理解するた
めには重要ではなく、従って詳細に説明することはしな
い。しかし、本発明はマイクロプロセッサ，メモリ装
置，デジタル信号プロセッサ，アナログ装置などのあら
ゆる種類の集積回路構成に用いることができることを理
解頂きたい。
【００１０】図２は、ダイ１０のコーナ部分の拡大図で
ある。本発明により装置を形成するためのダイ処理に関
する残りの説明は、このコーナ部分に関してのみ行う
が、作成段階全体を通じてダイの残りの部分でも同様の
処理が行われ、同様の結果が得られる。処理段階は、各
段階毎に２つの異なる図面に関して説明および図示され
る。第１の図面は、処理されているダイのコーナ部分の
全体図であり、次の図面はこの段階の後のダイの断面図
である。たとえば、図２はボンド・パッド形成後の作成
段階におけるダイ１０のコーナ部分の全体図であり、図
３は、図２の直線３−３で切った断面図で、同じ処理段
階のダイを示す。図４と図５，図６と図７，図８と図９
および図１０と図１１も同様の関係を持つ。
【００１１】図２に示されるように、ボンド・パッド１
２がダイ１０上に、従来の方法を用いて形成される。た
とえば、ボンド・パッドは従来のアルミニウムまたはア
ルミニウム合金冶金で形成され、従来のワイヤ・ボンデ
ィング装置およびＴＡＢボンディング装置で用いられる
幾何学形状を有することがある。図３は、ダイ１０の他
の部分にボンド・パッド１２がどのように電気的に接続
されるかを示す。ボンド・パッド１２は、金属接触１６
により金属相互接続部１４に電気的に接続される。相互
接続部１４は、装置１０の内部を通り、実際の回路に適
切な接続を行う。ボンド・パッド，相互接続部および接
触を形成するためには、装置内に一連の絶縁層、たとえ
ば層間誘電体１８，２０を有することが必要である。層
間誘電体は、よく半導体装置に用いられ、二酸化シリコ
ン，ＰＳＧ（ホスホシリケート・ガラス），ＢＰＳＧ
（ヒ素ドーピングＰＳＧ），ＴＥＯＳ（テトラ・エチル
・オルト・シリケート）などの材料で作られる。相互接
続部１４，１６のための材料には、アルミニウム，タン
グステン，チタン，銅または半導体処理に用いられるそ
の他の材料が含まれる。図３に示されるように、能動装
置およびダイの半導体基板が図示されていないので、ダ
イ１０は不完全である点に留意されたい。しかし、ダイ
１０のこのような点は本発明の理解にとっては重要では
なく、さらに、当技術では周知のものである。
【００１２】本発明により、また図３にも示されるよう
に、ボンド・パッド１２は、次に絶縁層２２により覆わ
れる。絶縁層２２は、層間誘電層１８，２０を形成する
ために用いられたのと同様の材料で形成されることがあ
る。絶縁層２２は、基本的には２つの金属層間の層間誘
電体として機能するが（以下に明らかになるように）、
ボンド・パッド金属被覆の下にある下部構造の絶縁層と
の混乱を避けるためだけに、「層間誘電体」とは呼ばな
い。
【００１３】図４および図５は、次の処理段階を示し、
ここでは絶縁層２２内に複数のビア２４が形成されて、
各ボンド・パッドがそれに関連するビアを持つようにな
る。ビアは、従来のリソグラフ法およびエッチング法を
用いて形成することができる。たとえば、ビア２４が形
成される部分を除いて絶縁層２２のすべての部分を保護
するフォトレジスト・マスクを作成することができる。
次に、乾式または湿式エッチングを用いてマスク内の開
放部分内の絶縁層を除去し、それによって下にあるボン
ド・パッド１２を露出させるビアを絶縁層内に作成す
る。下のボンド・パッドに関するビア２４の位置そのも
のは特に重要ではないが、図４に示されるようにビア全
体がボンド・パッドの境界の中に位置するようにすると
よい。図５は、図４の直線５−５で切ったダイ１０の断
面図であり、ビア２４がどのようにして下にあるボンド
・パッドを露出するかを図示している。
【００１４】ビア２４が形成されると、絶縁層２２上と
ビア２４内とに再配分金属層が付着されて、ボンド・パ
ッドに対する電気的接続を行う。好適な実施例において
は、絶縁層２２上に付着される金属層は、ボンド・パッ
ド１２を形成するために用いられたのと同じ材料、たと
えばアルミニウムまたはアルミニウム合金であるが、他
の金属も適している。スパッタリング，化学蒸着などの
従来の付着法を用いて、この金属層を付着することがで
きる。次に金属層がパターニングされて、複数の再配分
構造２６が形成され、このとき個々の再配分構造は、下
にあるそれぞれのボンド・パッドと対応するように形成
される。図６および図７は、再配分金属被覆層をパター
ニングした結果として形成される再配分構造２６を示
す。図６に示されるように、各再配分構造２６は、少な
くとも３つの個別部品、すなわち試験パッド２８と、バ
ンプ・パッド３０と、各試験パッドを対応するバンプ・
パッドに電気的に接続するバンプ・パッド相互接続部３
２とを有する連続した導電性素子である。さらに図６に
示されるように、再配分構造には、ビア・パッド３４お
よび／または試験パッド相互接続部３６が含まれること
があり、これらは試験パッド２８を下にあるボンド・パ
ッド１２に電気的に接続するために用いられる。ビア・
パッド３４および試験パッド相互接続部３６は、試験パ
ッドをビア周辺に直接形成してボンド・パッドに対する
電気的接続部を形成することができるので必要ない。
【００１５】本発明により、試験パッド２８は下にある
ボンド・パッドの位置と同様の位置に形成される。理想
的には、試験パッドの位置は、できるだけボンド・パッ
ドの位置に近づけて、同じプローブ・カードとカンチレ
バー・プローブ針を用いてワイヤ・ボンディング装置ま
たはＴＡＢボンディング装置と、Ｃ４またはバンプ装置
とをプローブ検査できるようにする。バンプ・パッド３
０の位置は、製造者が自分に課した設計およびレイアウ
ト上の原則を除いては制約を受けることはない。しか
し、バンプは試験パッドから充分に間隔をおいて配置し
て、試験パッドと接触した場合にプローブとの干渉を避
けるべきであることに留意されたい（これについては、
以下に明らかになる）。バンプ・パッド３０は、（図６
の左上部分に示されるように）ボンド・パッド１２の上
に直接形成することができ、あるいは（これも図６に示
されるように）バンプ・パッドはダイ１０の中心により
近い位置に形成することもできる。バンプ・パッド３０
をボンド・パッドおよび試験パッドにできるだけ近く形
成することの利点は、バンプ・パッド相互接続部３２の
長さを短くして、あるいは最小限にして、それにより装
置の性能を強化することである。しかし、バンプを試験
パッドから充分に離して配置して、プログラミング中に
試験パッドに接触した場合にプローブ針との干渉を避け
るよう留意することも重要である。これも図６に示され
るように、試験パッド２８の寸法は、下にあるボンド・
パッド１２と同じである必要はない。試験パッド２８の
寸法は、パッドのプローブ検査を充分に行えるだけの充
分な大きさとする必要があるが、ワイヤ・ボンドまたは
ＴＡＢボンドが試験パッドに対して形成されないので、
ボンド・パッド１２ほど大きくする必要はない。たとえ
ば、通常のボンド・パッド１２は５ミル（０．１２５ミ
リ）平方程度であるが、本発明の好適な実施例による試
験パッドは３．６ないし４．０ミル（０．０９〜０．１
０ミリ）平方程度である。バンプ・パッド３０が八角形
にパターニングされることに注目頂きたい。この形は従
来のものであり、処理の次の段階でパッド上に導電性バ
ンプを形成するのが容易になる。これについては後で説
明する。
【００１６】図７は、再配分金属被覆層が付着される
と、ビア２４に金属が充填され、それによって下にある
ボンド・パッド１２と接触３８が形成される様子を示
す。この接触は、図７に示されるようにビア・パッド３
４と一体の連続部であるが、その代わりに、試験パッド
または再配分構造の他の部分の一体部分でもよい。さら
に、下にあるボンド・パッド１２に対する接触３８は、
再配分構造を形成するために用いられるものとは別の金
属または導電性材料で形成してもよい。たとえば、接触
３８をタングステン・プラグまたは銅プラグとし、再配
分構造は別の金属で形成する。必要とされるのは、それ
ぞれの再配分構造とその関連する下部のボンド・パッド
との間に電気的接続が設定されることだけである。
【００１７】個々の再配分構造の形成に続き、ダイ１０
上に最終パッシベーション層が付着される。これはワイ
ヤ・ボンディング装置またはＴＡＢボンディング装置に
なされるのと非常に似ている。たとえば、パッシベーシ
ョン材料は、窒化シリコン，シリコン酸化窒化物，ポリ
イミドまたはこれらの材料の組み合せの組成物でよい。
ダイ１０の集積回路構成に対する電気的アクセスを可能
にするために、開口部をパッシベーション層内に形成し
て、再配分構造の部分を露出しなければならない。図８
および図９に示されるように、パッシベーション層４０
は、ダイ１０上に付着される。パッシベーション層は、
再配分構造を覆うが、その後でパッシベーション・エッ
チングが用いられて、パッシベーション層４０内に複数
の開口部４２が作成される。開口部４２は、各再配分構
造の２つの領域内に形成される。図８に示されるよう
に、開口部４２は試験パッド２８とバンプ・パッド３０
との上に作成される。パッシベーション・エッチングの
結果として、再配分構造の他の部分が露出されることは
ない。試験パッドは、プローブ針と試験パッドとの間の
電気接続を可能にするために露出しなければならず、バ
ンプ・パッドはその後で付着される導電性バンプと下に
あるパッドとの間の電気接続を可能にするために露出し
なければならない。図９は、図８に示されるダイを直線
９−９で切った断面図であるが、開口部４２が試験パッ
ド２８とバンプ・パッド３０の上だけに形成されて、ビ
ア・パッド３４などの再配分構造の他の部分は覆われて
絶縁されたままになっていることを示す。
【００１８】パッシベーションおよびパッシベーション
開口部が形成された後で、ハンダ・バンプなどの導電性
バンプがバンプ・パッド３０上に形成される。図１０に
示されるように、ハンダ・バンプ４８がバンプ・パッド
３０上に形成される。従来のＣ４およびその他のバンプ
処理により、バンプ・パッド上にハンダを付着する前
に、バリア金属または金属列をバンプ・パッド３０の上
にあるパッシベーション開口部４２の領域内およびその
周辺に付着する。このようなバリア金属の目的は、バン
プの接着性を高め、接触抵抗を小さくして、再配分金属
の汚染を防ぐことである。バリア金属は、実際の導電性
バンプを作成するために用いられるハンダ付着と同様の
方法で付着される。従来の方法の１つには、シャドウ・
マスクを用いる方法があり、この場合はバンプ・パッド
の位置に対応する開口部を有するモリブデンまたは「モ
リー」マスクを付着マスクとして用いる。マスクはダイ
またはウェーハ上に配置され、モリー・マスク内の開口
部を通じて金属が付着される。これにより金属は、バン
プ・パッド領域上だけに付着される。モリー・マスクを
用いてバンプ・パッド領域内にバリア金属を付着するこ
とができ、またこれを用いてバンプ・パッド領域内にハ
ンダも付着する。たとえば、図１２および図１３に示さ
れるように、クローム，銅および金の組み合せなどのバ
リア金属または金属列４４をパッシベーション層４０内
の開口部４２内とその周辺とに形成することができる。
モリー・マスクを用いてバリア金属を付着する際は、マ
スクによって所望の部分だけに金属を選択的に付着する
ことができるので、エッチング段階は必要ない。充分な
厚みを持つバリア金属を形成した後で、ハンダ４６が同
じモリー・マスクを通じて付着され、そのために同様に
所望の部分に選択的に付着される。モリー・マスクを通
じて付着されると、ハンダは先端を切った円錐形の形に
なるが、リフロー段階の結果として、毛細管の力により
ピラミッド形のハンダ素子が図１３に示されるようなハ
ンダ・バンプ４８に変形する。
【００１９】図１０は、図示される３個の試験パッドと
電気的に接触する複数のカンチレバー・プローブ針５０
も示す。プローブ針５０は、ワイヤ・ボンディング装置
またはＴＡＢボンディング装置の従来のカンチレバー・
プローブ検査に用いられるのと同様のものである。図示
されてはいないが、ダイ１０をプローブ検査する際に
は、プローブ針５０が、当技術ではいずれも周知のもの
である、プローブ・カードおよび／またはテスタになん
らかの方法で電気的に接続されることが必要である。図
１１は、図１０の直線１１−１１で切った断面図であ
り、同様に本発明により試験パッド２８に電気的に接触
するプローブ針５０を示す。
【００２０】図１４は、再配分構造２６と導電性バンプ
またはハンダ・バンプ４８が本発明によりその上に形成
された後の完成したダイ１０の全体図である。図１４で
は分かりやすくするために、ボンド・パッド１２，試験
パッド２８，バンプ・パッド相互接続部３２およびハン
ダ・バンプ４８だけが図示されている。図１４にはこれ
らすべての素子が図示されているが、これらの素子のす
べてがダイ１０内の同一レベルまたは層に存在するわけ
ではないことに留意することが重要である。上記の説明
から明かであるように、ボンド・パッド１２は再配分構
造の下にあり、絶縁層によってそこから分離されてい
る。
【００２１】図１４は、本発明の利点の多くを示す。図
示されるように、試験パッド２８はダイ１０の周縁部付
近に配置され、対応するボンド・パッドの近くに位置す
る。この特徴によって、同一の、あるいは非常に類似の
プローブ・カードおよびカンチレバー・プローブ構造を
バンプ装置上だけでなく非バンプ装置上の試験パッド２
８のプローブ検査に用いることができる。非バンプ装置
とは実際にはワイヤ・ボンディング装置またはＴＡＢボ
ンディング装置である。前者においては、試験パッド２
８がプローブ検査され、後者ではボンド・パッド１２が
プローブ検査される。このように、試験パッド２８とボ
ンド・パッド１２との位置が類似であるために、類似の
試験装置を用いることが容易になる。バンプ半導体装置
をプローブ検査するために周辺試験パッドを用いること
の利点は、プローブ検査を必要とする導電性バンプがダ
イの中央部に位置したり、さらに／あるいはダイ内部に
数列のバンプの分だけ深く位置していることが多く、従
来のカンチレバー・プローブ針を用いてこれらの内部バ
ンプをプローブ検査することが困難であることである。
周辺試験パッドを設定して、なおかつ導電性バンプの内
部アレイを維持することによって、本発明では隣接する
バンプ間でプローブ針を操作することがなくなる。
【００２２】本件に含まれる上記の説明および図面は、
本発明に関する多くの利点を実証する。特に、中央に位
置するバンプにより周辺プローブ検査機能が得られるこ
とが明らかになった。さらに、本発明により、Ｃ４バン
プを従来のボンド・パッド上に直接形成することができ
る。本発明はボンド・パッドとは別の試験パッドを利用
するので、ボンド・パッド上に直接導電性バンプを形成
しても装置を試験する能力を妨げない。さらに、本発明
は装置に用いられる最終パッケージングに関わらず普遍
的なダイの設計を容易にする。同一のダイ設計をワイヤ
・ボンディング装置またはＴＡＢボンディング装置と、
フリップチップ装置またはＣ４装置の両方に用いること
ができる。この２つの装置の種類の唯一の差は、フリッ
プチップ用では再配分構造を形成するための追加の処理
が本発明では必要になることである。別の利点は、試験
パッドを形成して本発明により説明される試験を実行す
るために追加の処理が必要ないことである。
【００２３】以上、本発明により、前述の必要性と利点
を充分に満足するバンプ半導体装置とそれをプローブに
より検査する方法とが提供されたことは明かである。本
発明は特定の実施例に関して説明および図示されている
が、本発明をこれらの説明された実施例に制限する意図
はない。当業者には、本発明の精神から逸脱することな
く改良および変形が可能であることが理解頂けよう。た
とえば、本発明は特定の種類の半導体ダイまたは特定の
種類の集積回路構成に用いることに制限されない。さら
に、本発明は、上記の説明で述べられた特定の材料およ
び処理法に制限されない。特に、本発明はＣ４バンプを
有するバンプ半導体装置に制限されない。本発明は、任
意の種類に適用され、あるいはフリップチップ装置のた
めにバンプされる。また、下にあるボンド・パッド位置
とのボンド・パッドの近接性が強調されているが、この
近接性は試験パッドをプローブ検査するためにカンチレ
バー・プローブ針を用いることができるか、あるいはで
きないかということだけにより制約を受けることに留意
することが重要である。本発明の好適な実施例において
は、試験パッド端とボンド・パッド端との最大変位距離
は、１０ミル（０．２５ミリ）以下程度であると推測さ
れる。この変位範囲は、ボンド・パッド境界内に形成さ
れた試験パッド端の変位を含まない。それゆえ、本発明
は添付の請求項の範囲に入るすべてのこのような変形お
よび改良を包含するものである。
【図面の簡単な説明】
【図１】本発明による作成の中間段階における半導体ダ
イの全体図である。
【図２】図１のコーナ部分の拡大図である。
【図３】図２に示されたダイの部分を直線３−３で切断
した断面図である。
【図４】ビアが形成された後の図２に示されたダイの部
分である。
【図５】図４に示されたダイの部分を直線５−５で切断
した断面図である。
【図６】本発明により再配分金属被覆がパターニングさ
れた後の図４に示されたダイの部分である。
【図７】図６に示されたダイの部分を直線７−７で切断
した断面図である。
【図８】最終パッシベーションおよびパッシベーション
開口部が形成された後の図６に示されるダイの部分の上
面図である。
【図９】図８に示されたダイの部分を直線９−９で切断
した断面図である。
【図１０】ハンダ・バンプが形成された後の図８に示さ
れるダイの部分の上面図であり、本発明によりダイをプ
ローブ検査するためにカンチレバー・プローブ針がどの
ように用いられるかを示す。
【図１１】図１０に示されたダイの部分を直線１１−１
１で切断した断面図である。
【図１２】リフロー作業の前の、図１０に示されたダイ
の部分を直線１３−１３で切断した断面図である。
【図１３】リフロー作業の後の、図１０に示されたダイ
の部分を直線１３−１３で切断した断面図である。
【図１４】本発明により図２〜図１３に示された処理段
階が終了した後の、図１に示されたダイの全体図であ
る。
【符号の説明】
１０ 半導体ダイ １２ ボンド・パッド ２６ 再配分構造 ２８ 試験パッド ３２ 半導体相互接続部 ４８ ハンダ・バンプ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｂ 7514−4Ｍ Ｅ 7514−4Ｍ 21/321

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 その上に形成された集積回路構成を有す
    る半導体基板；前記半導体基板上にあり、パターニング
    されて複数のボンド・パッドを形成する第１金属層であ
    って、前記複数のボンド・パッドが前記集積回路構成に
    電気的に接続される第１金属層；前記第１金属層上にあ
    る絶縁層であって、前記絶縁層はその上に形成された複
    数の開口部を有して、各開口部が下にあるボンド・パッ
    ドの部分を露出する絶縁層；前記絶縁層の上にあり、前
    記複数の開口部を充填して前記複数のボンド・パッドに
    対する複数の接触を形成する第２金属層であって、前記
    第２金属層はパターニングされて、これも、前記複数の
    接触に電気的に接続された複数の試験パッドと、複数の
    バンプ・パッドと、複数の相互接続とを形成し、このと
    き各試験パッドは前記複数のバンプ・パッドの対応する
    １つに対して、前記複数の相互接続の１つにより電気的
    に接続される第２金属層；および前記複数のバンプ・パ
    ッド上に形成された複数の導電性バンプ；によって構成
    されることを特徴とする半導体装置。
  2. 【請求項２】 その上に形成された集積回路構成を有す
    る半導体ダイ；前記集積回路構成の一部に電気的に接続
    されたボンド・パッド；前記ボンド・パッドの上にある
    絶縁層；前記ボンド・パッドの一部を露出する前記絶縁
    層内の開口部；前記開口部内に形成され、前記ボンド・
    パッドに対して電気的接続を行う金属接触；前記絶縁層
    上に形成され前記金属接触に電気的に接続された試験パ
    ッド；前記絶縁層上に形成された導電性バンプを受け入
    れるバンプ・パッド；および前記絶縁層上に形成され、
    前記試験パッドおよび前記バンプ・パッドを電気的に接
    続する金属相互接続；によって構成されることを特徴と
    する半導体装置。
  3. 【請求項３】 半導体装置をプローブにより検査する方
    法であって：その上に形成された、試験を受ける集積回
    路構成を有する半導体基板を設ける段階；前記基板上に
    あり、前記回路構成に電気的に接続された複数のボンド
    ・パッドを形成する段階；前記複数のボンド・パッド上
    に絶縁層を付着する段階；前記絶縁層内に複数の開口部
    を形成し、１つの開口部が各ボンド・パッドを覆って、
    その一部を露出するようにする段階；前記絶縁層上と前
    記複数の開口部内とに金属層を付着して、前記金属層が
    前記複数のボンド・パッドと電気的接触を行うようにす
    る段階；前記金属層をパターニングして、各ボンド・パ
    ッドに関連する再配分金属構造を形成する段階であっ
    て、関連するボンド・パッドのそれぞれの再配分構造
    が：前記の被関連ボンド・パッドに電気的に接続された
    試験パッド；バンプ・パッド；および前記試験パッドお
    よびバンプ・パッドを電気的に接続する金属相互接続；
    によって構成される再配分構造を形成する段階；および
    各試験パッドをプローブにより検査して前記集積回路構
    成の機能性を試験する段階；によって構成されることを
    特徴とする方法。
JP7186685A 1994-07-05 1995-06-30 バンプ半導体装置とそのプローブ検査方法 Pending JPH0829451A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US270880 1988-11-14
US08/270,880 US5554940A (en) 1994-07-05 1994-07-05 Bumped semiconductor device and method for probing the same

Publications (1)

Publication Number Publication Date
JPH0829451A true JPH0829451A (ja) 1996-02-02

Family

ID=23033221

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7186685A Pending JPH0829451A (ja) 1994-07-05 1995-06-30 バンプ半導体装置とそのプローブ検査方法

Country Status (4)

Country Link
US (1) US5554940A (ja)
JP (1) JPH0829451A (ja)
MY (1) MY112466A (ja)
TW (1) TW269741B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831294B1 (en) 1999-01-22 2004-12-14 Renesas Technology Corp. Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes
KR100621760B1 (ko) * 1999-10-18 2006-09-07 삼성전자주식회사 반도체 칩 테스트용 프로브 카드
US7408368B2 (en) 2006-01-11 2008-08-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads respectively provided with pad portions
JP2009176778A (ja) * 2008-01-21 2009-08-06 Fujitsu Microelectronics Ltd 半導体装置及び半導体基板、並びにモニタ装置の検査方法
US8546948B2 (en) 2009-08-18 2013-10-01 Alps Electric Co., Ltd. Silicon structure having bonding pad
CN111938635A (zh) * 2020-08-10 2020-11-17 中国科学院上海微系统与信息技术研究所 脑电极后端连接用凸点、测试板的制备方法及测试结构

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747375A (en) * 1993-07-22 1998-05-05 Sanyo Electric Co., Ltd. Method of manufacturing a semiconductor integrated circuit device
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US7064566B2 (en) * 1993-11-16 2006-06-20 Formfactor, Inc. Probe card assembly and kit
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
JP2792532B2 (ja) 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
US5891745A (en) * 1994-10-28 1999-04-06 Honeywell Inc. Test and tear-away bond pad design
JPH0922929A (ja) * 1995-07-04 1997-01-21 Ricoh Co Ltd Ｂｇａパッケージ半導体素子及びその検査方法
US5899703A (en) * 1997-03-28 1999-05-04 International Business Machines Corporation Method for chip testing
US5917197A (en) * 1997-05-21 1999-06-29 Siemens Aktiengesellschaft Integrated multi-layer test pads
JP3549714B2 (ja) * 1997-09-11 2004-08-04 沖電気工業株式会社 半導体装置
US6429528B1 (en) * 1998-02-27 2002-08-06 Micron Technology, Inc. Multichip semiconductor package
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6720501B1 (en) 1998-04-14 2004-04-13 Formfactor, Inc. PC board having clustered blind vias
US6166556A (en) * 1998-05-28 2000-12-26 Motorola, Inc. Method for testing a semiconductor device and semiconductor device tested thereby
US6114181A (en) * 1998-08-05 2000-09-05 International Business Machines Corporation Pre burn-in thermal bump card attach simulation to enhance reliability
US6373143B1 (en) * 1998-09-24 2002-04-16 International Business Machines Corporation Integrated circuit having wirebond pads suitable for probing
US6456099B1 (en) 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
US6348742B1 (en) * 1999-01-25 2002-02-19 Clear Logic, Inc. Sacrificial bond pads for laser configured integrated circuits
US6500750B1 (en) * 1999-04-05 2002-12-31 Motorola, Inc. Semiconductor device and method of formation
US6225816B1 (en) * 1999-04-08 2001-05-01 Agilent Technologies, Inc. Split resistor probe and method
US6555398B1 (en) * 1999-10-22 2003-04-29 Magic Corporation Software programmable multiple function integrated circuit module
US6511901B1 (en) * 1999-11-05 2003-01-28 Atmel Corporation Metal redistribution layer having solderable pads and wire bondable pads
US6342399B1 (en) * 1999-11-08 2002-01-29 Agere Systems Guardian Corp. Testing integrated circuits
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
US6362087B1 (en) * 2000-05-05 2002-03-26 Aptos Corporation Method for fabricating a microelectronic fabrication having formed therein a redistribution structure
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6426556B1 (en) 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks
US6815324B2 (en) 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
JP2002246910A (ja) * 2001-02-20 2002-08-30 Advantest Corp インターリーブａｄ変換方式波形ディジタイザ装置
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6534853B2 (en) 2001-06-05 2003-03-18 Chipmos Technologies Inc. Semiconductor wafer designed to avoid probed marks while testing
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TW546804B (en) * 2001-11-16 2003-08-11 Advanced Semiconductor Eng Electric testing method for bumps
US6870276B1 (en) * 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US7344899B2 (en) * 2002-01-22 2008-03-18 Micron Technology, Inc. Die assembly and method for forming a die on a wafer
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
KR100466984B1 (ko) * 2002-05-15 2005-01-24 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
DE10234648A1 (de) * 2002-07-29 2004-02-12 Infineon Technologies Ag Halbleiterwafer mit elektrisch verbundenen Kontakt- und Prüfflächen
JP3724464B2 (ja) * 2002-08-19 2005-12-07 株式会社デンソー 半導体圧力センサ
US7056817B2 (en) * 2002-11-20 2006-06-06 Intel Corporation Forming a cap above a metal layer
JPWO2004093191A1 (ja) * 2003-04-11 2006-07-06 富士通株式会社 半導体装置
SG148877A1 (en) * 2003-07-22 2009-01-29 Micron Technology Inc Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US6937047B2 (en) * 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
JP4803966B2 (ja) * 2004-03-31 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
KR100585142B1 (ko) * 2004-05-04 2006-05-30 삼성전자주식회사 범프 테스트를 위한 플립 칩 반도체 패키지 및 그 제조방법
US7235412B1 (en) * 2004-05-11 2007-06-26 Xilinx, Inc. Semiconductor component having test pads and method and apparatus for testing same
US7064450B1 (en) * 2004-05-11 2006-06-20 Xilinx, Inc. Semiconductor die with high density offset-inline bond arrangement
KR100593647B1 (ko) * 2004-05-18 2006-06-28 삼성전자주식회사 프로브 센싱용 패드, 반도체 소자가 탑재된 기판 및 반도체 소자 검사 방법
US7102371B1 (en) * 2004-05-19 2006-09-05 National Semiconductor Corporation Bilevel probe
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
KR100689218B1 (ko) * 2004-07-26 2007-03-02 주식회사 애트랩 볼 그리드 어레이형 디바이스 및 이의 패키징 방법
US20060028228A1 (en) * 2004-08-05 2006-02-09 Bor-Doou Rong Test pads for IC chip
US20060060845A1 (en) * 2004-09-20 2006-03-23 Narahari Ramanuja Bond pad redistribution layer for thru semiconductor vias and probe touchdown
US7411135B2 (en) * 2004-10-12 2008-08-12 International Business Machines Corporation Contour structures to highlight inspection regions
US7180318B1 (en) * 2004-10-15 2007-02-20 Xilinx, Inc. Multi-pitch test probe assembly for testing semiconductor dies having contact pads
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7339275B2 (en) * 2004-11-22 2008-03-04 Freescale Semiconductor, Inc. Multi-chips semiconductor device assemblies and methods for fabricating the same
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
KR100739629B1 (ko) * 2005-12-02 2007-07-16 삼성전자주식회사 프로브 센싱용 패드 및 이를 이용한 프로브 니들 접촉 위치검사 방법.
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US8008770B2 (en) * 2005-11-02 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with bump pad
KR100772903B1 (ko) * 2006-10-23 2007-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP4774071B2 (ja) 2007-04-05 2011-09-14 ルネサスエレクトロニクス株式会社 プローブ抵抗値測定方法、プローブ抵抗値測定用パッドを有する半導体装置
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US8987014B2 (en) * 2008-05-21 2015-03-24 Stats Chippac, Ltd. Semiconductor wafer and method of forming sacrificial bump pad for wafer probing during wafer sort test
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
JP6211855B2 (ja) * 2013-09-03 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
KR20160056379A (ko) 2014-11-10 2016-05-20 삼성전자주식회사 트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법
KR102398663B1 (ko) 2015-07-09 2022-05-16 삼성전자주식회사 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩
JP6767789B2 (ja) * 2016-06-29 2020-10-14 ローム株式会社 半導体装置
US11495534B2 (en) * 2021-04-12 2022-11-08 Nanya Technology Corporation Semiconductor device with test pad and method for fabricating the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3795973A (en) * 1971-12-15 1974-03-12 Hughes Aircraft Co Multi-level large scale integrated circuit array having standard test points
JPS57133651A (en) * 1981-02-12 1982-08-18 Nec Corp Semiconductor integrated circuit device
JPS59228730A (ja) * 1983-06-09 1984-12-22 Nippon Telegr & Teleph Corp <Ntt> 補助パツド付き電極パツド
JPS63249346A (ja) * 1987-04-03 1988-10-17 Fujitsu Ltd 集積回路チップにおけるパツドとその形成方法
US5008727A (en) * 1988-01-22 1991-04-16 Matsushita Electric Industrial Co., Ltd. Standard cell having test pad for probing and semiconductor integrated circuit device containing the standard cells
JPH01295444A (ja) * 1988-02-09 1989-11-29 Fujitsu Ltd 半導体装置の製造方法
JPH07109840B2 (ja) * 1989-03-10 1995-11-22 松下電器産業株式会社 半導体ｉｃの試験装置及び試験方法
JPH0382129A (ja) * 1989-08-25 1991-04-08 Agency Of Ind Science & Technol 半導体チップ
US5187020A (en) * 1990-07-31 1993-02-16 Texas Instruments Incorporated Compliant contact pad
DE69219165T2 (de) * 1991-01-11 1997-08-07 Texas Instruments Inc Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung
US5241266A (en) * 1992-04-10 1993-08-31 Micron Technology, Inc. Built-in test circuit connection for wafer level burnin and testing of individual dies

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831294B1 (en) 1999-01-22 2004-12-14 Renesas Technology Corp. Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes
US7247879B2 (en) 1999-01-22 2007-07-24 Renesas Technology Corp. Semiconductor integrated circuit device having particular testing pad arrangement
US7550763B2 (en) 1999-01-22 2009-06-23 Renesas Technology Corp. Semiconductor integrated circuit device and manufacture thereof
US7910922B2 (en) 1999-01-22 2011-03-22 Renesas Electronics Corporation Semiconductor integrated circuit device and manufacture thereof
US7910960B2 (en) 1999-01-22 2011-03-22 Renesas Electronics Corporation Semiconductor integrated circuit device with a fuse circuit
US8629481B2 (en) 1999-01-22 2014-01-14 Renesas Electronics Corporation Semiconductor integrated circuit device
KR100621760B1 (ko) * 1999-10-18 2006-09-07 삼성전자주식회사 반도체 칩 테스트용 프로브 카드
US7408368B2 (en) 2006-01-11 2008-08-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads respectively provided with pad portions
JP2009176778A (ja) * 2008-01-21 2009-08-06 Fujitsu Microelectronics Ltd 半導体装置及び半導体基板、並びにモニタ装置の検査方法
US8546948B2 (en) 2009-08-18 2013-10-01 Alps Electric Co., Ltd. Silicon structure having bonding pad
CN111938635A (zh) * 2020-08-10 2020-11-17 中国科学院上海微系统与信息技术研究所 脑电极后端连接用凸点、测试板的制备方法及测试结构

Also Published As

Publication number Publication date
TW269741B (ja) 1996-02-01
MY112466A (en) 2001-06-30
US5554940A (en) 1996-09-10

Similar Documents

Publication Publication Date Title
JPH0829451A (ja) バンプ半導体装置とそのプローブ検査方法
US5593903A (en) Method of forming contact pads for wafer level testing and burn-in of semiconductor dice
US6534853B2 (en) Semiconductor wafer designed to avoid probed marks while testing
US7301231B2 (en) Reinforced bond pad for a semiconductor device
US6656826B2 (en) Semiconductor device with fuse to be blown with energy beam and method of manufacturing the semiconductor device
US7465653B2 (en) Reliable metal bumps on top of I/O pads after removal of test probe marks
US6118180A (en) Semiconductor die metal layout for flip chip packaging
US6921979B2 (en) Semiconductor device having a bond pad and method therefor
US7271013B2 (en) Semiconductor device having a bond pad and method therefor
KR100881199B1 (ko) 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
US8937009B2 (en) Far back end of the line metallization method and structures
US7271491B1 (en) Carrier for wafer-scale package and wafer-scale package including the carrier
US7737439B2 (en) Semiconductor component having test pads and method and apparatus for testing same
KR100676039B1 (ko) 관통전극을 통해 웨이퍼 하면에 외부접속단자를 형성시킨웨이퍼 레벨 칩스케일 패키지 제조방법
JP4401089B2 (ja) 集積回路及びその製造方法
KR100437460B1 (ko) 본딩패드들을 갖는 반도체소자 및 그 제조방법
US20030218259A1 (en) Bond pad support structure for a semiconductor device
US20090176124A1 (en) Bonding pad structure and semiconductor device including the bonding pad structure
JP2002076075A (ja) 半導体集積回路
US6717272B2 (en) Reinforced bond-pad substructure and method for fabricating the same
US11532524B2 (en) Integrated circuit test method and structure thereof
US20170133339A1 (en) Semiconductor device and method of forming the same
JP7339486B2 (ja) 腐食を防止するための犠牲導電性スタックを用いる方法
JP2001135795A (ja) 半導体装置
US20230378079A1 (en) Chip package structure with conductive pillar

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040803

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050216

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050412

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050809

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20051005

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060922