JP4401089B2 - 集積回路及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、大略、集積回路及びその製造方法に関するものであって、更に詳細には、集積回路において再分布メタル層を与えるシステム及び方法に関するものである。
【0002】
【従来の技術】
マイクロエレクトロニック装置は、しばしば、他のマイクロエレクトロニック装置への電気的接続を確立するために半田突起(バンプとも呼称される)を使用する。フリップチップ接続型集積回路においては、集積回路チップの入力/出力(I/O)パッド上、テストパッド上、電力パッド上、接地パッド上に半田バンプを形成する。入力/出力(I/O)パッド、テストパッド、電力パッド、接地パッドは集約的に「バンプパッド」と呼称される。次いで、半田バンプを具備するチップの面をプリント回路基板と接触させ、半田バンプをプリント回路基板上の対応する半田パッドと整合させる。熱を付与して半田バンプを溶融させ且つチップのバンプパッドとプリント回路基板の半田パッドとの間に電気的接続を形成する。
【0003】
半田バンプを、対応する下側の回路の直上位置ではないチップ上の一部に配置させることが必要となることが多々ある。このことは(1)半田バンプと対応するメタルパッドとの間に電気的接続を与えるため、及び(2)半田バンプと対応するメタルパッドとの間の電気的接続を絶縁させるために付加的なパッシベーション層を与えるために、チップに付加的な層を付加することによって達成される。この処理は、通常、「再分布(redistribution)」と呼称される。電気的接続は、通常、「再分布メタル層」と呼称されるメタル(金属)層を有している。
【0004】
図1は典型的な従来の集積回路チップ100の一部を示しており、「アンダーバンプメタラジィ(under bump metallurgy)」(UBM)即ちバンプ下側冶金層130へ取付けられており且つそれに電気的に接続されている半田バンプ120を示している。UBM層130はバンプパッドを形成しており、その上に半田バンプ120が付着形成されている。UBM層130は再分布メタル層140へ取付けられており且つそれに電気的に接続されている。再分布メタル層140はUBM層130からメタルパッド150へ延在している。メタルパッド150はある場合にはワイヤボンディングのために使用される。メタルパッド150は、又、アクティブ回路区域と半田バンプパッドとの間の中間接続パッドとして使用することも可能である。
【0005】
再分布メタル層140がメタルパッド150へ取付けられており且つそれに電気的に接続されている。メタルパッド150はシリコン層160上に装着されている。アクティブ回路170もシリコン層160上に装着されている。一次パッシベーション層180がシリコン層160及びアクティブ回路170を被覆するために付与されている。二次パッシベーション層190が再分布メタル層140及び一次パッシベーション層180を被覆するために付与されている。
【0006】
集積回路チップ100が製造される場合に、シリコン層160が最初に形成される。次いで、アクティブ回路170が付加される。次に、メタルパッド150がシリコン層160上に配置される。次いで、一次パッシベーション層180が付与されてシリコン層160及びメタルパッド150及びアクティブ回路170を被覆する。次いで、一次パッシベーション層180をエッチングしてメタルパッド150の一部を露出させる。
【0007】
この段階において、基本的な機能的チップの製造が完了する。次の段階は、再分布メタル層140、二次パッシベーション層190、UBM層130を付加させることにより「再分布」構成を与えることである。集積回路チップ100を2つの段階で製造することは一般的である。第一段階において、基本的な機能的チップを製造する。2番目の段階においては、「再分布」処理を実施する。
【0008】
この「再分布」処理は、基本的な機能的チップを製造した施設において実施されるものではないことがある。この「再分布」処理は他の施設において実施されるべく下請けに出されることがある。ある場合には、下請業者の施設において実施されるこの「再分布」処理の品質が、信頼性の高い適用場面に対して基本的な機能的チップが適切なものであるものとするために充分に高いものではない場合がある。
【0009】
従って、集積回路チップ用の高品質の「再分布」処理を与える改善したシステム及び方法を提供することが必要とされている。又、集積回路チップにおいて高品質の再分布メタル層を提供することも必要とされている。
【0010】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、集積回路チップにおいて再分布メタル層を与える改善したシステム及び方法を提供することを主要な目的としている。
【0011】
【課題を解決するための手段】
本発明は、概略、集積回路を製造する改善したシステム及び方法を提供している。
【0012】
本発明の好適実施例においては、ベース基板上にアクティブ回路区域及び関連するメタルパッドを形成することによって集積回路を製造する。次いで、該アクティブ回路区域上及び該メタルパッド上にパッシベーション層を付着形成する。次いで、パッシベーション層を貫通しメタルパッドに到達してビアをエッチング形成する。次いで、パッシベーション層上にパターン形成したメタル層を付着形成する。これは再分布メタル層を形成する。該再分布メタル層を付着形成する場合に、ビアを同時的にメタル(金属)で充填する。該ビアは該再分布メタル層をメタルパッドへ電気的に接続させる。次いで、該再分布メタル層を研磨して半田バンプを受納するべく開放した適宜平坦な表面を与える。
【0013】
本発明は、集積回路チップ用の高品質の「再分布」処理を与える改善したシステム及び方法を提供することを目的とする。
【0014】
本発明は、集積回路チップにおいて再分布メタル層を与える改善したシステム及び方法を提供することを目的とする。
【0015】
本発明の別の目的とするところは、集積回路チップにおける他のメタル層と同じ製造品質を具備する再分布メタル層を集積回路チップに与える改善したシステム及び方法を提供することである。
【0016】
【発明の実施の形態】
以下に説明する図1乃至9及び本明細書において本発明の原理を説明するために使用する種々の実施例は単に例示的なものであって本発明の技術的範囲を制限する意味で解釈すべきものではない。当業者によって理解されるように、本発明の原理は任意の適宜構成した集積回路に対して適用可能なものである。
【0017】
本発明のシステム及び方法は、基本的な機能的チップのオリジナルの製造期間中に再分布メタル層を製造することにより集積回路チップ内に高品質の再分布メタル層を与える。
【0018】
図1は典型的な従来の集積回路チップ100の一部を示している。従来の集積回路チップ100の特徴については前述した。
【0019】
図2は本発明の集積回路チップ200の好適実施例を示している。集積回路チップ200のアクティブ回路区域210は、ベース基板220上に3個の金属(M1,M2,M3によって表わしてある)の層を順番に付着形成することによって形成する。関連するメタルパッド230も図3に示した如くに形成する。アクティブ回路区域210及びメタルパッド230はドープしていないシリコン酸化物(USG)からなる層240で被覆されている。次いで、USG層240を燐をドープしたシリコン酸化物(PSG)からなる層250で被覆する。
【0020】
次いで、図2に示したように、PSG層250の上に再分布メタル層260を配置させる。次いで、再分布メタル層260の第一端部部分をメタルパッド230へ電気的接続させる。1つの好適実施例においては、再分布メタル層260におけるメタル即ち金属はアルミニウムである。別の好適実施例においては、再分布メタル層260におけるメタルはタングステンである。その他のタイプのメタルを使用することも可能である。
【0021】
次いで、シリコンオキシナイトライド(SiON)からなる層270を再分布メタル層260の上に付着形成させる。次いで、ポリイミドからなる層280をシリコンオキシナイトライド(SiON)層270の上に付着形成させる。次いで、ポリイミド層280及びシリコンオキシナイトライド(SiON)層270の一部をエッチングして再分布メタル層260の一部を被覆されないままとする所望のパターンを形成する。再分布メタル層260は燐をドープしたシリコン酸化物(PSG)層250の下側に存在する輪郭に追従する。再分布メタル層250の実質的な部分は半田バンプを受取るべく平坦なものとすることが可能である。
【0022】
本発明の集積回路チップ200は、メタルパッド230と電気的に接触している第一部分を具備しており且つ半田バンプ(図2においては半田バンプは示していない)を受取るべく開放している平坦な第二部分を具備している再分布メタル層260を有している。再分布メタル層260の製造品質は集積回路チップ200のその他のメタル層と同じ高品質のものである。再分布メタル層260を有する集積回路チップ200の構成は、単に2つの付加的な処理ステップで得ることが可能である。従って、本発明のシステム及び方法は集積回路チップにおいて再分布メタル層を形成する低コストの簡単化した方法を提供している。
【0023】
図3は本発明の集積回路チップ300の別の好適実施例を示している。集積回路チップ300のアクティブ回路区域310は、ベース基板320上に3個のメタル(M1,M2,M3で示してある)からなる層を順番に付着形成することによって形成される。図3に示したように関連するメタルパッド330も形成する。再分布メタル層からなるプラグ340をメタルパッド330上に装着し且つそれに電気的に接続させる。再分布メタル層からなるプラグ340は、図3に示したように、メタルパッド330から上方へ延在している。
【0024】
アクティブ回路区域310及びメタルパッド330はドープしていないシリコン酸化物(USG)からなる層350で被覆させる。次いで、USG層350を燐をドープしたシリコン酸化物(PSG)からなる層360で被覆する。次いで、シリコンオキシナイトライド(SiON)からなる層370をPSG層360上に付着形成させる。
【0025】
次いで、再分布メタル層からなる層380をシリコンオキシナイトライド(SiON)からなる層370の上に付着形成させる。再分布メタル層からなる層380は再分布メタル層からなるプラグ340の上部と電気的に接続している。このように、プラグ340及び層380はメタルパッド330から層380の表面へ連続的な電気的経路を形成している。1つの好適実施例においては、再分布メタル層380におけるメタルはアルミニウムである。別の好適実施例においては、再分布メタル層380におけるメタルはタングステンである。その他のタイプのメタルを使用することも可能である。
【0026】
最後に、ポリイミド層390を再分布メタル層380の一部の上及びシリコンオキシナイトライド(SiON)層370の一部の上に付着形成させる。次いで、ポリイミド層390の一部をエッチングして、再分布メタル層380の一部を被覆されないままとさせる所望のパターンを形成する。再分布メタル層380は、シリコンオキシナイトライド(SiON)層370の下側に存在する輪郭に追従する。図3に示したように、シリコンオキシナイトライド(SiON)層370及び再分布メタル層380の実質的な部分は半田バンプを受取るべく平坦なものとすることが可能である。シリコンオキシナイトライド(SiON)層370の平坦な表面及び再分布メタル層380の平坦な表面は、メタルを付着形成し且つパターン形成した後に化学的機械的研磨(CMP)で表面を研磨することにより形成することが可能である。
【0027】
本発明の集積回路チップ300は、再分布メタル層プラグ340及び再分布メタル層380を有する再分布メタル層を有している。本発明のこの実施例の再分布メタル層は、メタルパッド330と電気的に接触する第一部分(即ち、プラグ340)及び半田バンプ(図3においては半田バンプは示していない)を受取るべく開放状態にある第二部分(即ち、層380)を有している。この再分布メタル層のプラグ340及び層380の組合わせの製造品質は、集積回路チップ300のその他のメタル層と同じ高品質のものである。
【0028】
集積回路チップ300内の再分布メタル層380の平坦な構成は、「アンダーバンプメタラジィ」の配置及び半田バンプの配置に対して有益的な環境を提供している。集積回路チップ300内の再分布メタル層380の平坦な構成は、又、銅ダマシーンの簡単化した「アンダーバンプメタラジィ」を使用することを可能としている。従って、本発明のシステム及び方法は、集積回路チップにおける再分布メタル層の平坦な構成を製造する低コストの簡単化した方法を提供している。
【0029】
図4は集積回路チップにおいて再分布メタル層を与える本発明の方法の好適実施例のフローチャートを示している。この方法のステップは概略参照番号400で示してある。
【0030】
第一ステップは、ベース基板220上にアクティブ回路区域210及び関連するメタルパッド230を形成することである(ステップ410)。次いでアクティブ回路区域210及びメタルパッド230をUSG層240で被覆し且つUSG層240をPSG層250で被覆する(ステップ420)。次いで、再分布メタル層260をPSG層250上に付着形成する(ステップ430)。
【0031】
再分布メタル層260をメタルパッド230へ電気的に接続させる(ステップ440)。次いで、シリコンオキシナイトライド(SiON)層270を再分布メタル層260の上に付着形成させる(ステップ450)。次いで、シリコンオキシナイトライド(SiON)層270の上にポリイミド層280を付着形成させる(ステップ460)。最後に、ポリイミド層280及びシリコンオキシナイトライド(SiON)層270の一部をエッチングして半田バンプを受取るために再分布メタル層380の一部を被覆されないままとさせる所望のパターンを形成する(ステップ470)。
【0032】
図5は本発明の集積回路チップ500の別の好適実施例の構成の第一段階を示している。集積回路チップ500のアクティブ回路区域510をベース基板520上に形成する。図5に示したように、関連するメタルパッド530も形成する。次いで、アクティブ回路区域510及びメタルパッド530をパッシベーション層540で被覆する。説明の便宜上、図5におけるパッシベーション層540は単一層として示してある。パッシベーション層540は、集積回路チップ200及び集積回路チップ300の場合におけるように実際には多数の層を有することが可能である。
【0033】
従来のエッチングプロセスを使用してパッシベーション540を貫通してビア550,560,570をエッチング形成する。ビア550,560,570はパッシベーション層540を貫通してメタルパッド530へ延在している。説明の便宜上、図5は縮尺通りに描いたものではない。垂直方向の寸法を誇張して示してあり、従って集積回路チップ500の要素の高さ(及びビア550,560,570の高さ)は水平方向の寸法に関して通常のものよりもより大きく示されている。
【0034】
図6は本発明の集積回路チップ500の別の好適実施例500の構成の第二段階を示している。ビア550,560,570をパッシベーション層540の本体を貫通してエッチング形成した後に、パッシベーション層540の表面をエッチングして再分布メタル層に対するパターンを形成する。図6に示したように、パッシベーション層540の表面の一部を除去してトレンチ等の地形的特徴部を形成することが可能である。図6に示したトレンチは、ビア550,560,570がパッシベーション層540を貫通して延在する箇所に位置されている。この特定のトレンチの位置は単に例示的なものである。再分布メタル層のその他の地形的特徴をその他の位置においてパッシベーション層540内にエッチング形成することが可能である。図6における点線600は、パッシベーション層540の一部を除去する前のパッシベーション層540のオリジナルの表面の位置を示している。
【0035】
図7は本発明の集積回路チップ500の別の好適実施例の構成の第三段階を示している。パッシベーション層540内にエッチング形成したトレンチパターン内にメタルを付着形成させることにより集積回路チップ500の表面上に再分布メタル層580を形成する。1つの好適実施例においては、再分布メタル層580におけるメタルはアルミニウムである。別の好適実施例においては、再分布メタル層580におけるメタルはタングステンである。その他のタイプのメタルを使用することも可能である。
【0036】
パッシベーション層540の表面にエッチング形成したトレンチパターン上にメタルを付着形成させると、そのメタルの一部がビア550,560,570を充填する。ビア550,560,570はメタルで完全に充填される。このことは、メタルパッド530と再分布メタル層580との間に電気的接触が存在することを確保する。メタルは、高々1対20(1:20)の大きさのアスペクト比を有するビア内に付着形成させることが可能である。即ち、メタルは、その幅よりも長さが20倍大きいビアを完全に充填することが可能である。
【0037】
パッシベーション層540内にエッチング形成したトレンチパターンを充填するメタル付着形成処理期間中にビア550,560,570が同時的にメタルで充填される。この事実は非常に重要である。何故ならば、それは2つのステップを単一のステップに結合させるからである。このことは付加的な処理ステップの問題及び費用を除去している。特に、本発明のこの好適実施例においては、第一ステップにおいてビア550,560,570をメタルで充填させ、次いで第二ステップにおいて充填したビア550,560,570を再分布メタル層580と接続させることは必要ではない。ビア550,560,570及び再分布メタル層580は単一構成として同時的に形成される。
【0038】
パッシベーション層540内にエッチング形成したメタルパターン内に再分布メタル層580を形成した後に、化学的機械的研磨(CMP)処理を再分布メタル層580の表面に適用する。このCMP処理は半田バンプ又はその他の半田と適合性を有するインターフェース層を受取るのに適した平坦な研磨したメタル表面を発生させる。
【0039】
図7における点線600は、パッシベーション層540の一部を除去する前のパッシベーション層540のオリジナルの表面の位置を示している。図7に示した本発明の実施例においては、再分布メタル層580の表面は、パッシベーション層540の一部を除去する前に存在していたパッシベーション層540のオリジナルの表面よりも低くなっている。
【0040】
図8は集積回路チップにおいて再分布メタル層を与える本発明の方法の好適実施例のフローチャートを示している。この方法のステップは、大略、参照番号800で示してある。
【0041】
第一ステップは、ベース基板520上にアクティブ回路区域510及び関連するメタルパッド530を形成することである(ステップ810)。次のステップは、アクティブ回路区域510及びメタルパッド530をパッシベーション層540で被覆することである(ステップ820)。次いで、ビア550,560,570をパッシベーション層540を貫通してメタルパッド530へエッチング形成する(ステップ830)。
【0042】
次いで、再分布メタル層用のメタルパターンをパッシベーション層内にエッチング形成する(ステップ840)。次のステップはパッシベーション層540内におけるメタルパターン上にメタルを付着形成させることである。前述したように、このメタルはビア550,560,570を同時的に充填させる(ステップ850)。最後に、化学的機械的研磨(CMP)プロセスを適用して再分布メタル層580において平坦な研磨した表面を発生させる。
【0043】
集積回路チップの製造期間中に、幾つかのメタルの層を使用してチップのアクティブ回路区域を形成することが可能である。例えば、集積回路チップ200は3個のメタル層(M1,M2,M3で示してある)を有するアクティブ回路区域210を有している。集積回路チップ300は同一の構成を有している。
【0044】
本発明の好適実施例においては、アクティブ回路区域を形成するために使用される最後のメタル層は、又、集積回路チップ内に再分布メタル層を形成するために使用することも可能である。例えば、アクティブ回路区域を形成するために使用される5個のメタル層が存在している場合には、再分布メタル層を形成するために5番目のメタル層を使用することも可能である。再分布メタル層は大きなメタルパッドを介しての代わりに複数個のビアを介してアクティブ回路区域へ接続させることが可能である。再分布メタル層の機能及びアクティブ回路の機能を実施するために単一のメタル層を使用することによって製造時間及び費用を節約することが可能である。本発明のこの好適実施例においては、再分布メタル層用の別個のメタル層を付加することは必要ではない。再分布メタル層を付加するために別個の製造ステップを実施することは必要ではない。
【0045】
図9は本発明の集積回路チップ900の好適実施例を示している。アクティブ回路区域920及びアクティブ回路区域925をベース基板910上に配置させる。アクティブ回路区域920及びアクティブ回路区域925は第一メタル層から構成されている。基板層915及び基板層930を付与してアクティブ回路区域920及びアクティブ回路区域925の第一メタル層を被覆する。
【0046】
次いで、アクティブ回路区域940及びアクティブ回路区域945を基板930上に配置させる。アクティブ回路区域940及びアクティブ回路区域945は第二メタル層から構成されている。基板層935及び基板層950を付与してアクティブ回路区域940及びアクティブ回路区域945の第二メタル層を被覆する。
【0047】
アクティブ回路区域940へのビア(全体的に参照番号955で示してある)及びアクティブ回路区域945へのビア960(全体的に参照番号960で示してある)を基板層950内にエッチング形成し且つ第三メタル層で充填させる。図9に示したように、ビア955内の第三メタル層は上部基板層965におけるバンプパッド970へ結合している。バンプパッド970も第三メタル層から構成されている。
【0048】
ビア960内の第三メタル層は上部基板層965上の個別的なアクティブ回路要素975へ結合している。個別的なアクティブ回路要素975も第三メタル層から構成されている。上部基板層965上のバンプパッド980も第三メタル層から構成されている。バンドパッド980は集積回路900内のその他のアクティブ回路要素(不図示)ヘ接続させることが可能である。集積回路チップ900における第三メタル層は集積回路チップ900における最後のメタル層である。
【0049】
最後のメタル層(ここでは、バンプパッド970と、個別的なアクティブ回路要素975と、バンプパッド980と、ビア955及びビア960とを有する第三メタル層)は、前のメタル層において使用したメタルと異なるメタルを使用して形成することが可能である。最後のメタル層におけるメタルは、最後のメタル層内に形成した半田バンプ上の半田を受取るために半田と適合性のあるものである(例えば、銅、ニッケル、パラジウム)。
【0050】
図9は、アクティブ回路要素及び半田バンプ用の1個又はそれ以上のバンプパッドの両方を形成するためにどのようにして集積回路における最後のメタル層を使用することが可能であるかを示している。
【0051】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図1】 基本的な機能的チップを形成し、次いで、再分布メタル層、二次パッシベーション層、UBM層、基本的機能的チップに対する半田バンプを付加するために従来の「再分布」プロセスを実施することによって製造した典型的な従来の集積回路チップの一部を示した概略図。
【図2】 本発明の集積回路チップの好適実施例を示した概略図。
【図3】 本発明の集積回路チップの別の好適実施例を示した概略図。
【図4】 集積回路チップ内に再分布メタル層を与えるための本発明の方法の好適実施例を示したフローチャート。
【図5】 本発明の集積回路チップの別の好適実施例の構成の第一段階を示した概略図。
【図6】 本発明の集積回路チップの別の好適実施例の構成の第二段階を示した概略図。
【図7】 本発明の集積回路チップの別の好適実施例の構成の第三段階を示した概略図。
【図8】 集積回路チップ内に再分布メタル層を与えるための本発明方法の好適実施例を示したフローチャート。
【図9】 半田バンプ用のバンプパッドを形成するために集積回路チップの最後のメタル層をどのようにして使用することが可能であるかを示した本発明の集積回路チップの好適実施例を示した概略図。
【符号の説明】
200 集積回路チップ
210 アクティブ回路区域
220 ベース基板
230 関連するメタルパッド
240 ドープしていないシリコン酸化物(USG)層
250 燐をドープしたシリコン酸化物(PSG)層
260 再分布メタル層
280 ポリイミド層
Claims (27)
- 集積回路を製造する方法において、
少なくとも1つのアクティブ回路区域を有する集積回路の一部を形成し、
前記集積回路の前記一部の形成処理期間中に前記集積回路に再分布メタル層を形成し、
半田バンプを受取るべく開放している前記再分布メタル層の部分を形成する、
上記各ステップを有していることを特徴とする方法。 - 集積回路を製造する方法において、
少なくとも1つのアクティブ回路区域を有する集積回路の一部を形成し、
前記集積回路の前記一部の形成処理期間中に前記集積回路に再分布メタル層を形成し、
ベース基板上にアクティブ回路区域及び関連するメタルパッドを形成し、
再分布メタル層の垂直プラグを形成し、
前記再分布メタル層の前記垂直プラグを前記メタルパッド上に装着し、
前記再分布メタル層の前記垂直プラグを前記メタルパッドへ電気的に接続し、
前記アクティブ回路区域上及び前記メタルパッド上にドープしていないシリコン酸化物層を付着形成し、
前記ドープしていないシリコン酸化物層の上に燐酸ガラス層を付着形成し、
前記燐酸ガラス層の上にシリコンオキシナイトライド層を付着形成し、
前記シリコンオキシナイトライド層の上に平坦な再分布メタル層を付着形成し、
前記平坦な再分布メタル層を前記再分布メタル層の前記垂直プラグへ電気的に接続させる、
上記各ステップを有していることを特徴とする方法。 - 請求項2において、更に、
前記平坦な再分布メタル層の一部の上及び前記シリコンオリオキシナイトライド層の一部の上にポリイミド層を付着形成し、
前記ポリイミド層の一部をエッチングして半田バンプを受納するために前記平坦な再分布メタル層の一部を開放状態とさせる、
上記各ステップを有していることを特徴とする方法。 - 集積回路を製造する方法において、
少なくとも1つのアクティブ回路区域を有する集積回路の一部を形成し、
前記集積回路の前記一部の形成処理期間中に前記集積回路に再分布メタル層を形成し、
ベース基板上にアクティブ回路区域及び関連するメタルパッドを形成し、
前記アクティブ回路区域上及び前記メタルパッド上にドープしていないシリコン酸化物層を付着形成し、
前記ドープしていないシリコン酸化物層の上に燐酸ガラス層を付着形成し、
前記燐酸ガラス層の上に再分布メタル層を付着形成し、
前記再分布メタル層を前記メタルパッドへ電気的に接続し、
前記再分布メタル層の一部の上にシリコンオキシナイトライド層を付着形成する、
上記各ステップを有していることを特徴とする方法。 - 請求項4において、更に、半田バンプを受納するために前記再分布メタル層の一部を開放状態のままとさせるステップを有していることを特徴とする方法。
- 請求項4において、更に、前記再分布メタル層の全ての部分の上にシリコンオキシナイトライド層を付着形成するステップを有していることを特徴とする方法。
- 請求項6において、更に、前記シリコンオキシナイトライド層を半田バンプを受納するために前記再分布メタル層の一部を被覆されないままとさせるパターンへエッチングさせるステップを有していることを特徴とする方法。
- 請求項4において、更に、
前記再分布メタル層の一部の上及び前記シリコンオキシナイトライド層の一部の上にポリイミド層を付着形成し、
前記ポリイミド層の一部をエッチングして半田バンプを受納するために前記平坦な再分布メタル層の一部を開放状態のままとさせる、
上記各ステップを有していることを特徴とする方法。 - 集積回路を製造する方法において、
少なくとも1つのアクティブ回路区域を有する集積回路の一部を形成し、
前記集積回路の前記一部の形成処理期間中に前記集積回路に再分布メタル層を形成し、
前記集積回路のアクティブ回路区域を形成するために使用した最後のメタル層を使用して前記再分布メタル層を形成する、
上記各ステップを有していることを特徴とする方法。 - 集積回路において、
少なくとも1個のアクティブ回路区域を有している集積回路の一部、
前記集積回路の前記一部の形成処理期間中に形成した前記集積回路における再分布メタル層、
ベース基板上のアクティブ回路区域及び関連するメタルパッド、
前記メタルパッド上に装着されており且つそれと電気的に接続されている再分布メタル層の垂直プラグ、
前記アクティブ回路区域上及び前記メタルパッド上に付着形成したドープされていないシリコン酸化物からなる層、
前記ドープしていないシリコン酸化物からなる層の上に付着形成した燐酸ガラス層、
前記燐酸ガラス層上に付着形成したシリコンオキシナイトライド層、
前記シリコンオキシナイトライド層上に付着形成した平坦な再分布メタル層、
を有しており、前記平坦な再分布メタル層が前記再分布メタル層の前記垂直プラグへ電気的に接続されていることを特徴とする集積回路。 - 請求項10において、更に、
前記平坦な再分布メタル層の一部の上及び前記シリコンオキシナイトライド層の一部の上に付着形成したポリイミド層、
を有しており、前記ポリイミド層は、半田バンプを受納するために前記平坦な再分布メタル層の一部を開放状態のままとさせるべくエッチングされていることを特徴とする集積回路。 - 集積回路において、
少なくとも1個のアクティブ回路区域を有している集積回路の一部、
前記集積回路の前記一部の形成処理期間中に形成した前記集積回路における再分布メタル層、
ベース基板上のアクティブ回路区域及び関連するメタルパッド、
前記アクティブ回路区域上及び前記メタルパッド上に付着形成したドープしていないシリコン酸化物層、
前記ドープしていないシリコン酸化物層上に付着形成した燐酸ガラス層、
前記燐酸ガラス層上に付着形成されており前記メタルパッドへ電気的に接続している再分布メタル層、
前記再分布メタル層の一部の上に付着形成したシリコンオキシナイトライド層、
を有していることを特徴とする集積回路。 - 請求項12において、前記再分布メタル層の一部が半田バンプを受納するために開放状態にあることを特徴とする集積回路。
- 請求項12において、更に、
半田バンプを受納するために前記再分布メタル層の一部を被覆されないままとさせるパターンへエッチングした前記再分布メタル層の上に付着形成したシリコンオキシナイトライド層、
を有していることを特徴とする集積回路。 - 請求項12において、
前記再分布メタル層の一部の上及び前記シリコンオキシナイトライド層の一部の上に付着形成したポリイミド層、
を有しており、前記再分布メタル層の一部が半田バンプを受納するために開放状態にあることを特徴とする集積回路。 - 集積回路において、
少なくとも1個のアクティブ回路区域を有している集積回路の一部、
前記集積回路の前記一部の形成処理期間中に形成した前記集積回路における再分布メタル層、
前記集積回路のアクティブ回路区域を形成するために使用される最後のメタル層を使用して形成した再分布メタル層、
を有していることを特徴とする集積回路。 - 集積回路において、
少なくとも1個のアクティブ回路区域を有している集積回路の一部、
前記集積回路の前記一部の形成処理期間中に形成した前記集積回路における再分布メタル層、
を有しており、前記集積回路における前記再分布メタル層の一部が半田バンプを受納するために開放状態であり、前記半田バンプを受納するために開放状態にある前記集積回路の前記再分布メタル層の前記一部へ取付けられている半田バンプを有していることを特徴とする集積回路。 - 請求項11において、更に、半田バンプを受納するために開放状態にある前記集積回路の前記平坦な再分布メタル層の前記一部へ取付けられている半田バンプを有していることを特徴とする集積回路。
- 請求項13において、更に、半田バンプを受納するために開放状態にある前記集積回路の前記再分布メタル層の前記一部へ取付けられている半田バンプを有していることを特徴とする集積回路。
- 集積回路を製造する方法において、
ベース基板上にアクティブ回路区域の第一部分であって最後から2番目のメタル層を有している第一部分及び関連するメタルパッドを形成し、
前記アクティブ回路区域の前記第一部分の上及び前記メタルパッド上にパッシベーション層を付着形成し、
前記パッシベーション層を貫通して前記メタルパッドへ少なくとも1個のビアをエッチング形成し、
前記パッシベーション層にメタル層パターンをエッチング形成し、
再分布メタル層を形成するために前記パッシベーション層上の前記メタル層パターン上に最後のメタル層を付着形成し、
完全なアクティブ回路区域を形成するために前記アクティブ回路区域の前記第一部分上に前記最後のメタル層を付着形成する、
上記各ステップを有していることを特徴とする方法。 - 請求項20において、更に、前記再分布メタル層上に平坦な表面を発生させるために前記再分布メタル層の表面を研磨するステップを有していることを特徴とする方法。
- 請求項20において、更に、前記メタルパッドを前記再分布メタル層へ電気的に接続させるために少なくとも1個のビア内に前記最後のメタル層を付着形成させるステップを有していることを特徴とする方法。
- 集積回路において、
ベース基板上のアクティブ回路区域の第一部分であって最後から2番目のメタル層を有している第一部分及び関連するメタルパッド、
前記アクティブ回路区域の前記第一部分上及び前記メタルパッド上に付着形成したパッシベーション層、
前記パッシベーション層を貫通して前記メタルパッドへエッチング形成した少なくとも1個のビア、
前記パッシベーション層内にエッチング形成したメタル層パターン、
前記パッシベーション層における前記メタル層パターン上に付着形成した再分布メタル層、
を有しており、前記再分布メタル層が最後のメタル層を有しており、且つ前記最後のメタル層の一部が完全なアクティブ回路区域を形成するために前記アクティブ回路区域の前記第一部分上に付着形成されていることを特徴とする集積回路。 - 請求項23において、前記少なくとも1個のビア内にメタルを有しており、前記少なくとも1個のビア内の前記メタルが前記再分布メタル層と一体的な構成を形成していることを特徴とする集積回路。
- 請求項24において、前記少なくとも1個のビア内の前記メタルが前記メタルパッドを前記再分布メタル層へ電気的に接続させていることを特徴とする集積回路。
- 請求項23において、前記パッシベーション層における前記メタル層パターン上に付着形成した前記再分布メタル層の表面が半田バンプを受納するために開放している平坦な表面を有していることを特徴とする集積回路。
- 請求項26において、更に、半田バンプを受納するために開放している前記再分布メタル層の前記平坦な表面に取付けられている半田バンプを有していることを特徴とする集積回路。
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US7208843B2 (en) * | 2005-02-01 | 2007-04-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Routing design to minimize electromigration damage to solder bumps |
KR100642643B1 (ko) * | 2005-03-18 | 2006-11-10 | 삼성전자주식회사 | 내부회로의 전원/접지선들과 직접 접속되는 재배치된전원/접지선들을 갖는 반도체 칩들 및 그 제조방법들 |
DE102005041283B4 (de) * | 2005-08-31 | 2017-12-14 | Globalfoundries Inc. | Verfahren und Halbleiterstruktur zur Überwachung der Herstellung von Verbindungsstrukturen und Kontakten in einem Halbleiterbauelement |
FR2894716A1 (fr) * | 2005-12-09 | 2007-06-15 | St Microelectronics Sa | Puce de circuits integres a plots externes et procede de fabrication d'une telle puce |
US7635643B2 (en) * | 2006-04-26 | 2009-12-22 | International Business Machines Corporation | Method for forming C4 connections on integrated circuit chips and the resulting devices |
US8212357B2 (en) * | 2008-08-08 | 2012-07-03 | International Business Machines Corporation | Combination via and pad structure for improved solder bump electromigration characteristics |
US20110156260A1 (en) * | 2009-12-28 | 2011-06-30 | Yu-Hua Huang | Pad structure and integrated circuit chip with such pad structure |
US8269348B2 (en) * | 2010-02-22 | 2012-09-18 | Texas Instruments Incorporated | IC die including RDL capture pads with notch having bonding connectors or its UBM pad over the notch |
US8362612B1 (en) * | 2010-03-19 | 2013-01-29 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
US8951833B2 (en) * | 2011-06-17 | 2015-02-10 | Wafertech, Llc | Defect free deep trench method for semiconductor chip |
US8426984B2 (en) * | 2011-09-13 | 2013-04-23 | Chipbond Technology Corporation | Substrate structure with compliant bump and manufacturing method thereof |
US9362243B2 (en) * | 2014-05-21 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package device and forming the same |
US10008461B2 (en) | 2015-06-05 | 2018-06-26 | Micron Technology, Inc. | Semiconductor structure having a patterned surface structure and semiconductor chips including such structures |
US10366958B2 (en) | 2017-12-28 | 2019-07-30 | Texas Instruments Incorporated | Wire bonding between isolation capacitors for multichip modules |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4723197A (en) * | 1985-12-16 | 1988-02-02 | National Semiconductor Corporation | Bonding pad interconnection structure |
US4990464A (en) * | 1988-12-30 | 1991-02-05 | North American Philips Corp. | Method of forming improved encapsulation layer |
JPH0661498A (ja) * | 1992-08-05 | 1994-03-04 | Nec Corp | 不揮発性半導体記憶装置 |
US6262438B1 (en) * | 1996-11-04 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type display circuit and method of manufacturing the same |
KR100295240B1 (ko) * | 1997-04-24 | 2001-11-30 | 마찌다 가쯔히꼬 | 반도체장치 |
US6025277A (en) * | 1997-05-07 | 2000-02-15 | United Microelectronics Corp. | Method and structure for preventing bonding pad peel back |
US6100184A (en) * | 1997-08-20 | 2000-08-08 | Sematech, Inc. | Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer |
US6232662B1 (en) * | 1998-07-14 | 2001-05-15 | Texas Instruments Incorporated | System and method for bonding over active integrated circuits |
US6218302B1 (en) * | 1998-07-21 | 2001-04-17 | Motorola Inc. | Method for forming a semiconductor device |
US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
SG93278A1 (en) * | 1998-12-21 | 2002-12-17 | Mou Shiung Lin | Top layers of metal for high performance ics |
US6762115B2 (en) * | 1998-12-21 | 2004-07-13 | Megic Corporation | Chip structure and process for forming the same |
US6500750B1 (en) * | 1999-04-05 | 2002-12-31 | Motorola, Inc. | Semiconductor device and method of formation |
US6165891A (en) * | 1999-11-22 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer |
US6803302B2 (en) * | 1999-11-22 | 2004-10-12 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having a mechanically robust pad interface |
GB2364170B (en) * | 1999-12-16 | 2002-06-12 | Lucent Technologies Inc | Dual damascene bond pad structure for lowering stress and allowing circuitry under pads and a process to form the same |
US6380555B1 (en) * | 1999-12-24 | 2002-04-30 | Micron Technology, Inc. | Bumped semiconductor component having test pads, and method and system for testing bumped semiconductor components |
US6396148B1 (en) * | 2000-02-10 | 2002-05-28 | Epic Technologies, Inc. | Electroless metal connection structures and methods |
US6180445B1 (en) * | 2000-04-24 | 2001-01-30 | Taiwan Semiconductor Manufacturing Company | Method to fabricate high Q inductor by redistribution layer when flip-chip package is employed |
US6407002B1 (en) * | 2000-08-10 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Partial resist free approach in contact etch to improve W-filling |
US6551856B1 (en) * | 2000-08-11 | 2003-04-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming copper pad redistribution and device formed |
TW584950B (en) * | 2001-12-31 | 2004-04-21 | Megic Corp | Chip packaging structure and process thereof |
TW503496B (en) * | 2001-12-31 | 2002-09-21 | Megic Corp | Chip packaging structure and manufacturing process of the same |
US7115998B2 (en) * | 2002-08-29 | 2006-10-03 | Micron Technology, Inc. | Multi-component integrated circuit contacts |
-
2002
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