JPS59228730A - 補助パツド付き電極パツド - Google Patents
補助パツド付き電極パツドInfo
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- JPS59228730A JPS59228730A JP10348283A JP10348283A JPS59228730A JP S59228730 A JPS59228730 A JP S59228730A JP 10348283 A JP10348283 A JP 10348283A JP 10348283 A JP10348283 A JP 10348283A JP S59228730 A JPS59228730 A JP S59228730A
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- JP
- Japan
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- pad
- solder
- auxiliary
- main electrode
- chip
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、被測定チップ又はウェー・上の集積回路の、
本来の駆動時に使用するソルダノ々ングに損傷を与える
ことなく回路の検査及び試験を行なうことが可能な補助
パッドをもうけた電極ノ臂ツドに関するものである。
本来の駆動時に使用するソルダノ々ングに損傷を与える
ことなく回路の検査及び試験を行なうことが可能な補助
パッドをもうけた電極ノ臂ツドに関するものである。
極低温で動作するジョセフソン素子は従来のシリコン素
子と比較してスイッチング速１ｆｆがきわめて高速であ
ること、低消費電力であることから近年注目され、集積
化も進んでいる。ジョセフソン集積回路では、信号が極
めて高速であるため、ワイヤボンディング等の実装方法
を用いることができず、寄生インダクタンス等が小さい
実装方法が必要とされる。この目的のため。
子と比較してスイッチング速１ｆｆがきわめて高速であ
ること、低消費電力であることから近年注目され、集積
化も進んでいる。ジョセフソン集積回路では、信号が極
めて高速であるため、ワイヤボンディング等の実装方法
を用いることができず、寄生インダクタンス等が小さい
実装方法が必要とされる。この目的のため。
低融点はんだを微小球にして、ナツプ又はウェー・と外
部配線基板間とを接続する、言わゆるフリップテップポ
ンディング法が適している。
部配線基板間とを接続する、言わゆるフリップテップポ
ンディング法が適している。
第１図はフリツゾテツｆｙ１４ンデイング用のジョセフ
ソン集積回路用チップに使用している基本的なパッド部
の構造である。その形成方法はま”ずシリコンウエノ為
１に主電極パッド２を島状に形成する。つぎに絶縁層３
−１を蒸着し、その上から配線４を主電極パッド２に接
続するように形成する。その上から絶縁層３−２を蒸着
し、さらにパッド部２とはんだすなわちソルダパンゾロ
との密着性を高めるために中間金属５を蒸着した後に、
ソルダパンゾロを形成する。
ソン集積回路用チップに使用している基本的なパッド部
の構造である。その形成方法はま”ずシリコンウエノ為
１に主電極パッド２を島状に形成する。つぎに絶縁層３
−１を蒸着し、その上から配線４を主電極パッド２に接
続するように形成する。その上から絶縁層３−２を蒸着
し、さらにパッド部２とはんだすなわちソルダパンゾロ
との密着性を高めるために中間金属５を蒸着した後に、
ソルダパンゾロを形成する。
次に、ナツプ状に切り出したあるいは、テップを切り離
さずに、ウェハ状態で被測定テップ９の動作試験又は検
査を行う方法について述べる。ナツプ状に切り離した場
合を例として説明する。第２図に一例を示すように切り
出した被測定テップ９をサンプルホルダ７に納め、被測
定テップ９のソルダバンプ６とサンプルホルダ７のバネ
８とを接触させ液体ヘリウムに浸は信号の入出力を行う
。この方法による欠点は、圧力１０を加えて接触を得る
ときに、ソルダ材質の機械的強度が弱いため、ソルダバ
ンプ６が欠損を受けたり、極端な場合には剥離してしま
う問題がある。この結果、第３図に示すように。
さずに、ウェハ状態で被測定テップ９の動作試験又は検
査を行う方法について述べる。ナツプ状に切り離した場
合を例として説明する。第２図に一例を示すように切り
出した被測定テップ９をサンプルホルダ７に納め、被測
定テップ９のソルダバンプ６とサンプルホルダ７のバネ
８とを接触させ液体ヘリウムに浸は信号の入出力を行う
。この方法による欠点は、圧力１０を加えて接触を得る
ときに、ソルダ材質の機械的強度が弱いため、ソルダバ
ンプ６が欠損を受けたり、極端な場合には剥離してしま
う問題がある。この結果、第３図に示すように。
本来の回路駆動時において、チップと配線基板を接続さ
せるため、ソルダを立体的に変形する目的でプツシを加
熱溶融させ、表面張力を利用してソルダ層を立体化して
、配線基板にボンディングする場合、検査段階における
各パッドのソルダの欠損が一定でないため、各ソルダバ
ンプの高さが揃わなくなり、検査段階でソル〆が欠損し
たところは、対向する配線基板のパッドと接続できなく
なる。
せるため、ソルダを立体的に変形する目的でプツシを加
熱溶融させ、表面張力を利用してソルダ層を立体化して
、配線基板にボンディングする場合、検査段階における
各パッドのソルダの欠損が一定でないため、各ソルダバ
ンプの高さが揃わなくなり、検査段階でソル〆が欠損し
たところは、対向する配線基板のパッドと接続できなく
なる。
本発明はこの欠点を解決するため、主電極ノ々ツドのほ
かに、検査、または動作試験の時にのみ使用する補助・
ぐラドを併設したものである。
かに、検査、または動作試験の時にのみ使用する補助・
ぐラドを併設したものである。
また、ソルダによって主電極ノ４ツドと補助ノットを連
結していることを特徴とし、その目的は検査時には、主
電極パッドの信号を、うすいソルダ層によって連結され
た補助パッドに検査端子を触れて検査し、すなわち主電
極パッド上のソルダに損傷を与えないで試験を行ない、
試験終了後、ソル〆を加熱により立体化して、配線基板
との接続を行う場合には主電極パッドと補助・臂ツドと
を分離し、寄生インダクタンス等を低減化して伝送特性
上の悪影響を与えないことにある。
結していることを特徴とし、その目的は検査時には、主
電極パッドの信号を、うすいソルダ層によって連結され
た補助パッドに検査端子を触れて検査し、すなわち主電
極パッド上のソルダに損傷を与えないで試験を行ない、
試験終了後、ソル〆を加熱により立体化して、配線基板
との接続を行う場合には主電極パッドと補助・臂ツドと
を分離し、寄生インダクタンス等を低減化して伝送特性
上の悪影響を与えないことにある。
第４図、第５図は本発明の一実施例であって。
２はテップ上の主電極パッド、３−１．３−２は絶縁層
、４は配線、５はいわゆる低融点はんだ材料の金属と密
着性を有する領域を形成する中間金属、６は例えばＩｎ
−１３ｉ−８ｎの共晶合金又は他のＩｎを含有する金属
、又は鉛を合剤−る金属等の低融点はんだ材層のソルダ
バング、１１は補助パッド、１２は配線基板、１３は配
線基板上の主電極ノ々ツドである。
、４は配線、５はいわゆる低融点はんだ材料の金属と密
着性を有する領域を形成する中間金属、６は例えばＩｎ
−１３ｉ−８ｎの共晶合金又は他のＩｎを含有する金属
、又は鉛を合剤−る金属等の低融点はんだ材層のソルダ
バング、１１は補助パッド、１２は配線基板、１３は配
線基板上の主電極ノ々ツドである。
第４図（ａ）は被測定チップ９上の主電極・ぐラド２と
補助バンド１１をソルダパンゾロによって連結した断面
構造図を示す。同図（ｂ）はその平面図である。主電極
パッド２と補助・９ツド１１とを連結する部分のソルダ
バング６には、中間金属５を設けないで絶縁層との密着
性を悪くシ。
補助バンド１１をソルダパンゾロによって連結した断面
構造図を示す。同図（ｂ）はその平面図である。主電極
パッド２と補助・９ツド１１とを連結する部分のソルダ
バング６には、中間金属５を設けないで絶縁層との密着
性を悪くシ。
かつ中部が細くくびれだ平面形状をしているため加熱に
よるソルダビンディング工程すなわち。
よるソルダビンディング工程すなわち。
膜状のソルダを立体状に変形する工程後の分離を容易に
する。検査は以下の手順で行なう。すなわち主電極−々
ラドと補助７４′ツドが連結された状態で被測定チップ
９をサンプルホルダ７に納める。サングルホル〆７のノ
々ネ８は補助ノぐラド１１上のソルダ部と接触させ、回
路動作試験を行う。
する。検査は以下の手順で行なう。すなわち主電極−々
ラドと補助７４′ツドが連結された状態で被測定チップ
９をサンプルホルダ７に納める。サングルホル〆７のノ
々ネ８は補助ノぐラド１１上のソルダ部と接触させ、回
路動作試験を行う。
次に、動作試験を行って選別した被測定チップ９は、第
５図に示すように配線基板１２と各々の主電極・臂ツド
２，１３と相互の位置合せを行い、加熱によるソルダポ
ンディングを行う。
５図に示すように配線基板１２と各々の主電極・臂ツド
２，１３と相互の位置合せを行い、加熱によるソルダポ
ンディングを行う。
このとき動作試験を行った被測定テップ９の補助パッド
１１上のソルダ量は、バネの接触によって欠損している
ため、マルダｙｙｙディングされた主電極パッド同志の
ソルダに比べて小さく。
１１上のソルダ量は、バネの接触によって欠損している
ため、マルダｙｙｙディングされた主電極パッド同志の
ソルダに比べて小さく。
このため半球状になり、配線基板１２には接触しない。
なお、欠損が少なく、基板１２に接触しても、接触部に
は絶縁層３−Ｊ、３−２があるので、接触したとしても
何ら影響はない。
は絶縁層３−Ｊ、３−２があるので、接触したとしても
何ら影響はない。
また被測定チップ９上の主電極パッド２と補助ノぐラド
１１とを連結しているソルダ部分は、ソルダと密着性の
ある中間金属５を付けていないため、各パッド部の方に
分離、融合され、その部分にはソルダが残らない。した
がって、ソルダデンディング後には、主電極・平ツド２
と補助パッド１ノは電気的に分離される。従って、補助
パッドの伝送特性上への悪影響は全くなく、高速信号伝
送に適した寄生インダクタンスの極めて小さなチップの
実装法が可能となる。
１１とを連結しているソルダ部分は、ソルダと密着性の
ある中間金属５を付けていないため、各パッド部の方に
分離、融合され、その部分にはソルダが残らない。した
がって、ソルダデンディング後には、主電極・平ツド２
と補助パッド１ノは電気的に分離される。従って、補助
パッドの伝送特性上への悪影響は全くなく、高速信号伝
送に適した寄生インダクタンスの極めて小さなチップの
実装法が可能となる。
以上説明したように、本発明は、主電極パッドと動作試
験又は、チップ検査に専用に用いる補助ノ々ツドを一対
として用い、試験又は検査時においては、ソルダ材層に
よって主電極ｚ４’ツドと補助・臂ツドを連結した状態
で、補助パッド面上のみを検査端子と接触させて動作試
験を行なう。この際、補助／４’ツド面上のソルダが欠
損しても、主電極パッド面上のソルダは全く欠損せず、
続く加熱を伴うソルダデンディング工程において、ソル
ダが、球状に変移した場合、チップと配線基板の相互ｔ
４ツド間を充分に満たすだけのソルダ量を主電極ノ４ツ
ド上に残存させ、更に。
験又は、チップ検査に専用に用いる補助ノ々ツドを一対
として用い、試験又は検査時においては、ソルダ材層に
よって主電極ｚ４’ツドと補助・臂ツドを連結した状態
で、補助パッド面上のみを検査端子と接触させて動作試
験を行なう。この際、補助／４’ツド面上のソルダが欠
損しても、主電極パッド面上のソルダは全く欠損せず、
続く加熱を伴うソルダデンディング工程において、ソル
ダが、球状に変移した場合、チップと配線基板の相互ｔ
４ツド間を充分に満たすだけのソルダ量を主電極ノ４ツ
ド上に残存させ、更に。
補助パッド及び補助パッド上のソルダバンプがもたらす
高周波伝送特性上の悪影響をとシのぞくため、ソルダデ
ンディング工程において主電極ノ量ツドと補助パッドが
電気的に分離されることを特徴としている。上記の分離
作用を容易にするため、ソルダ材料の金属と密着性の良
い金属を中間媒体として１選択的に配置したり、ソルダ
層の中央部を細くくびれさせた形状として。
高周波伝送特性上の悪影響をとシのぞくため、ソルダデ
ンディング工程において主電極ノ量ツドと補助パッドが
電気的に分離されることを特徴としている。上記の分離
作用を容易にするため、ソルダ材料の金属と密着性の良
い金属を中間媒体として１選択的に配置したり、ソルダ
層の中央部を細くくびれさせた形状として。
上記分離動作を容易にしている。
従って、本発明の電極パッドを用いれば、主電極・ぐツ
げに全く悪影響を与えずにチップ選択等の回路動作試験
や検査を行なうことができ。
げに全く悪影響を与えずにチップ選択等の回路動作試験
や検査を行なうことができ。
しかも、検査後のチップを駆動する際には、寄生インダ
クタンス等が小さいというフリツゾチップボンデイング
の特徴を十分に生かした測定が可能となる。
クタンス等が小さいというフリツゾチップボンデイング
の特徴を十分に生かした測定が可能となる。
本発明は、超高速信号を取シ扱うジョセフソン集積回路
またはＧ ａ Ａ Ｓ集積回路、または、Ｓｉを用いた
半導体集積回路を対象とした電極用ｔＪ？ッドに適用す
ることができる。また、本発明の実施例ではチップに切
シ離した状態での検査について述べたがウェハ状態での
検査にも適用できる等の利点を有する。
またはＧ ａ Ａ Ｓ集積回路、または、Ｓｉを用いた
半導体集積回路を対象とした電極用ｔＪ？ッドに適用す
ることができる。また、本発明の実施例ではチップに切
シ離した状態での検査について述べたがウェハ状態での
検査にも適用できる等の利点を有する。
第１図〜第３図は従来の電極ノ９ツド構造の一実施例を
示す断面図、第４図及び第５図は本発明ノヤツドの一実
施例を示す断面図である。 １・・・シリコンウェハ、２・・・チップ上の主電極・
千ツド、３・・・絶縁層、４・・・配線、５・・・中間
金属、６・・・ツル＄ ／４７７’、 ７・・・サンプ
ルホルダ、８・・・ノ々ネ、９・・・被測定チップ、１
ｏ・・・圧力、１１・・・補助パッド、１２・・・配線
基板、１３・・・配線基板上の主電極ノ千ツド。 出願人代理人 弁理士 鈴 江 武 彦第１図 （２ 第２図 ０ 第３図 第４図 （ａ） （ｂ） 第５図
示す断面図、第４図及び第５図は本発明ノヤツドの一実
施例を示す断面図である。 １・・・シリコンウェハ、２・・・チップ上の主電極・
千ツド、３・・・絶縁層、４・・・配線、５・・・中間
金属、６・・・ツル＄ ／４７７’、 ７・・・サンプ
ルホルダ、８・・・ノ々ネ、９・・・被測定チップ、１
ｏ・・・圧力、１１・・・補助パッド、１２・・・配線
基板、１３・・・配線基板上の主電極ノ千ツド。 出願人代理人 弁理士 鈴 江 武 彦第１図 （２ 第２図 ０ 第３図 第４図 （ａ） （ｂ） 第５図
Claims (3)
- （１） ウェー・又はチップに搭載された集積回路の
電気信号を、外部の配線基板と接続することにより取り
出すための、電気信号用端子としての、該ウニ・・又は
該テップに搭載された電極ノ（ラドにおいて、一つの電
気信号に対して、主電極パッドと補助パッドが、一定距
離をおいて離した構成で一対として形成され、かつ該主
電極パッドおよび補助パッド表面に、いわゆる低融点は
んだ材料の金属と密着性を有する領域が形成され、かつ
該主電極パッドと該補助パッドの間隔部には、該低融点
はんだ材料の金属とは密着性を有しない領域が形成され
、かつ形成時には該主電極パッドと該補助）４ツドの両
方を一括して覆い、後の加熱工程で該主電極・９ツド面
上と該補助パッド面上に２つに分離して、それぞれ球状
または他の形状に立体的に変形する該低融点はんだ材層
とから構成されることを特徴とする補助パッド付き電極
パッド。 - （２）低融点はんだ材層の形状を、中央部すなわチ主電
極ハツトと補助−ぐラドの間隔部を細くくびらせた形状
となすことを特徴とする特許請求の範囲第（１）項記載
の補助パッド付き電極パ″″・ 工、 - （３） 低融点はんだ材層の材・質を泗−Ｂ ｉ −
Ｓ ｎの共晶合金又は他のＩｎを含有する金属、又は鉛
を含有する金属とすることを特徴とする特許請求の範囲
第（１）項記載の補助パッド付き電極・ぐラド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348283A JPS59228730A (ja) | 1983-06-09 | 1983-06-09 | 補助パツド付き電極パツド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348283A JPS59228730A (ja) | 1983-06-09 | 1983-06-09 | 補助パツド付き電極パツド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59228730A true JPS59228730A (ja) | 1984-12-22 |
| JPS6246061B2 JPS6246061B2 (ja) | 1987-09-30 |
Family
ID=14355224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10348283A Granted JPS59228730A (ja) | 1983-06-09 | 1983-06-09 | 補助パツド付き電極パツド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554940A (en) * | 1994-07-05 | 1996-09-10 | Motorola, Inc. | Bumped semiconductor device and method for probing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346352U (ja) * | 1989-09-13 | 1991-04-30 |
-
1983
- 1983-06-09 JP JP10348283A patent/JPS59228730A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554940A (en) * | 1994-07-05 | 1996-09-10 | Motorola, Inc. | Bumped semiconductor device and method for probing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246061B2 (ja) | 1987-09-30 |
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