CN102782839A - 用于硅通孔(tsv)的电测试的系统和方法 - Google Patents

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Abstract

一种用于执行至少通孔(10)的电测试的测试系统，该通孔(10)至少部分地延伸通过半导体材料的主体(2)的衬底(3)并且具有掩埋在衬底(3)中并且从主体(2)的外部不可访问的第一末端(10b)。该测试系统具有电测试电路(22)，该电测试电路(22)集成在主体(2)中并且电耦合到通孔(10)并且电耦合到由主体(2)承载的、用于朝向外部的电连接的电连接元件(8)；电测试电路(22)具有集成在衬底(3)中的掩埋微电子结构(28)以便电耦合到通孔(10)的第一末端(10b)，从而在衬底(3)中关闭电路径并且允许通过电连接装置(8)检测通孔(10)的至少一个电参数。

Description

用于硅通孔(TSV)的电测试的系统和方法
技术领域
本发明具体而言涉及借助于通孔的结构修改的、用于硅通孔(TSV)的电测试的系统和方法。
背景技术
如已知的，在半导体材料的裸片(或如下文所使用的“芯片”)中提供通用电子集成电路，其中该半导体材料的裸片在制造过程的结尾时通过对晶片进行划片而获得。晶片通常包括集成了一个或多个电子部件(有源的或无源的部件，例如晶体管)或电子部件的一部分的有源层(例如由衬底的表面部分形成)；以及在有源层上延伸的一个或多个金属层和电绝缘层，以获得电子部件和它们的电互连。
通常通过由芯片的外部顶表面所承载的导电接触焊盘，以及从导电焊盘朝向外部电子系统的类似连接元件延伸的电连接接线(该连接技术通常被称为“接线键合”技术)来提供该芯片内的电子集成电路与外部电子系统之间的电连接。具体而言，导电焊盘形成存在于芯片中的电线路的末端并且被设计用于传送信息信号或功率信号(其中具有用于电子集成电路的电源信号)。
一种备选的电连接技术设想使用直接连接到芯片的导电焊盘并且设置在导电焊盘自身与外部电子系统的类似连接元件之间的导电元件、突出的接触凸起或者导电球或凸块或导电焊区。在该情况中，就设想芯片将以如下方式翻转，即，该芯片的承载导电焊盘的外部顶表面被布置成面对外部电子系统的印刷电路板或者其他电子设备而言，该连接技术通常被定义为“倒装芯片技术”。
在电子集成电路的电连接的领域中，还已知的是使用所谓的硅通孔(在下文中简称为“通孔”)，即穿过电子集成电路的芯片垂直延伸的、导电材料的互连，从而允许集成在该芯片的结构的各个层上的电路的元件与其外部表面的电连接。通孔以如下方式穿过芯片和对应的衬底垂直地延伸(develop)，即，在制造过程结尾时(即在它们的最终使用形式中)将可以从芯片的外部表面访问该这些通孔，该外部表面被设计为用于例如通过由所述表面承载的接触元件(凸块、球或焊区)电接触而与外部电子系统的印刷电路板或其他电子器件连接。
通常，就通孔通过例如由绝缘材料构成的电绝缘区域以避免存在朝向衬底自身的漏电电流的方式在横向并且在下面两者都是绝缘的而言，通孔与它们贯穿的衬底电绝缘。
图1以示意性并且简化的方式示出了在晶片2中提供的通用电子集成电路(IC)1，晶片2包括半导体材料的衬底3，在该衬底中至少部分地集成了电子部件4，例如MOSFET(如图示意性地指示的)。具体而言，衬底3具有在位置上对应于提供电子部件4的位置处的前表面3a和与前表面3a相对的背部表面3b，。
图1中由布置在衬底3的前表面3a上的绝缘层5以及布置在绝缘层5上的至少一个金属层6示意性地表示在彼此叠加的一个或者多个层上布置在衬底3上的电绝缘层和金属层。电子部件4的合适的导电的或绝缘的结构可以按照已知的方式另外在衬底3上延伸(例如以获得MOSFET的栅极氧化物和栅极导电结构)。另外，绝缘层5和金属层6提供电子部件4之间的电连接，以及朝向电子集成电路1的外部的电连接。
此外，绝缘材料的钝化层7在金属层6上延伸；接触焊盘8在钝化层7中打开，电连接到金属层6并且被设计为与外部电接触。该钝化层的由7a所示的外部表面是晶片2的前外部面。
具体而言，在衬底3中，通过由FEOL(前端工艺过程)整体指定的合适的过程提供电子部件4，而由BEOL(后端工艺过程)整体指定用于提供到外部的电连接的其余的电绝缘层5、金属层6以及钝化层7。
此外，在晶片2的内部形成一个或多个通孔，该通孔由10整体指定，包括穿过衬底3垂直延伸并且有可能贯穿电绝缘层5和金属层6中的一个或多个的导电互连，从而限定电子部件4、金属层6或接触焊盘8之间的朝向衬底3的背面的电连接。具体而言，作为示例，图1示出了第一通孔10’，其从前表面3a朝向衬底3的背面延伸，被设计为接触电子部件4的区域(例如MOSFET的区域)；第二通孔10”，其从金属层6朝向衬底3的背面延伸；以及第三通孔10”’，其从钝化层7的外部表面7a朝向衬底3的背面延伸，被设计为与接触焊盘8接触。
注意到，在形成通孔之后，通孔10通常是绝缘的并且“嵌入”在晶片2的衬底3中，其由具有给定厚度的材料的部分与衬底3的背部表面3b分隔。
例如，可以如美国公开号2005/0101054或在Springer-Verlag NewYork公司的第85-95页的Chuan Seng Tan、Ronald J.Gutmann和L.Rafael Reif的“Wafer Level 3-D ICs Process Technology”中所述地获得通孔10。
图2示出了在制造过程的结尾时的电子集成电路1：(利用已知的研磨技术或“背部磨光”)减薄衬底3的背部的最终步骤暴露了通孔10的背部末端的一部分，以这种方式其可以与外部电接触。在减薄过程之后，衬底3具有减小的厚度，例如甚至小于50μm。
在可能的组装过程之一中，接下来对晶片2进行划片(dice)以便限定多个芯片，每个芯片包括相应的电子集成电路。
在制造过程的结尾时，通孔10因此贯穿整个衬底3，从而提供从电子部件4到芯片内的金属层6的直接电连接，或从衬底3的背部表面3b(在该情况中形成芯片的外部背部表面)到接触焊盘8的直接电连接，或更通常而言从芯片的所谓的“顶部”(即前部分)到芯片的所谓的“底部”(即背部分)的一个或多个电连接。
使用通孔10特别有利于提供用于电子集成电路的三维封装结构(所谓的“3D封装技术”)，其中该3D封装技术是最近一般而言在半导体领域并且具体而言在微电机系统(MEMS)领域中提出来的。
注意到，术语“封装”以通常对本领域常用的方式在本文使用来整体指定用于整体或部分地包围电子集成电路的半导体材料的芯片或者多个芯片，从而允许其与外部的电连接(例如到对应的外部电子系统的印刷电路的连接)的外壳结构或者外包结构。
根据已知的方式，3D封装技术备选地设想了以下：两个或更多个封装的垂直堆叠，其中每个封装包封一个或多个电子集成电路(所谓的“封装级3D封装”)；两个或更多个芯片或裸片的垂直堆叠(所谓的“芯片级3D封装”)；以及两个或更多个晶片的垂直堆叠(所谓的“晶片级3D封装”)。具体而言，在后一种情况中，晶片被彼此堆叠并且随后在将它们包封入对应的封装中之前对它们进行划片。很显然，为了能够提供在合适地布置的各种晶片中的电子集成电路之间的电连接，需要通孔。
使用三维结构有利地允许增加互连的密度，同时降低互连的长度，因此也降低寄生效应；因此可以提高性能。使用通孔因此在多种应用中是有利的，具体而言在用于降低各种芯片、裸片或晶片之间的连接的长度时是有利的。
然而，以上使用致使各种生产问题，这些生成问题例如与用于在芯片中形成具有小直径(甚至小于10μm)并且大深度的通孔/沟槽所需要的蚀刻过程关联，或者与晶片、芯片或裸片之间的校准过程相关联。此外，鉴于生产过程的关键方面并且鉴于由通孔执行的电互连的性质，有利的是能够验证其适当操作(优选地在制造集成电路之前并且具体而言在完成半导体材料的晶片的划片之前)，并且具体而言验证穿过该通孔提供给电流循环的路径的电阻，并且此外验证对于例如衬底存在可能的漏电和寄生现象。
就这点而言，所谓的“自动测试设备”(ATE)是已知的，其(在对应的划片之前)执行半导体材料的晶片内的各种芯片的测试和电分类自动程序，以便选择操作适当的芯片以用于它们的后续封装。该操作被称为“电晶片分类”(EWS)或“晶片分类”(WS)，并且设想对各种芯片中的电子集成电路执行合适的电测试。
如图3中所示意性地示出的，由15所整体指定的测试装置被设计为测试如图1和图2中那样再次由附图标记2指定的晶片的电特性，该测试装置包括夹盘16(并入于在此未图示的被称为“探针”的电机装置中)，在夹盘16上布置待测试的晶片2；以及探针头17，其具有多个探针18(数量巨大，从数百到数千)并且可以被驱动以便接近晶片2的前面7a，借此探针18以合适的方式电接触晶片2的接触焊盘(在此没有图示)。为此目的，将探针头17耦合到包含互连到ATE(在此没有图示)的合适的电子电路的印刷电路板19，并且耦合到电机驱动系统(在此没有图示)。在使用中，探针头17可以经由探针18与晶片2中包含的电子集成电路电耦合，以便测量其一个或多个电参数。探针头17、探针18以及印刷电路板19的全体构成所谓的“探针卡”。
然而，测试装置15不足以测试在半导体材料的晶片级的通孔10。事实上，通孔10具有与衬底3电绝缘并且嵌入在衬底3中的末端，因此对于探针头17和对应的探针18来说是不可访问的。总体类似的考虑适用于三维类型的堆叠结构中的通孔10的测试。
另外，使用探针可以证明与测试通孔的不兼容(在减薄衬底之后，即从衬底本身的背面可访问该通孔的背部时执行测试时也是如此)。事实上，已知的趋势是逐步减小通孔的尺寸，通孔可以具有甚至小于10μm的尺寸；这一尺寸减小使其非常难以获得探针的尖端与通孔之间的可靠的电接触，这是因为探针的尖端的表面的典型尺寸是10μm到15μm，其大于通孔的对应的尺寸(也是基于要流经该接触的测试电流的要求)。
探针18与通孔10之间的直接接触因此可能损坏通孔10的表面，后续问题是三维堆叠结构中的互连的电效率损失。当在通孔上形成导电元件(例如凸块)以获得三维结构中的两个芯片之间的电连接时，也出现同样的问题。事实上，在任意情况中，探针18与通孔10之间的接触的面积的减小(也是由于接触中的两个表面的形态并且由于这些表面上存在其他不导电材料(诸如例如污染颗粒)等)导致接触的电阻增加，从而响应于电测试电流的传递，接触区域过热并且局部升高甚至数百摄氏度的温度。
下文列举的情况导致探针与通孔之间的电接触的更大的问题：一些测试装备具有在接触焊盘的表面上走行(run)的探针以用于改善电接触的性能；探针不总是彼此良好地对准并且不能总是保持它们位于中心；此外，在承载要执行测试操作的晶片的夹盘的定位操作之后，可能存在探针与晶片之间的不精确的对准。
另外，当要测试的电子集成电路具有高密度的通孔时，还有可能发生的是通孔之间的距离小于两个探针之间最小的可能距离(由于生产技术导致，例如50μm)，因此致使不能提供传统类型的系统以用于测试通孔。
因此，到目前为止不存在允许具体而言在设想了两个或更多个晶片或芯片的垂直堆叠的三维结构中的通孔的电测试的技术方案，并且具体而言到目前为止不存在随着通孔的尺寸的减小而可缩放，即，从而使其可以通过与通孔的尺寸减小的相同的因子减小探针的尺寸的测试技术。
Po-Yuan Chen等人的“On-chip TSV Testing for 3D IC beforeBonding Using Sense Amplification”，Asian Test Symposium，2009.ATS’09，IEEE，Piscataway，NJ，USA，23 November 2009(2009-11-23)，第450-455页；以及Menglin Tsai等人的“ThroughSilicon Via(TSV)defect/pinhole self test circuit for 3D-IC”，3D SystemIntegration，2009，3 Dic 2009，IEEE International Conference On，IEEE，Piscataway，NJ，USA，28 September 2009(2009-09-28)，第1-8页公开了用于硅通孔的复杂测试系统。然而，这些系统仅提供电测试的数字通过/失败(0/1)结果；而没有提供被测试的通孔的电参数的信息和测量。
发明内容
本发明的目的在于提供一种用于测试硅衬底中的通孔的系统，其允许全部或部分解决以上强调的问题。
根据本发明，因此提供如在所附权利要求中所限定的用于硅通孔的电测试的系统和方法。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例的方式并且参考附图来描述本发明的优选实施方式，其中：
图1是已知类型的半导体材料的晶片的示意性横截面，其中，在对应的制造过程期间在该晶片中提供通孔；
图2是在制造过程结尾时图1的晶片的示意性横截面；
图3是用于半导体材料的晶片的电测试的、已知类型的测试装置的一部分的示意性图示；
图4是根据本发明的一个方面的包含多个芯片的半导体材料的晶片的示意性俯视图；
图5是根据本发明的一个方面的用于测试通孔的系统的示意性表示；
图6和图7是关于包括要经受电测试的至少一个通孔的单个芯片的图4的晶片的示意性横截面；
图8是集成在半导体材料的晶片的中的测试电路的电路方框图；
图9是根据本发明的变型的图4的晶片的示意性横截面；
图10是根据本发明的一个实施方式的测试电路的接口级的电路方框图；
图11a至图11e是在用于制造通孔的过程的连续的步骤中穿过半导体材料的晶片的截面，该通孔被适当地修改以便能够执行其测试；
图12至图15示出了根据不同的变型实施方式的穿过半导体材料的晶片的横截面；
图16a和图16b分别示出了在其他变型实施方式中的半导体材料的晶片的横截面和简化俯视图；
图17a和图17b分别示出了在又一其他变型实施方式中的半导体材料的晶片的横截面和简化俯视图；
图18、图20和图22示出了根据其他实施方式的测试电路的接口级的电路方框图；
图19和图21示出了在本发明的变型实施方式中的穿过半导体材料的晶片的横截面；
图23是在减薄对应的衬底的步骤的结尾时半导体材料的晶片的横截面；
图24是集成在图23的晶片中的测试电路的接口级的电路方框图；
图25、图27和图30示出了穿过通过堆叠集成相应的通孔的两个半导体材料的晶片所获得的三维堆叠结构的变型实施方式的横截面；
图26、图28、图29和图31示出了针对以上三维堆叠结构的测试电路的接口级的相应的电路方框图；以及
图32至图36示出了集成在半导体材料的晶片中的测试电路的掩埋微电子结构的变型实施方式。
具体实施方式
如下文中将详细讨论的，本发明的一个方面对于执行集成在晶片(或芯片)中的至少一个通孔的电测试，设想了将合适的电/电子测试电路集成在容纳要测试的通孔的晶片(或芯片)中。被设计为与外部测试装置(例如包括ATE)对接的测试电路的存在允许测试装置评估通孔的适当操作，从而允许执行至少一个电测试以便测量与通孔相关联的至少一个电参数。
在图4和图5中概念性地示意了该技术方案。图4通过示例的方式示出了集成了通过由SL指示的划片线按照已知的方式彼此分隔的多个裸片或芯片21的半导体材料(具体而言是硅)的晶片2的放大部分。在每个芯片21中，提供DUT——受测试器件——即被设计为执行希望的功能并且包括用于其电互连的至少一个通孔上(图4中未图示)的电子集成电路。为了执行通孔的测试，将测试电路22(所谓的BIST——内建自测试，在该情况中其自动执行测试)集成在每个芯片21中，并且有利地利用与用于形成相同的芯片21中的电子集成电路相同的技术和制造步骤获得测试电路22。
如在参照单个芯片21的图5中所示意性地表示的，将测试电路22电耦合到芯片21中这里再次被指示为10的通孔，并且测试电路22此外被配置为与位于测试装置15中的ATE对接，以便允许ATE对通孔10执行至少一个合适的电测试。如下文将描述的，电测试提供例如以下，即，使得合适的测试电流流经通孔10以便评估通过通孔10提供的电路传递的电阻。另外或者备选地，电测试提供用于通孔10与容纳其的衬底的电绝缘的测量。注意到，测试电路22可以被配置为允许包含在芯片21的多个通孔10的电测试。
更详细地，图6(其中，用相同的附图标记来指示与以前所述的元件类似的元件)示出了晶片2，其包括：半导体材料(具体而言是硅)的衬底3，其具有第一掺杂类型(例如P型掺杂)；布置在衬底3的前表面3a上的绝缘层5；布置在绝缘层5上的至少一个金属层6；以及绝缘材料的钝化层7，布置在金属层6上并且在其中开有接触焊盘8。
在衬底3的表面部分中(例如通过合适的掺杂剂)并且在绝缘层5中(通过形成合适的电介质和/或导电区域)提供电子集成电路1。通过示例，在图6中，电子集成电路1包括再次由4所指示的MOS晶体管。
此外，将电子集成电路1电耦合到在晶片2中提供的并且具体而言穿过衬底3的至少一部分的通孔10。通孔10具有布置在衬底3的前表面3a上的表面末端10a以及嵌入在衬底3中在衬底3的所谓的“凸块区域”中的背部末端10b。详细而言，由被绝缘区域25(例如氧化硅)环绕的(例如金属材料(如铜)的)导电区域24形成通孔10，以便与衬底3横向电绝缘。
此外，根据本发明的一个方面，将测试电路22(当其具有允许执行芯片内部的自动测试的特性时为BSIT类型的)集成在晶片2中，其包括接口级26和掩埋微电子结构28。
由合适的电路元件(例如图6中示出的MOS晶体管)形成接口级26，接口级26集成在衬底3的表面部分中(类似于电子集成电路1，例如利用与制造电子集成电路1相同的步骤)，并且接口级26被配置为利用通孔10的表面末端10a与从外部可访问的一个或多个接触焊盘8电耦合，并且此外经由由29所整体指示的贯穿衬底3的合适的导电路径与掩埋微电子结构28电耦合。具体而言，在衬底末端将接口级26电连接到衬底3。
在衬底3的体区域中提供掩埋微电子结构28，以便与通孔10的背部末端10b接触，并且在其最简单的实施方式中，例如由具有与衬底3相反的掺杂类型(例如N型掺杂)的掺杂区域30形成掩埋微电子结构28。将掺杂区域30(例如，如下文中详细地描述那样获得的)布置在通孔10下方，完全与其导电区域24接触，横向终止于与绝缘区域25的接触。掺杂区域30随后与衬底3形成PN半导体结，即，具有由衬底3所形成的阳极端子和由与通孔10的背部末端10b电接触的掺杂区域30形成的阴极端子的半导体二极管(如图6中所示意性地示出的)。
在使用中，晶片2中的可以经由一个或多个接触焊盘8从外部访问的测试电路22的存在允许例如通过使测试电流I通过接口级26、衬底3中的导电路径29、掩埋微电子结构28、通孔10以及再次通过接口级26朝向接触焊盘8循环来执行通孔10的电测试。注意到，由掺杂区域30与衬底3之间的结所形成的半导体二极管在这里被直接偏置，以便允许测试电流I经过通孔10的传递。因此能够使用连接到接触焊盘8的测试装置来评估由通孔10对测试电流I的传递所提供的电阻。具体而言，能够例如测量导致测试电流I具有两个不同值的不同类型的电阻，并且测量由测试电流I的传递导致的电势的两个对应的差。
图7以示意性并且简化的方式概述根据本发明的一个方面而实现的测试系统。具体而言，图7示出了包括衬底3和布置在衬底3的顶表面3a上的(整体由5、6、7所指示的)一个或多个层(绝缘层或金属层)的晶片2。测试电路22电耦合到多个通孔10，并且具体而言耦合到从前表面3a朝向衬底3的背面延伸的第一通孔10’、从金属层(在这里未详细图示)朝向衬底3的背面延伸的第二通孔10”以及从钝化层(在这里未详细图示)的外部表面7a朝向衬底3的背面延伸的第三通孔10”’。
由相应的半导体二极管将每个通孔10的背部末端10b与衬底3电绝缘。事实上，在芯片的正常操作期间或者在其至少一个电子集成电路的测试期间，反向偏置通用二极管(并且因此理想地等效于在传统类型的通孔中用于将对应的背部末端与该衬底绝缘的绝缘区域)。此外，将测试电路22电耦合到一个或多个接触焊盘8，一个或多个接触焊盘8继而可以由测试装置并且具体而言由对应的探针卡的再次由18所指示的探针从外部电接触，测试电流I可以流过该探针卡。
在图8中也强调了测试电流I的路径，其具体而言示出与多个通孔10和接触焊盘8对接的测试电路22。电阻性元件32指示测试电流I在衬底3中遇到的电阻。就这点而言，可以通过以下来改变电阻性元件32沿测试电流I的路径的电阻：相对于要测试的通孔10靠近或远离衬底端子(即，用于提供接口级26与衬底3之间的电连接的区域)，或者另外通过增加用于与衬底的电耦合的接触端子的数量，或者再次通过在衬底3的背部表面3b的下方引入例如金属材料的导电层。在该情况中，可以在导电层的底表面上提供绝缘材料例如电介质层，其被设计为与测试装置15的夹盘16接触以便防止到该夹盘的不希望的漏电。
半导体二极管的存在导致通孔10与衬底3完全电绝缘(由于环绕导电区域24的绝缘区域25，通孔10事实上还与衬底3横向绝缘)，从而使得除了经过该二极管的可能的反向电流(数量很小，从而使得至少大致上可以将其视为可忽略的)之外，没有电流能够从通孔10流向衬底3(如在相同的图8中所整体指示的)。因此，在正常操作期间以及在电子集成电路1的至少一部分的电测试的操作期间这两者，连接到通孔10的电子集成电路1也与衬底3电绝缘。因此，获得了测试电路22和电子集成电路1与衬底3的寄生耦合的降低，并且由于通孔10的结构修改，降低了在测试步骤期间做出错误测量的风险。
如图9中所示，测试电路22的接口级26与穿过衬底3的通孔10之间的导电路径29可以包括至少部分地与衬底3电绝缘的由34所示的至少一个直通互连(具体而言，如下文中将示出的，在与背部末端对应的区域中具有与衬底3直接接触的相应的导电区域)。
图10示出了测试电路22的接口级26的一个可能的电路实施方式。
将接口级26耦合到四个端子，这四个端子可以例如连接到接触焊盘8并且具体而言连接到：被设计为接收来自合适的测试装置(在这里未图示)的测试电流I的输入焊盘8a、被设计为连接到测试装置以便关闭用于测试电流I的路径的输出焊盘8b以及分别被设计为从测试装置接收同步信号CK和复位信号的时钟焊盘8c和复位焊盘8d。
接口级26包括：由例如MOS晶体管实现的多个第一电子开关35，每个第一电子开关35被布置在相应的通孔10的前末端10a与输入焊盘8b之间；连接到时钟焊盘8c并且接收同步信号CK的计数器36；以及解复用器37，解复用器37具有连接到计数器36的计数输出的输入和多个输出，其中每个输出连接到其施加控制信号的具体的电子开关35。计数器36和解复用器37两者具有连接到复位焊盘8d的输入，其中计数器36和解复用器37从复位焊盘8d接收复位信号。
在使用中，通过向时钟焊盘8c提供同步信号CK从而使得计数器36在同步信号CK的每个脉冲处修改其输出来允许通孔10的测试操作。因此，解复用器37的输出根据输入的计数信号循环地激活不同的电子开关35，从而允许测试电流I从输入焊盘8a到输出焊盘8b的传递，传递经过衬底3、掺杂区域30(以及对应的半导体二极管)和相应的通孔10，并且因此允许通孔10的测试(例如评估通孔10对测试电流I的传递提供的电阻)。复位信号允许电路回到初始操作状态，其中全部第一电子开关35处于打开状态以便再次测试通孔10。可能存在连接到解复用器37的输出的用于驱动电子开关35的合适的电路。
具体而言，可以将四个接触焊盘8以这种方式连接到测试装置，并且允许测试装置执行通孔10的电测试，并且基于测量的电流的值验证它们的正确操作，从而突出可能存在的任意可能的缺陷和故障。
测试电路22可以比所图示的测试电路22更复杂并且包括例如可能的可编程有限状态机、逻辑电路、控制器、存储器、处理器、信号测量和生成电路、测试接口(无论有线的还是无线的)以及用于处理数据和信号的单元。此外可以使用两个同步信号CK，以便实现顺计数和倒计数。另外，两个或更多个芯片可以共同具有位于例如划片线区域中的至少一个焊盘，诸如复位焊盘8d。
现在参考图11a至图11e，其描述了用于在晶片2中并且同时在掩埋微电子结构28(即在该实施方式中在与通孔10的背部末端10b接触的用于形成半导体二极管的掺杂区域30)中形成通孔10的方法。
晶片2最初包括例如具有P型掺杂的半导体材料的衬底3，并且有可能包括布置在衬底3上的一个或多个(绝缘的或导电的)表面层，如由5、6、7所再次整体指示的。
(通过在例如晶片2的前外部面7a上或衬底3的前表面3a上形成抗蚀剂层39)使用掩蔽过程和蚀刻过程(例如各向异性蚀刻)，限定沟槽40(图11a)，并且沟槽40在衬底3的表面部分中延伸希望的深度。例如，在平面图中，沟槽40具有圆环形的形状，从而界定衬底3的圆筒形部分41。
接下来(图11b)，经由合适的过程例如热氧化过程或化学气相沉积(CVD)，用绝缘材料(诸如例如氧化物、电介质材料、聚合物)来填充沟槽40。通过例如化学机械抛光(CMP)从晶片2的前外部面7a(或衬底3的前表面3a)去除过多的绝缘材料。在该过程的结尾，在沟槽40中形成绝缘区域25，并且该绝缘区域25形成通孔10的一部分。
接下来(图11c)，(通过形成又一抗蚀剂层39)经由又一掩蔽和蚀刻过程，去除绝缘区域25中的衬底3的圆筒形部分41的表面部分，因此创建也是圆筒形的洞穴42。具体而言，蚀刻的深度使得圆柱形部分41的其余部分43保持在洞穴42的末端并且在侧面被绝缘区域25环绕。
接下来(图11d)，经由例如高温扩散或者经由离子注入紧接着热退火执行以上其余部分43的至少部分掺杂，以在洞穴42的底部形成具有N型掺杂的掺杂区域30。
接下来(图11e)，使用CVD或电镀过程，用导电材料诸如例如铜或钨填充洞穴42，以形成通孔10的导电区域24。在该步骤中，有可能需要沉积种子以便生长导电材料和/或CMP过程以便去除晶片2的前外部面7a(或衬底3的前表面3a)上的过多材料。
在该过程的结尾，因而提供通过绝缘区域25与衬底3横向绝缘并且通过形成在掺杂区域30与衬底3之间的PN结与衬底3垂直绝缘的、导电材料的通孔10。具体而言，将通孔10与被布置为与衬底3中的通孔10的背部末端10b直接接触的半导体二极管(由在掺杂区域30与衬底3之间的结所形成的)串联连接。
在该过程的这一步骤中，可以使用本身已知的技术，有可能与形成测试电路22的接口级26同时在衬底3的表面部分中提供电子集成电路1。具体而言，可以通过利用针对形成电子集成电路1或测试电路22的晶体管(或其他电部件)的已经设想的掺杂步骤来获得掺杂区域30。
根据所描述的过程的变型(参见图12)，导致形成洞穴42的蚀刻可以具有这样的深度，该深度使得完全去除圆筒形部分41，从而使得随后形成在洞穴42中的导电区域24具有与绝缘区域25的底表面共面的底表面。在该情况中，掺杂区域30不是由绝缘区域25横向界定，而是布置在通孔10的背部末端10b的下方并且与之接触。
现在描述根据本发明的测试系统的其他实施方式。
如图13中所示的，可以在外延生长在衬底3上并且具有例如P+型掺杂的有源层45中形成掺杂区域30(和对应的半导体二极管)；可以注意到，在该情况中，在有源层45上形成晶片2的可能的表面层5、6、7。
备选地并且如图14中所示，在衬底3上形成了两个外延层，即具有与衬底3相反的掺杂(在该示例中为N型)的中间外延层46和位于中间外延层46上并且具有P型掺杂的形成有源层45的第二外延层。在该情况中以与如前所述的方式类似的方式在衬底3中形成掺杂区域30。
两个外延层45、46有利地形成两个相对的半导体二极管(在图14中所示意性示出的)，其防止在通孔10的测试期间(在两个方向中的)电流传递。这样，消除了电子集成电路1(这里未示出)与衬底3之间的、可能改变测试测量的、可能的寄生路径的影响。事实上，在该情况中，用于测试电流I的单个路径经过衬底3、由掺杂区域30形成的直接偏置的半导体结以及通孔10发生。作为替代的是，测试电流I无法经过衬底3与测试电路22或电子集成电路1之间的寄生电路到达衬底3。
测试电路22的接口级26与衬底3之间的导电路径29此处包括至少一个直通互连34，其贯穿外延层45、46(与外延层45和46横向绝缘)，到达衬底3并且经由例如对应的导电区域与衬底3之间的直接接触与其电接触。作为备选，可以通过用未图示的方式(用与掺杂区域30类似的方式)提供与直通互连34的背部末端接触的掺杂区域来改善直通互连34与衬底3之间的电接触，该掺杂区域具有与衬底3相同的掺杂类型(具有更高的浓度)。
作为备选，为了实现使衬底3与可能的寄生耦合绝缘的类似的效果，可以从衬底3开始提供与衬底3相反的掺杂类型(N型)的掺杂表面层，并且随后在该掺杂表面层上形成类型相反(P型)的外延层(用于形成有源层45)。备选地，可以从衬底3开始提供与衬底3相反的掺杂类型(N型)的外延层，并且然后利用相反的掺杂类型(P型)掺杂外延层的表面部分，以形成有源层45；作为又一备选，可以首先利用与衬底3相反的类型(N型)的掺杂剂来掺杂衬底3的表面部分，并且随后用与先前掺杂相反的类型(P型)来掺杂衬底3的表面部分。
在任意情况中，所得结构提供布置在表面层与衬底3之间的PN结，其中要在该表面层处提供集成电路(具体而言电子集成电路1和测试电路22)。实际上，相对于晶片2垂直地形成PNP型的双极型晶体管(BJT)。在该情况中，可以说PNP复合衬底存在于晶片2中，其第一层(衬底3)用于测试通孔10，并且第二层(有源层45)用于形成集成电路。
电子集成电路1和测试电路22的接口级26这里可以在半导体材料的表面层(具有P掺杂的有源层45)上形成，并且它们通过下部中间外延层46(其具有相反的导电性即N型掺杂)与衬底3绝缘。很显然，经由合适的微电子结构(例如垂直延伸的掺杂区域，或者又一些未完全绝缘的通孔)，可以例如通过访问N掺杂区域来访问PNP复合衬底的非表面层。
作为用于降低或消除由于衬底3与测试电路22或电子集成电路1之间的不希望的耦合而产生的寄生效应的备选的解决方案，可以使用如图15中所示的绝缘体上硅(SOI)衬底。在该情况中，衬底3形成SOI衬底的掩埋层，该掩埋层通过电介质层48与SOI衬底的有源层(或表面层)45分隔。在有源层45中通过利用SOI衬底的复合结构以与衬底3电绝缘的方式提供电子集成电路1和测试电路22。
很显然，可以通过反转各个层的掺杂类型，从N型到P型并且反之亦然来修改先前所述的结构(例如从具有N型导电性而不是P型导电性的衬底3开始)。
此外，通孔10的形状和结构可以相对于以上改变。
例如(见图16a至图16b)，通孔10的至少一个可以具有圆筒形环的形状；在平面图(见图16b)中，通孔10的导电区域24和绝缘区域25在这里具有同心环的形状。此外，在该示例中，与导电区域24电接触的掺杂区域30在任意情况中存在于通孔10的背部末端10b处。
如图17a至图17b中所示的，在射频(RF)应用等情况中，通孔10此外可以具有同轴结构(具有已知的类型并且在这里并未详细描述)。在该情况中，通孔10的导电区域24(在下部与掺杂区域30接触)被绝缘区域25环绕，并且此外被由24’所指示的又一导电区域(其被设计为连接到接地)环绕，其继而被又一绝缘区域25’环绕。
此外，测试电路22的接口级26的电路结构显然可以相对于以上变化，例如通过存在穿过衬底3的导电路径29、通孔10和/或直通互连34的不同配置。
例如，图18涉及导电路径29，其允许接口级26到达衬底3和掺杂区域30，导电路径29包括用于每个要测试的通孔10的直通互连34(在图18中简单地由“过孔”指示)(这可以是例如具有图17和图17b的同轴结构的过孔的情况)。在该情况中，接口级26包括连接在输入焊盘8a与相应的直通互连34的表面端之间的第二电子开关50，每个第二电子开关50用于每个直通互连34。第二电子开关50具有连接到解复用器37的输出的控制输入，与第一电子开关35类似(因此允许选择性创建用于经过相应的通孔10的测试电流I的完整路径)。
图19和图20替代地涉及这样一种情况，在该情况中对于要经受电测试的每个通孔10，存在在图19中由34a和34b指示的两个或更多个直通互连34。在该情况中，如图20中所示的，在接口级26中，解复用器37的输出直接驱动第二电子开关50，并且此外形成OR逻辑门52的输入，OR逻辑门52的输出驱动单个(在该简化情况中)第一电子开关35。第一电子开关35、通孔10以及对应的半导体二极管事实上与由直通互连34a和34b所形成的导电路径两者电串联地布置，其中通过激活相应的第二电子开关50由解复用器37以交替的方式选择性地激活直通互连34a和34b。
以实质上类似的方式，图21和图22涉及具有两个要经受电测试的通孔10’、10”并且两个通孔10’、10”共用仅一个导电路径29(包括单个直通互连34)的情况。在该情况中，解复用器37的输出直接驱动第一电子开关35，而其输入再次由解复用器37的输出形成的OR逻辑门52的输出驱动单个(在该示例中)第二电子开关50。
以前述全部各个实施方式共同的方式，在制造过程的结尾，在(并且在传统的方式中，各种电子集成电路1的)通孔10的可能的电测试之后，并且在随后识别晶片2中正确操作的裸片(或芯片)(即，所谓的“良好裸片”)之后，晶片2(或如果已经执行了晶片2的划片步骤则为芯片)经受减薄过程(例如，经由研磨或机械背部磨光)，因此(从对应的背部表面3b开始)去除衬底3的背部，从而使得可以从晶片2的背面访问通孔10的背部末端10b。经由合适的蚀刻过程，有可能使得背部末端10b相对晶片2的外部背面的表面突出，因此形成用于连接到外部印刷电路或到三维堆叠结构的另一个芯片或晶片的(凸块型的)导电元件(备选地，合适的导电元件可以耦合到通孔10的背部末端10b)。
可以注意到，该减薄过程此外致使去除测试电路22的掩埋微电子结构28，并且具体而言通孔10下方的掺杂区域30(最初掩埋在衬底3中)，并且结果去除最初相对于通孔10串联布置的半导体二极管。
不管是在单个裸片(或芯片)上或者在晶片2被划片之前在晶片2的级别上执行这些操作，这些操作可能破坏通孔10，从而使得在前进到最终组装之前进行通孔10的又一测试可能是方便的。
可以有利地将测试电路22(即使此时其不具有掩埋微电子结构28)再次用于执行该又一电测试。
详细地说，如图23中所示出的，在这里被适当地减薄，即具有厚度减小的衬底3和从背面可适当地访问的通孔10的晶片2耦合到由例如导电聚合物形成的导电测试层54，其中在该聚合物中有可能扩散了又一些导电颗粒(例如金属颗粒)以便降低其电阻；具体而言，将导电测试层54耦合到衬底3的背部表面35b，以便将其布置为与通孔10的背部末端10b接触，从而将它们彼此电连接。导电测试层54可以均匀地涂覆衬底3的背部表面3b，或者备选地被定位为不将全部通孔10彼此连接，而是创建例如彼此电连接的通孔10的簇；另外，有可能将导电测试层54施加到用于执行通孔10的又一电测试的标准类型的测试装置的夹盘(在图23中图示了其对应的探针18)。
在该情况中(也参见图24)，没有半导体二极管与通孔10串联布置，由于存在由55所示的源于导电测试层54的寄生电阻，用于测试电流I的路径关闭。具体而言，在该情况中测试电流I借助直通互连34从输入焊盘8a流经衬底3，并且随后经由对应的寄生电阻55流经要测试的通孔10。
在任意情况中都应该注意到，测试电路22的接口级26的结构和操作相对于上文保持不变，差别仅仅关于测试电流I到达通孔10的背部末端10b的模式。
一旦完成了通孔10的又一电测试，则执行导电测试层54与晶片2(或裸片或芯片)的衬底3的背部表面3b的分隔(所谓的“去键合操作”)，从而去除任何残留导电物质。其后紧接着最终组装和封装。
根据本发明的又一方面，前文所述的测试系统和方法也用于在至少一个芯片(在已经减薄了对应的衬底3的情况中有可能没有对应的掩埋微电子结构28)中再次使用测试电路22(基本上如前述提供的)，执行在由至少两个裸片(或芯片)或晶片以面对面的方式(即对应的外部前面接触)或面对背的方式(即一个芯片的前外部面与另一芯片的外部背面接触)彼此堆叠形成的三维堆叠结构的通孔10的电测试。
现在描述的测试方法可以在形成三维堆叠结构和封装中的最终总系统(所谓的封装中系统——SiP)时使用。
详细地说，图25是三维堆叠结构的第一示例的示意性图示，其中形成在已经被减薄并且包括贯穿其对应的衬底3的第一通孔10的第一晶片(或者以完全等效的方式的第一芯片)2中的第一电子集成电路1被布置成堆叠在由60指示的形成在第二晶片(或芯片)61中且具有掩埋在对应的衬底63中的相应的通孔62的第二电子集成电路上。要强调的是，即使在这里参考了晶片，但是要理解，相同的考虑应用于通过对晶片进行划片而获得的芯片的情况。
第一晶片2包括测试电路22和对应的接口级26(先前已经去除了对应的掩埋微电子结构28)，其连接到第一通孔10并且此外连接到贯穿对应的衬底3的直通互连34。第二晶片61包括装配有(以类似于以上的方式提供的)掩埋微电子结构的相应的测试电路64，并且具体而言装配有被布置为与被掩埋在衬底63中的通孔62的背部末端62b接触的掺杂区域65；在该情况中测试电路64不包括对应的接口级。此外，在晶片61的前表面61a上提供接触焊盘。
第一电子集成电路1的通孔10的背部末端10b直接接触第二晶片61的通孔62的顶端62a，可以从晶片61的前面61a访问顶端62a。如图25中所示意性地示出的，也可以从衬底3的背面访问的第一电子集成电路1的直通互连34通过输入焊盘66a与第二晶片61的衬底63电接触(以未图示的方式，可以提供穿过第二晶片61的一个或多个表面层朝向对应的衬底63的直通互连以用于此目的)。
在图26中示出了被设计为执行三维堆叠结构的两个电子集成电路1、60的通孔10、62的电测试的所得测试系统的电子电路(可以注意到，在这里不再次描述与先前已经描述的元件的操作类似的元件的操作；此外可以注意到，在图26中虚线示意性地分隔第一电子集成电路1的电路部件与第二电子集成电路60的那些电路部件)。具体而言，测试电流I从外部测试装置(在这里未示出)流向第一电子集成电路1的输入焊盘8a，然后经过直通互连34流向第二电子集成电路60的输入焊盘66a。在晶片61内部，测试电流I流向掺杂区域65以及对应的半导体二极管，并且穿过通孔62；再次，在第一电子集成电路1中，测试电流I流经通孔10并且借助测试电路22的接口级26到达要由测试装置测量的输出焊盘8b。
注意到，这样可以为了可从外部访问对应的接触焊盘8的目的，直接从集成在第一电子集成电路1的晶片2中的测试电路22执行彼此堆叠的两个电子集成电路1、60的通孔10、62的测试。具体而言，测试装置以及对应的探针不需要访问第二晶片61中的第二电子集成电路60以便执行电测试。
图27是又一三维堆叠结构的示意性图示，其中向电子集成电路1、60两者提供装配有(以类似于以上的方式提供的)接口级的电子测试电路；具体而言，第二电子集成电路60的测试电路64包括接口级68，接口级68经由接触焊盘66连接要测试的两个电子集成电路1、60的通孔10、62。
图28示出了用于图27的结构的所得测试系统的电路；鉴于前文的描述，该电路的操作本身是显而易见的。应该注意到，具体而言电子集成电路1、60在该示例中使用由直通互连(也由34所示的)适当地传送的不同的同步信号(由CKA和CKB所示)，以便以更准确的方式控制沿测试电流I的路径的各种电子开关35的同步。备选地，有可能向电子集成电路1、60两者提供相同的同步信号。
如图29中所示，可以修改以上电路以便仅允许仅执行第一电子集成电路1的通孔10的电测试(注意到在图29中，为了说明简单起见，将第二电子集成电路60的测试电路64的接口级68示意性地示出为单个块，并且该单个块可能概念性地包括所述电子集成电路60的至少一部分)。
具体而言，在测试系统中引入布置在第二电子集成电路60的输入焊盘66a与通孔62之间的去耦开关69。去耦开关69接收用于形成第一电子集成电路1的一部分的OR去耦逻辑门70的输出以作为控制信号，OR去耦逻辑门70继而在其输入处接收第一电子集成电路1的解复用器37的输出。
在使用中，通过激活合适的测试模式，有可能仅执行第一集成电路1的通孔10以及与第二晶片61的对应的电连接的测试(排除第二电子集成电路60的通孔62的测试)。具体而言，如果在测试模式中激活了第一电子集成电路1的任意一个电子开关35，则OR去耦逻辑门70的输出使得第二电子集成电路60的通孔62从电测试(并且从测试电流I的路径)断开连接，从而仅允许第一电子集成电路1的通孔10的电测试。
有可能以未图示的不同方式，例如通过利用第二电子集成电路61的电路部件(有可能是寄生的，例如寄生类型的二极管)关闭测试电流I经过第二晶片61的路径，而不设想测试电流I经过相同的第二电子集成电路61的通孔62的传递。
图30示出了三维堆叠结构的又一实施方式，其中第一晶片2和第二晶片61以面对面的方式彼此堆叠(即对应的外部前面2a、61a接触)。在该示例中，两个晶片2、61的衬底3、63未被减薄，并且对应的通孔10、62分别具有被掩埋并且被布置为与对应的掺杂区域30、65(其形成测试电路的掩埋微电子结构的半导体二极管)接触的一个背部末端10b、62b。(与第二晶片62的测试电路64不同)第一晶片1的测试电路22还包括连接到从第一晶片2的前外面2a可访问的接触焊盘8的接口级26。
图31示出了用于图30的三维堆叠结构的测试系统的可能的电路实施方式。应该注意到，具体而言，在该情况中，提供了都集成在第一晶片2中的两个输入焊盘8a(由INA指示的第一输入焊盘，以及由INB指示的第二输入焊盘)，分别用于第一通孔10和第二通孔62的电测试的测试电流I在其中注入。电子开关35和与通孔10、62接触的半导体二极管的存在实际上允许测试电流I交替地从第一输入焊盘(INA)穿过第一通孔10并且随后朝向单个输出焊盘8b，或者从第二输入焊盘(INB)穿过第二通孔62并且随后朝向输出焊盘8b的传递。在任意一种情况中，第一电子集成电路1的测试电路22的接口级26允许单独选择通孔10、62中的每个通孔的电测试。
从前文的描述清楚地浮现该测试系统和方法的优点。
具体而言，再次强调在容纳要电测试的通孔的晶片内集成合适的测试电路允许使用实际上与该测试电路对接而不是直接与该通孔对接的传统类型的测试装备。例如，可以使用被布置为与测试电路的接触焊盘接触(而不直接与通孔接触)的传统类型的探针。该测试电路除了与通孔电连接之外还允许其至少一个电参数的测试。
这样可以提供具有非常小的直径的通孔，甚至可以在不减薄对应的晶片的情况下并且有可能使用传统类型的测试装备来测试该通孔。
有利地，每个测试电路可以需要极其少量的输入/输出焊盘来执行多个通孔(其数量N理论上可以跟所希望的一样大)的电测试(由于测试电路的接口级的特定配置)。
另外，相同的测试系统和相同的测试程序可以用于测试绝缘的芯片或晶片以及由在其获得期间彼此电连接的大量芯片或晶片的叠加所形成的三维堆叠结构的通孔。
因此，本技术方案除其他以外还允许：使用传统的测试系统和装备；对通孔无破坏(到目前为止它们不与测量探针直接接触)；减小组装问题；较少由于探针与通孔(或者与它们相关联的导电元件)之间的接触的电效率损失；降低生产和组装过程的成本；以及消除由测试装备(并且由对应的探针之间的距离)确定的通孔的尺寸和相互分隔距离的约束。
最后，显然可以对这里所述和这里所图示的内容作出修改和变化，而不会脱离如所附权利要求中限定的本发明的范围。
具体而言，可以相对上文改变测试电路22的掩埋微电子结构28(在任意情况中，包括布置在要测试的通孔10与衬底3之间的至少一个半导体结，以便经由合适的偏置确保其电绝缘)。
在图32中所示的备选实施方式中，掩埋微电子结构28形成例如掩埋在衬底3中的电阻器，以便允许由10’和10”所指示的并排布置并且都具有连接到测试电路22的接口级26的表面末端10a的两个通孔的掩埋端10b之间的电连接。具体而言，在该情况中，具有与衬底3相反的导电性(例如N型导电性)的掺杂区域30在衬底3中横向延伸，从而接触两个通孔10’、10”的导电区域24。同样，掺杂区域30将两个通孔10’、10”与衬底3电绝缘。
在又一变型实施方式(见图33)中，掩埋微电子结构28提供垂直型双极型晶体管(BJT)。
详细地说，在这里掺杂区域30在并排布置的两个通孔10’、10”下方横向延伸，以便将它们相应的导电区域24与衬底3绝缘(具体而言，掺杂区域30在通孔10’、10”的绝缘区域25的底部联合起来)。另外，在具有N型掺杂的掺杂区域30中，存在被布置为直接与并排布置的两个通孔10’、10”之一的由对应的绝缘区域25横向地界定的导电区域24接触的、具有相反的类型(在该情况中是P型)的掺杂的又一掺杂区域80。又一掺杂区域80限定双极型晶体管的第一电流传导端子(在本情况中连接到通孔10’)，该双极型晶体管具有由掺杂区域30形成(并且在本情况中连接到通孔10”)的基极端子。直通互连34提供测试电路22的接口级26与衬底3之间的电连接，该电连接在这里形成双极型晶体管的第二电流传导端子。在使用中，除了直通互连34之外，电测试电流I从第一电流传导端子到第二电流传导端子流经双极型晶体管，并且贯穿要测试的通孔10’和10”。要注意到，如果省略了掺杂区域80，则掺杂区域30可以在概念上类似于JFET的通道，其中直通互连34是该JFET的栅极端子。
图34示出了又一结构变型，其中，掩埋微电子结构28再次形成垂直双极型晶体管。在该情况中，存在单个通孔10，其被掺杂区域30(其在该情况中也横向包含通孔10)完全包围在衬底3中。在掺杂区域30中，在通孔10的背部末端10b形成又一掺杂区域80并且掺杂区域80具有相反的类型的掺杂剂(在这里是P型)，掺杂区域80被布置为与通孔10的、由对应的绝缘区域25横向界定的导电区域24直接接触。在该情况中，又一掺杂区域80还限定具有由掺杂区域30形成的基极端子的双极型晶体管的第一电流传导末端和由衬底3形成的第二电流传导末端。在该变型实施方式中，衬底3和掺杂区域30两者由测试电路22的接口级26经由在衬底的前表面3a处布置的对应的接触末端而直接接触。
图35示出了又一实施方式，其中，掩埋微电子结构28形成横向类型的双极型晶体管(BJT)。
在该情况中，被掩埋在衬底3中的掺杂区域30被布置为与由10’、10”和10”’所指示的、在晶片2中并排布置的三个通孔的掩埋端接触。
在掺杂区域30中，提供两个又一掺杂区域80，每个又一掺杂区域80被布置为与相应的通孔(例如通孔10”、10”’)的背部末端10b接触。在该情况中，掺杂区域30限定横向双极型晶体管的控制端子，而又一掺杂区域80限定相同的横向双极型晶体管的第一传导端子和第二传导端子。
图36示出了又一变型实施方式，其中，掩埋微电子结构28提供横向类型的双极型晶体管。
在该情况中，两个通孔10’、10”延伸穿过晶片2并且每个通孔具有被布置为与和衬底3具有相反的掺杂类型的掺杂区域30接触的背部末端10b。测试电路22的接口级26具有直接连接到衬底3的接触端子，其限定了双极型晶体管的控制端子；掺杂区域30形成相同的横向双极型晶体管的电流传导末端。
通常，很显然，可以基于具体的要求修改所给出的测试电路或者实现仅包括所给出的测试电路的一部分的电路。此外，可以对已经描述的内容作出修改和变型，或者可以创建可以通过组合两个或更多个所描述的实施方式或该实施方式的部分此外与现有技术组合所获得的混合形式，而不会脱离本发明的范围。
另外，很显然，已经描述的内容适用于通孔的电测试，而不管用于获得该通孔的方法如何(例如不管使用“先过孔”技术还是“后过孔”技术来形成通孔)。
为了提供测试电路并且具体而言为了提供对应的接口级，可以使用已经存在于电子集成电路中的、电耦合到要经受电测试的通孔的部件或部分。
此外，如果允许通孔的这样的尺寸(例如在高电流流经该通孔的情况中)，通孔可能可以被布置为与测试装备的探针直接接触。
最后，要强调的是，根据本发明的测试电路可以被配置为评估通孔的不同的电参数；例如，可以评估与用于容纳它们的衬底的电绝缘，以便检测存在经过该通孔的横向绝缘到衬底的可能的漏电。在该情况中，测试电路可以被配置为允许将电压施加到掩埋微电子结构的半导体二极管以便反向偏置，并且以便检测到该衬底的电流的任何可能的漏电。

Claims (20)

1.一种被配置为执行至少第一通孔(10)的电测试的测试系统，所述第一通孔(10)至少部分地延伸穿过半导体材料的第一主体(2)的衬底(3)，所述测试系统包括第一电测试电路(22)，所述第一电测试电路(22)集成在所述第一主体(2)中并且电耦合到所述第一通孔(10)并且电耦合到由所述第一主体(2)承载、用于朝向外部的电连接的电连接装置(8)，所述第一电测试电路(22)包括接口级(26)，所述接口级(26)被配置为创建所述电连接装置(8)与所述第一通孔(10)之间的第一电路径；其中所述第一通孔(10)具有掩埋在所述衬底(3)中并且从所述第一主体(2)的外部不可访问的第一末端(10b)，
其特征在于，所述第一测试电路(22)包括集成在所述衬底(3)中的掩埋微电子结构(28)，以便电耦合到所述第一通孔(10)的所述第一末端(10b)，从而在所述衬底(3)中关闭所述第一电路径并且允许通过所述电连接装置(8)检测所述第一通孔(10)的至少一个电参数。
2.根据权利要求1所述的系统，其中，所述掩埋微电子结构(28)包括与所述第一通孔(10)的所述第一末端(10b)接触的至少一个掩埋掺杂区域(30)，所述掩埋掺杂区域(30)具有与所述衬底(3)相反的掺杂类型以便与所述衬底(3)形成半导体结。
3.根据权利要求2所述的系统，其中，所述掩埋微电子结构(28)限定沿所述第一电路径与所述第一通孔(10)串联连接的半导体二极管。
4.根据权利要求3所述的系统，其中，所述掩埋微电子结构(28)限定具有由所述掩埋掺杂区域(30)形成的电流传导端子的晶体管。
5.根据权利要求2至4中任一项所述的系统，其中，所述电连接装置(8)包括布置在所述第一主体(2)的第一外部表面(7a)上的至少一个第一电连接焊盘(8a)和至少一个第二电连接焊盘(8b)；并且其中，所述接口级(26)被配置为将所述第一电连接焊盘(8a)经由穿过所述衬底(3)的导电路径(29)电耦合到所述掩埋微电子结构(28)，并且此外将所述第二电连接焊盘(8b)电耦合到所述第一通孔(10)的第二末端(10a)，所述第二末端(10a)被布置在比所述第一末端(10b)距所述第一外部表面(7a)距离更小处。
6.根据权利要求5所述的系统，其中，所述接口级(26)被配置为允许测试电流(I)从所述第一电连接焊盘(8a)经过所述导电路径(29)到所述掩埋微电子结构(28)的传递，并且所述掩埋微电子结构(28)被配置为允许所述测试电流(I)通过所述第一通孔(10)并且到所述第二电连接焊盘(8b)的传递；并且其中，所述电参数是由所述第一通孔(10)提供给所述测试电流(I)的传递的电阻。
7.根据权利要求5或6所述的系统，其中，所述导电路径(29)包括至少一个导电材料的直通互连(34)，所述直通互连(34)电连接到所述接口级(26)并且至少部分地延伸穿过所述衬底(3)以电连接到所述衬底(3)。
8.根据权利要求2至7中任一项所述的系统，其中，所述第一通孔(10)包括除了在所述第一末端(10b)之外通过电绝缘区域(25)与所述衬底(3)绝缘的导电区域(24)；并且其中，由所述掺杂区域(30)形成的所述半导体结被配置为在所述半导体结的给定偏置条件下将所述第一通孔(10)的所述第一末端(10b)与所述衬底(3)绝缘。
9.根据权利要求2至8中任一项所述的系统，其中，所述第一主体(2)是SOI复合型的并且包括有源层(45)和布置在所述衬底(3)与所述有源层(45)之间的绝缘层(48)；所述第一通孔(10)延伸穿过所述有源层(45)和所述绝缘层(48)直到所述衬底(3)，并且所述测试电路(22)的所述接口级(26)被集成在所述有源层(45)中。
10.根据前述任一项权利要求所述的系统，其中，所述第一主体(2)被与所述第一通孔(10)电绝缘的至少一个又一通孔(10’)贯穿；并且其中，所述接口级(26)被配置为选择性地并且交替地创建所述电连接装置(8)与所述第一通孔(10)之间的所述第一电路径或者所述电连接装置(8)与所述又一通孔(10’)之间的第二电路径。
11.根据权利要求10所述的系统，其中，所述接口级(26)包括分别布置在所述电连接装置(8)与所述第一通孔(10)和所述又一通孔(10’)之间的第一电子开关和第二电子开关(35)，以及被配置为交替地控制所述第一电子开关或者第二电子开关(35)的闭合以便分别限定所述第一电路径和所述第二电路径的逻辑控制级(36、37)。
12.根据前述任一项权利要求所述的系统，其中，所述第一主体(2)是包括多个芯片(21)的半导体材料晶片，每个芯片(21)集成有相应的电子集成电路(1)，并且其中，所述第一通孔(10)和所述第一测试电路(22)被集成在所述芯片的第一芯片(21)中；所述第一主体(2)此外包括又一些测试电路(22)，每个测试电路(22)被集成在所述芯片中的相应的芯片中。
13.根据前述任一项权利要求所述的系统，其被配置为执行至少一个第二通孔(62)的电测试，所述第二通孔(62)至少部分地延伸穿过半导体材料的第二主体(61)，所述第二主体(61)垂直地堆叠在所述第一主体(2)上以形成三维结构，所述系统还包括集成在所述第二主体(61)中并且电耦合到所述第二通孔(62)的第二电测试电路(64)；所述第一电测试电路(22)和所述第二电测试电路(64)被配置为允许通过由所述第一主体(2)承载的所述电连接装置(8)检测所述第一通孔(10)的至少一个电参数和/或所述第二通孔(62)的至少一个相应的电参数。
14.根据前述任一项权利要求所述的系统，其中，所述第一主体(2)的所述电连接装置(8)被设计为被测试装置(15)电接触，所述测试装置(15)被设计为通过所述测试电路(22)执行对所述第一通孔(10)的电测试。
15.一种半导体材料的主体(2)，其包括衬底(3)和至少一个第一通孔(10)，所述第一通孔(10)至少部分地延伸穿过所述衬底(3)并且具有掩埋在所述衬底(3)中并且从所述第一主体(2)的外部不可访问的第一末端(10b)；所述主体还包括第一电测试电路(22)，所述第一电测试电路(22)集成在所述主体(2)中并且电耦合到所述第一通孔(10)并且电耦合到由所述主体(2)承载的、用于朝向外部的电连接的电连接装置(8)，
其特征在于，其包括集成在所述衬底(3)中的掩埋微电子结构(28)，以便电耦合到所述第一通孔(10)的所述第一末端(10b)，从而在所述衬底(3)中关闭电路径并且允许通过所述电连接装置(8)检测所述第一通孔(10)的至少一个电参数。
16.一种三维堆叠结构，包括根据权利要求15所述的半导体材料的主体(2)，以及另外包括半导体材料的至少一个第二主体(61)，所述第二主体(61)垂直地堆叠在所述第一主体(2)上并且至少部分地被第二通孔(62)贯穿；还包括集成在所述第二主体(61)中并且电耦合到所述第二通孔(62)的第二电测试电路(64)；所述第一电测试电路(22)和所述第二电测试电路(64)被配置为允许通过由所述第一主体(2)承载的所述电连接装置(8)检测所述第一通孔(10)的至少一个电参数和/或所述第二通孔(62)的至少一个相应的电参数。
17.一种用于执行至少一个第一通孔(10)的电测试的测试方法，所述第一通孔(10)至少部分地延伸穿过半导体材料的第一主体(2)的衬底(3)并且具有掩埋在所述衬底(3)中并且从所述第一主体(2)的外部不可访问的第一末端(10b)，其特征在于，用于通过由所述第一主体(2)承载的、用于朝向外部的其电连接的所述电连接装置(8)检测所述第一通孔(10)的至少一个电参数的步骤，以及第一电测试电路(22)，所述第一电测试电路(22)集成在所述第一主体(2)中并且电耦合到所述第一通孔(10)并且电耦合到所述电连接装置(8)，所述第一电测试电路(22)包括集成在所述衬底(3)中的掩埋微电子结构(28)，以便电耦合到所述第一通孔(10)的所述第一末端(10b)，从而在所述衬底(3)中关闭所述电连接装置(8)与所述第一通孔(10)之间的第一电路径并且允许检测所述第一通孔(10)的至少一个电参数。
18.根据权利要求17所述的方法，其中，所述第一电测试电路(22)被配置为在所述电连接装置(8)与所述第一通孔(10)之间创建第一电路径，并且其中，所述检测步骤包括向所述电连接装置(8)供应测试电流(I)并且检测由所述第一通孔(10)提供给所述测试电流(I)的传递的电阻。
19.根据权利要求17所述的方法，其中，所述第一通孔(10)包括通过电绝缘区域(25)与所述衬底(3)绝缘的导电区域(24)，并且其中，所述检测步骤包括向所述电连接装置(8)供应测试电流(I)并且根据所述测试电流(I)的传递检测所述第一通孔(10)与所述衬底(3)的电绝缘。
20.一种用于制造测试系统的过程，所述测试系统被配置为执行至少一个第一通孔(10)的电测试，所述第一通孔(10)至少部分地延伸穿过半导体材料的第一主体(2)的衬底(3)，所述过程包括用于将第一电测试电路(22)集成在所述第一主体(2)中的步骤，所述第一电测试电路(22)电耦合到所述第一通孔(10)并且电耦合到由所述第一主体(2)承载的、用于朝向外部的电连接的电连接装置(8)；
其特征在于，所述集成步骤包括：
形成穿过所述第一主体(2)的沟槽(42)；
在所述沟槽(42)的底部形成掩埋掺杂区域(30)，所述掩埋掺杂区域(30)与所述衬底(3)具有相反的掺杂类型以便与所述衬底(3)形成半导体结；以及
用导电区域(24)至少部分地填充所述沟槽(42)，以便形成具有与所述掩埋掺杂区域(30)接触的第一末端(10b)的所述第一通孔(10)，借此在所述衬底(3)中限定电路径并且允许通过所述电连接装置(8)检测所述通孔(10)的至少一个电参数。
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