CN106531724B - 测试结构及测试方法 - Google Patents

Abstract

本发明提供了一种测试结构及测试方法。本发明发明提供的测试结构包括：交替排列的第一区域和第二区域，设置在第一区域和第二区域上的第一功能层和第二功能层，设置在所述第一功能层上两端的共享插塞，所述共享插塞与第一功能层和第一区域共同连接，设置在所述第二功能层上中间的且与所述第二功能层连接的一检测插塞，所述第一功能层和第二功能层相邻。利用该测试结构进行测试时，能有效地监控共享插塞与多晶硅之间短路的问题，避免后续造成的良率损失，为半导体良率提升提供保障。

Description

测试结构及测试方法

技术领域

本发明涉及半导体制造技术领域，更具体地说，本发明涉及一种测试结构及测试方法。

背景技术

随着集成电路工艺的发展，半导体工艺尺寸越来越小，也越来越复杂。很多工艺整合的工艺窗口越来越小，如接触孔中插塞与多晶硅的短路问题，其受到对准精度以及插塞和多晶硅关键尺寸等的影响，是28nm以下研发工艺的难点问题之一。

目前，工艺在这方面的控制包括通过光学的方法来检测两个结构对准的偏差值来实现插塞与多晶硅的对准，确保形成在正确的位置，但是由于光学本身的受到分辨率大小的限制，当器件尺寸不断缩小时，这种方法就不能满足工艺精确控制的要求。

特别是在28nm以下技术节点，晶圆边缘的单个比特(SB)失效情况严重。因此，必须要提出一种新的方法来解决这一问题。

发明内容

本发明的目的在于，提供一种能够测试结构及测试方法，实现对共享插塞与多晶硅短路问题进行在线监控，从而为良率提升做出贡献。

为了解决上述技术问题，本发明提供一种测试结构，包括：交替排列的第一区域和第二区域，设置在第一区域和第二区域上的第一功能层和第二功能层，设置在所述第一功能层上两端的共享插塞，所述共享插塞与第一功能层和第一区域共同连接，设置在所述第二功能层上中间的且与所述第二功能层连接的一检测插塞，所述第一功能层和第二功能层相邻。

可选的，对于所述的测试结构，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

可选的，对于所述的测试结构，所述第一区域包括交错排列的第一阱区，所述第二区域包括并行排列的第二阱区，所述第一阱区和第二阱区平行排布。

可选的，对于所述的测试结构，所述第一功能层在第一区域和第二区域的排列方向上设置在一个第一阱区，第二阱区和另一个第一阱区上；所述第二功能层在第一区域和第二区域的排列方向上设置在一个第一阱区，第二阱区和另一个第一阱区上。

可选的，对于所述的测试结构，多个第一功能层和相同数量的第二功能层共同设置在相同的第一阱区上。

可选的，对于所述的测试结构，所述共享插塞连接所述第一功能层和第一阱区。

可选的，对于所述的测试结构，所述第一功能层和第二功能层为多晶硅材质。

本发明还提供一种测试方法，包括：

提供如上所述的测试结构；

对所述测试结构进行电子束扫描；

检测所述检测插塞的衬度以判断所述检测插塞所在的第二功能层是否与所述共享插塞发生短路。

可选的，对于所述的测试方法，若所述检测插塞的衬度与所述共享插塞的衬度一致，则判断所述检测插塞所在的第二功能层与所述共享插塞发生短路。

可选的，对于所述的测试方法，若所述检测插塞的衬度与所述共享插塞的衬度不一致，则判断所述检测插塞所在的第二功能层与所述共享插塞没有发生短路。

相比现有技术，本发明发明提供的一种测试结构，包括：交替排列的第一区域和第二区域，设置在第一区域和第二区域上的第一功能层和第二功能层，设置在所述第一功能层上两端的共享插塞，所述共享插塞与第一功能层和第一区域共同连接，设置在所述第二功能层上中间的且与所述第二功能层连接的一检测插塞，所述第一功能层和第二功能层相邻。利用该测试结构进行测试时，能有效地监控共享插塞与多晶硅之间短路的问题，避免后续造成的良率损失，为半导体良率提升提供保障。

附图说明

图1为一种晶圆边缘单个比特失效的检测示意图；

图2为一种半导体结构的示意图；

图3为本发明一实施例中的测试结构的示意图；

图4为本发明一实施例中沿图3中A-A’的剖视图；

图5为本发明一实施例中测试方法的流程图；

图6位本发明一实施例中的测试结构出现异常时的示意图；

图7为本发明一实施例中沿图6中B-B’的剖视图。

具体实施方式

下面将结合示意图对本发明的麦克风及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图1所示，晶圆边缘区域的芯片单元1遭受严重的单个比特失效问题。发明人在经物理失效分析(PFA)检测后发现，失效原因是共享插塞与多晶硅层发生短路所致。然而，针对这一电性失效问题，光学检查没有足够的精度进行在线监控。同时，请参考图2，由于共享插塞2在常规半导体结构(例如静态随机存取存储器，SRAM)中，其一端均会与一多晶硅层3相连，当其另一端与另一多晶硅层3发生短路时(如图中双箭头的示意)，不会有电位的变化，所以无法对其进行电性缺陷的监控。

请继续参考图2，以SRAM结构为例，其包括多个并行交替分布的PMOS区和NMOS区，共享插塞2形成在PMOS区中，且在PMOS区中每个多晶硅层3都与共享插塞2连接。基于这种情况，发明人认为可以通过改变多晶硅层3和共享插塞2的起始连接关系，使得PMOS区中部分多晶硅层3不与共享插塞2连接，为了实现这一目的，可以使得每个PMOS区中的多晶硅层3沿点划线处断开，并且进一步反向延伸。如此一来，就会出现部分多晶硅层两端与共享插塞2相连接，而部分多晶硅层不与共享插塞2相连接。那么当不与共享插塞2相连接的多晶硅层发生于共享插塞的短路时，这一多晶硅层的电位就会出现变化，从而可以被检测到。

因此，本发明提供如下一种测试结构，请参考图3和图4，本发明的测试结构，包括：交替排列的第一区域100和第二区域200，设置在第一区域100和第二区域200上的第一功能层11和第二功能层12，设置在所述第一功能层11上两端的共享插塞10，所述共享插塞10与第一功能层11和第一区域100共同连接，设置在所述第二功能层12上中间的且与所述第二功能层12连接的一检测插塞13，所述第一功能层11和第二功能层12相邻。

在本发明的一个实施例中，所述第一区域100为PMOS区域，所述第二区域200为NMOS区域。所述第一区域100和第二区域200可以按照现有任意方法制备完成，例如是在衬底上经过对应的离子注入形成，本发明对此不做限制。

请继续参考图3，所述第一区域100包括交错排列的第一阱区15，所述第二区域200包括并行排列的第二阱区14，所述第一阱区15和第二阱区14平行排布。其中，所述第一阱区15为N阱，所述第二阱区14为P阱，所述第一阱区15和第二阱区14可以按照现有技术中制备对应器件的方法来完成(例如SRAM)。具体在本实施例中即为第一阱区15呈两列，且交错排布，而第二阱区14呈两个长条状排布。

如图4可以看出，所述共享插塞10连接所述第一功能层11和第一阱区15。而所述检测插塞13则位于第二功能层12上。

请继续参考图3，所述第一功能层11在第一区域100和第二区域200的排列方向上设置在一个第一阱区15，第二阱区14和另一个第一阱区15上，即是横跨了第二阱区14和部分第一阱区15；所述第二功能层12在第一区域100和第二区域200的排列方向上设置在一个第一阱区15，第二阱区14和另一个第一阱区14上，即是横跨了第二阱区14和部分第一阱区15。可见，在排除插塞的情况下，第一功能层11和第二功能层12的设计基本一致。

进一步的，在本发明中使得多个第一功能层11和相同数量的第二功能层12共同设置在相同的第一阱区15上。如图3所示，分别具有2个第一功能层11和2个第二功能层12设置在相同的第一阱区15上，这样可以使得每个第二功能层12都可以检测到是否与共享插塞10发生短路，便于提高检测效率。并且，可以是按照“第一功能层11-第二功能层12-第二功能层12-第一功能层11”的排列次序排布，以避免相邻第一功能层11的共享插塞10的干扰。很显然，第一功能层11和第二功能层12的数量还可以是其他，本发明在此不进行列举。

对于本实施例的SRAM结构而言，所述第一功能层11和第二功能层12可以为多晶硅材质。其中，在所述第一功能层11和第二功能层12于第一区域100和第二区域200之间，还存在着介质层16，以实现电隔离。

下面对本发明的测试方法进行详细说明，请参考图5，包括：

步骤S11，提供如上所述的测试结构；

步骤S12，对所述测试结构进行电子束扫描；

步骤S13，检测所述检测插塞13的衬度以判断所述检测插塞13所在的第二功能层12是否与所述共享插塞10发生短路。

具体的，若所述检测插塞13的衬度与所述共享插塞10的衬度一致，则判断所述检测插塞13所在的第二功能层12与所述共享插塞10发生短路。若所述检测插塞13的衬度与所述共享插塞10的衬度不一致，则判断所述检测插塞13所在的第二功能层12与所述共享插塞10没有发生短路。

下面结合图3-图4，图6-图7进行说明。

如图3中，并不存在第二功能层12与共享插塞10发生短路的情况，可参照图4的剖面图，第二功能层12与共享插塞10之间有着间隔。当电子束扫描进行时，第一阱区15(N阱)激发出电子，传递至共享插塞10，但是检测插塞13并没有渠道接收被第一阱区15激发的电子，那么共享插塞10和检测插塞13就会反应出不同的衬度(VC)，具体表现是共享插塞10明亮，而检测插塞13暗淡。

当发生如图6所示的结构时，即共享插塞10与第二功能层12短路，请参考图7，可见第二功能层12与共享插塞10发生接触，当电子束扫描进行时，第一阱区15(N阱)激发出电子，传递至共享插塞10，但是此时检测插塞13则也能够接收到被第一阱区15激发的电子，因此共享插塞10和检测插塞13就会反应出基本一致的衬度(VC)，具体表现是共享插塞10和检测插塞13都是明亮。就能够很明显的得知这一明亮的检测插塞13所在的第二功能层12与共享插塞发生了短路。

本发明发明提供的一种测试结构，包括：交替排列的第一区域和第二区域，设置在第一区域和第二区域上的第一功能层和第二功能层，设置在所述第一功能层上两端的共享插塞，所述共享插塞与第一功能层和第一区域共同连接，设置在所述第二功能层上中间的且与所述第二功能层连接的一检测插塞，所述第一功能层和第二功能层相邻。利用该测试结构进行测试时，能有效地监控共享插塞与多晶硅之间短路的问题，避免后续造成的良率损失，为半导体良率提升提供保障。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (4)

1.一种测试结构，包括：交替排列的第一区域和第二区域，设置在第一区域和第二区域上的第一功能层和第二功能层，设置在所述第一功能层上两端的共享插塞，所述共享插塞与第一功能层和第一区域共同连接，设置在所述第二功能层上中间的且与所述第二功能层连接的一检测插塞，所述第一功能层和第二功能层相邻；

其中，所述第一区域为PMOS区域，所述第二区域为NMOS区域，所述第一区域包括交错排列的第一阱区，所述第二区域包括并行排列的第二阱区，所述第一阱区和第二阱区平行排布，所述第一功能层在第一区域和第二区域的排列方向上设置在一个第一阱区，第二阱区和另一个第一阱区上；所述第二功能层在第一区域和第二区域的排列方向上设置在一个第一阱区，第二阱区和另一个第一阱区上；多个第一功能层和相同数量的第二功能层共同设置在相同的第一阱区上，所述共享插塞连接所述第一功能层和第一阱区，所述第一功能层和第二功能层为多晶硅材质。

2.一种测试方法，包括：

提供如权利要求1所述的测试结构；

对所述测试结构进行电子束扫描；

检测所述检测插塞的衬度以判断所述检测插塞所在的第二功能层是否与所述共享插塞发生短路。

3.如权利要求2所述的测试方法，其特征在于，若所述检测插塞的衬度与所述共享插塞的衬度一致，则判断所述检测插塞所在的第二功能层与所述共享插塞发生短路。

4.如权利要求2所述的测试方法，其特征在于，若所述检测插塞的衬度与所述共享插塞的衬度不一致，则判断所述检测插塞所在的第二功能层与所述共享插塞没有发生短路。