CN104505371A - 测试垫的形成方法及利用该测试垫进行阵列测试的方法 - Google Patents

测试垫的形成方法及利用该测试垫进行阵列测试的方法 Download PDF

Info

Publication number
CN104505371A
CN104505371A CN201410757792.7A CN201410757792A CN104505371A CN 104505371 A CN104505371 A CN 104505371A CN 201410757792 A CN201410757792 A CN 201410757792A CN 104505371 A CN104505371 A CN 104505371A
Authority
CN
China
Prior art keywords
region
transistor
testing cushion
level signal
transistor seconds
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410757792.7A
Other languages
English (en)
Other versions
CN104505371B (zh
Inventor
胡宇彤
杜鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Technology Co Ltd
Priority to CN201410757792.7A priority Critical patent/CN104505371B/zh
Priority to US14/423,113 priority patent/US9658284B2/en
Priority to PCT/CN2015/070204 priority patent/WO2016090718A1/zh
Publication of CN104505371A publication Critical patent/CN104505371A/zh
Application granted granted Critical
Publication of CN104505371B publication Critical patent/CN104505371B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本发明公开一种相邻晶体管区域之间形成测试垫的方法，包括：在玻璃基板(10)上形成阵列排布的多组晶体管区域(20)；其中，每组晶体管区域(20)包括相对设置的第一晶体管区域(21)及第二晶体管区域(22)；在所述第一晶体管区域(21)与所述第二晶体管区域(22)之间形成多个测试垫(30)。本发明利用在每组晶体管区域的相邻晶体管区域之间形成的共用的测试垫，利用该共用的测试垫对相邻晶体管区域进行阵列测试的同时，能够减小每一晶体管区域的邻接边缘区域的尺寸，从而利于显示器实现窄边框化。

Description

测试垫的形成方法及利用该测试垫进行阵列测试的方法
技术领域
本发明属于显示技术领域，具体地讲，涉及一种相邻晶体管区域之间形成测试垫的方法及利用该形成测试垫的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法。
背景技术
众所周知，在小尺寸高分辨率的显示器中，LTPS(Low TemperaturePoly-Silicon，低温多晶硅)技术由于高迁移率、稳定的性能已经得到了广泛的应用。但是，LTPS显示器良率低一直困扰诸多面板企业，为此，阵列检测(ArrayTest)是能够监测各道制程的一个必须且快捷的方式。
伴随着手机市场的飞速发展，对手机的各项参数要求越来越高，其中，高图像分辨率和窄边框一直是手机厂商标榜的两大特征。为了能够更清晰高效的查找问题，阵列检测更是细化到可以检测每一个像素(Pixel)，为了应对高图像分辨率的显示器的阵列检测，生产厂商通常采用解复用器(De-Mux)来提高效率，然而，由于制程及机台精准度等问题，解复用器和测试垫(Test Pad)所需高度成为阻碍显示器的窄边框的因素，例如，在现有技术中，每一块玻璃基板上形成的所有晶体管区域同向排列，即，每一晶体管区域的一侧边缘区域设置一组测试垫，其所占面积相对较大，不利于显示器实现窄边框。
发明内容
为了解决上述现有技术存在的问题，本发明的目的在于提供一种相邻晶体管区域之间形成测试垫的方法，包括：在玻璃基板上形成阵列排布的多组晶体管区域；其中，每组晶体管区域包括相对设置的第一晶体管区域及第二晶体管区域；在所述第一晶体管区域与所述第二晶体管区域之间形成多个测试垫。
进一步地，在执行“在所述第一晶体管区域与所述第二晶体管区域之间形成多个测试垫”之前，在所述第一晶体管区域的邻接边缘区域形成多个场效应晶体管，且在所述第二晶体管区域的邻接边缘区域形成多个场效应晶体管。
进一步地，在所述第一晶体管区域的邻接边缘区域形成的多个场效应晶体管的栅极均电连接至多个测试垫之一；在所述第二晶体管区域的邻接边缘区域形成的多个场效应晶体管栅极均电连接至多个测试垫之另一。
进一步地，所述场效应晶体管的数量与所述第一晶体管区域或所述第二晶体管区域的数据线的数量相等。
进一步地，在所述第一晶体管区域的远离所述第二晶体管区域的边缘区域形成外部引线连接区域，且在所述第二晶体管区域的远离所述第一晶体管区域的边缘区域形成外部引线连接区域。
进一步地，所述测试垫的数量比所述第一晶体管区域或所述第二晶体管区域的数据线的数量至少多两个。
进一步地，所述第一晶体管区域和所述第二晶体管区域均包括阵列排布的多个场效应晶体管。
进一步地，所述场效应晶体管为薄膜晶体管。
本发明的另一目的还在于提供一种利用上述的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法，包括步骤：提供高电平信号至多个测试垫之一，且提供低电平信号至多个测试垫之另一，以对所述第一晶体管区域进行阵列测试；提供低电平信号至多个测试垫之一，且提供高电平信号至多个测试垫之另一，以对所述第二晶体管区域进行阵列测试。
本发明的又一目的又在于提供一种利用上述的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法，包括步骤：提供低电平信号至多个测试垫之一，且提供高电平信号至多个测试垫之另一，以对所述第二晶体管区域进行阵列测试；提供高电平信号至多个测试垫之一，且提供低电平信号至多个测试垫之另一，以对所述第一晶体管区域进行阵列测试。
本发明利用在每组晶体管区域的相邻晶体管区域之间形成的共用的测试垫，利用该共用的测试垫对相邻晶体管区域进行阵列测试的同时，能够减小每一晶体管区域的邻接边缘区域的尺寸，从而利于显示器实现窄边框化。
附图说明
通过结合附图进行的以下描述，本发明的实施例的上述和其它方面、特点和优点将变得更加清楚，附图中：
图1是根据本发明的实施例的相邻晶体管区域之间形成测试垫的方法的流程图；
图2是根据本发明的实施例的在玻璃基板上形成阵列排布的多组晶体管区域及在相邻晶体管区域之间形成测试垫的俯视图；
图3是根据本发明的实施例的一组晶体管区域的俯视图；
图4是根据本发明的实施例的利用图1所示的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法的流程图。
具体实施方式
以下，将参照附图来详细描述本发明的实施例。然而，可以以许多不同的形式来实施本发明，并且本发明不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。
图1是根据本发明的实施例的相邻晶体管区域之间形成测试垫的方法的流程图。图2是根据本发明的实施例的在玻璃基板上形成阵列排布的多组晶体管区域及在相邻晶体管区域之间形成测试垫的俯视图。图3是根据本发明的实施例的一组晶体管区域的俯视图。
参照图1、图2和图3，根据本发明的实施例的相邻晶体管区域之间形成测试垫的方法包括：
步骤S10：在玻璃基板10上形成阵列排布的多组晶体管区域20；其中，每组晶体管区域20包括相对设置的第一晶体管区域21及第二晶体管区域22。
在步骤S10中，玻璃基板10的面积远大于第一晶体管区域21或第二晶体管区域22的面积，在后续制程中，需对玻璃基板10进行切割。经切割后，第一晶体管区域21及承载其的玻璃基板，或者第二晶体管区域22及承载其的玻璃基板被称为阵列基板。
此外，第一晶体管区域21和第二晶体管区域22均包括阵列排布的多个场效应晶体管40。在本实施例中，优选的，场效应晶体管40为薄膜晶体管。
步骤S11：在第一晶体管区域21与第二晶体管区域22之间形成多个测试垫30。优选的，在步骤S11中，每个测试垫30的中间部分处于切割线上。此外，测试垫30数量比第一晶体管区域21或第二晶体管区域22的数据线的数量至少多两个。
此外，在执行步骤S11之前，在第一晶体管区域21的邻接边缘区域211形成多个场效应晶体管40，且在第二晶体管区域22的邻接边缘区域221形成多个场效应晶体管40。这里，第一晶体管区域21的邻接边缘区域211指的是第一晶体管区域21的邻接第二晶体管区域22的区域，而第二晶体管区域22的邻接边缘区域221指的是第二晶体管区域22的邻接第一晶体管区域21的区域。
第一晶体管区域21的邻接边缘区域211中的场效应晶体管40的数量与第一晶体管区域21或第二晶体管区域22的数据线的数量相等；且第二晶体管区域22的邻接边缘区域221中的场效应晶体管40的数量与第一晶体管区域21或第二晶体管区域22的数据线的数量相等。
此外，第一晶体管区域21的邻接边缘区域211形成的多个场效应晶体管40的栅极均电连接至多个测试垫30之一；在第二晶体管区域22的邻接边缘区域221形成的多个场效应晶体管40的栅极均电连接至多个测试垫30之另一。
另外，在第一晶体管区域21的远离第二晶体管区域22的边缘区域形成外部引线连接(Outer Lead Bonding，简称OLB)区域212，且在第二晶体管区域22的远离第一晶体管区域21的边缘区域形成外部引线连接区域222。
图4是根据本发明的实施例的利用图1所示的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法的流程图。
参照图4，根据本发明的实施例的利用图1所示的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法包括：
步骤S41，提供高电平信号至多个测试垫30之一，且提供低电平信号至多个测试垫30之另一，以对第一晶体管区域21进行阵列测试。
步骤S42，提供低电平信号至多个测试垫30之一，且提供高电平信号至多个测试垫30之另一，以对第二晶体管区域22进行阵列测试。
此外，由于对第一晶体管区域21或对第二晶体管区域22进行阵列测试为本领域技术人员所熟知的技术，在此不再赘述。
另外，作为本发明的另一实施方式，可先执行步骤42，再执行步骤41。
综上，根据本发明的实施例，利用在每组晶体管区域的相邻晶体管区域之间形成的共用的测试垫，利用该共用的测试垫对相邻晶体管区域进行阵列测试的同时，能够减小每一晶体管区域的邻接边缘区域的尺寸，从而利于显示器实现窄边框化。
虽然已经参照特定实施例示出并描述了本发明，但是本领域的技术人员将理解：在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可在此进行形式和细节上的各种变化。

Claims (10)

1.一种相邻晶体管区域之间形成测试垫的方法，其特征在于，包括：
在玻璃基板(10)上形成阵列排布的多组晶体管区域(20)；其中，每组晶体管区域(20)包括相对设置的第一晶体管区域(21)及第二晶体管区域(22)；
在所述第一晶体管区域(21)与所述第二晶体管区域(22)之间形成多个测试垫(30)。
2.根据权利要求1所述的方法，其特征在于，在执行“在所述第一晶体管区域(21)与所述第二晶体管区域(22)之间形成多个测试垫(30)”之前，在所述第一晶体管区域(21)的邻接边缘区域(211)形成多个场效应晶体管(40)，且在所述第二晶体管区域(22)的邻接边缘区域(221)形成多个场效应晶体管(40)。
3.根据权利要求2所述的方法，其特征在于，在所述第一晶体管区域(21)的邻接边缘区域(211)形成的多个场效应晶体管(40)的栅极均电连接至多个测试垫(30)之一；在所述第二晶体管区域(22)的邻接边缘区域(221)形成的多个场效应晶体管(40)的栅极均电连接至多个测试垫(30)之另一。
4.根据权利要求2所述的方法，其特征在于，所述场效应晶体管(40)的数量与所述第一晶体管区域(21)或所述第二晶体管区域(22)的数据线的数量相等。
5.根据权利要求1或2所述的方法，其特征在于，在所述第一晶体管区域(21)的远离所述第二晶体管区域(22)的边缘区域形成外部引线连接区域(212)，且在所述第二晶体管区域(22)的远离所述第一晶体管区域(21)的边缘区域形成外部引线连接区域(222)。
6.根据权利要求1或2所述的方法，其特征在于，所述测试垫(30)的数量比所述第一晶体管区域(21)或所述第二晶体管区域(22)的数据线的数量至少多两个。
7.根据权利要求1所述的方法，其特征在于，所述第一晶体管区域(21)和所述第二晶体管区域(22)均包括阵列排布的多个场效应晶体管(40)。
8.根据权利要求2或7所述的方法，其特征在于，所述场效应晶体管(40)为薄膜晶体管。
9.一种利用权利要求1至8任一项所述的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法，其特征在于，包括步骤：
提供高电平信号至多个测试垫(30)之一，且提供低电平信号至多个测试垫(30)之另一，以对所述第一晶体管区域(21)进行阵列测试；
提供低电平信号至多个测试垫(30)之一，且提供高电平信号至多个测试垫(30)之另一，以对所述第二晶体管区域(22)进行阵列测试。
10.一种利用权利要求1至8任一项所述的方法形成的测试垫对相邻晶体管区域进行阵列测试的方法，其特征在于，包括步骤：
提供低电平信号至多个测试垫(30)之一，且提供高电平信号至多个测试垫(30)之另一，以对所述第二晶体管区域(22)进行阵列测试；
提供高电平信号至多个测试垫(30)之一，且提供低电平信号至多个测试垫(30)之另一，以对所述第一晶体管区域(21)进行阵列测试。
CN201410757792.7A 2014-12-10 2014-12-10 测试垫的形成方法及利用该测试垫进行阵列测试的方法 Active CN104505371B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201410757792.7A CN104505371B (zh) 2014-12-10 2014-12-10 测试垫的形成方法及利用该测试垫进行阵列测试的方法
US14/423,113 US9658284B2 (en) 2014-12-10 2015-01-06 Method for forming a test pad and method for performing array test using the test pad
PCT/CN2015/070204 WO2016090718A1 (zh) 2014-12-10 2015-01-06 测试垫的形成方法及利用该测试垫进行阵列测试的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410757792.7A CN104505371B (zh) 2014-12-10 2014-12-10 测试垫的形成方法及利用该测试垫进行阵列测试的方法

Publications (2)

Publication Number Publication Date
CN104505371A true CN104505371A (zh) 2015-04-08
CN104505371B CN104505371B (zh) 2018-01-16

Family

ID=52947108

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410757792.7A Active CN104505371B (zh) 2014-12-10 2014-12-10 测试垫的形成方法及利用该测试垫进行阵列测试的方法

Country Status (3)

Country Link
US (1) US9658284B2 (zh)
CN (1) CN104505371B (zh)
WO (1) WO2016090718A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655350A (zh) * 2016-01-04 2016-06-08 京东方科技集团股份有限公司 一种阵列基板、显示装置、制作方法和测试方法
CN106200055A (zh) * 2016-07-25 2016-12-07 武汉华星光电技术有限公司 阵列测试电路以及液晶显示基板
CN109411561A (zh) * 2018-09-30 2019-03-01 珠海市大鹏电子科技有限公司 一种光敏三极管芯片的布局设计方法、生产工艺及光耦
CN109658855A (zh) * 2019-01-25 2019-04-19 合肥京东方显示技术有限公司 阵列基板、显示模组及其测试方法、显示面板

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904091B (zh) * 2019-02-21 2022-07-01 长江存储科技有限责任公司 晶圆测试结构、晶圆以及晶圆的测试方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295720A (zh) * 2007-04-29 2008-10-29 中华映管股份有限公司 主动元件阵列基板
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
US20140078026A1 (en) * 2012-09-19 2014-03-20 Shenzhen China Star Optoelectronics Technology Co., Ltd. Arranged Structure for Common Jig Implemention of Two Kinds of Display Panels and the Method Thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206181A (en) * 1991-06-03 1993-04-27 Motorola, Inc. Method for manufacturing a semiconductor device with a slotted metal test pad to prevent lift-off during wafer scribing
JP2002141383A (ja) * 2000-11-07 2002-05-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体ウェハ
JP4209792B2 (ja) * 2004-03-11 2009-01-14 日立マクセル株式会社 半導体集積回路装置及び非接触電子装置
US20110050273A1 (en) * 2009-08-25 2011-03-03 Ssu-Pin Ma Fast testable wafer and wafer test method
JP2011082449A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295720A (zh) * 2007-04-29 2008-10-29 中华映管股份有限公司 主动元件阵列基板
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
US20140078026A1 (en) * 2012-09-19 2014-03-20 Shenzhen China Star Optoelectronics Technology Co., Ltd. Arranged Structure for Common Jig Implemention of Two Kinds of Display Panels and the Method Thereof

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655350A (zh) * 2016-01-04 2016-06-08 京东方科技集团股份有限公司 一种阵列基板、显示装置、制作方法和测试方法
CN105655350B (zh) * 2016-01-04 2018-12-21 京东方科技集团股份有限公司 一种阵列基板、显示装置、制作方法和测试方法
US10276456B2 (en) 2016-01-04 2019-04-30 Boe Technology Group Co., Ltd. Array substrate, its manufacturing method and testing method, and display device
CN106200055A (zh) * 2016-07-25 2016-12-07 武汉华星光电技术有限公司 阵列测试电路以及液晶显示基板
CN109411561A (zh) * 2018-09-30 2019-03-01 珠海市大鹏电子科技有限公司 一种光敏三极管芯片的布局设计方法、生产工艺及光耦
CN109411561B (zh) * 2018-09-30 2020-03-31 珠海市大鹏电子科技有限公司 一种光敏三极管芯片的布局设计方法、生产工艺及光耦
CN109658855A (zh) * 2019-01-25 2019-04-19 合肥京东方显示技术有限公司 阵列基板、显示模组及其测试方法、显示面板
WO2020151314A1 (en) * 2019-01-25 2020-07-30 Boe Technology Group Co., Ltd. Array substrate, display module, testing method for display module, display panel
CN109658855B (zh) * 2019-01-25 2021-03-23 合肥京东方显示技术有限公司 阵列基板、显示模组及其测试方法、显示面板
US11455923B2 (en) 2019-01-25 2022-09-27 Hefei Boe Display Technology Co., Ltd. Array substrate, display module, testing method for display module, display panel

Also Published As

Publication number Publication date
US20160341789A1 (en) 2016-11-24
CN104505371B (zh) 2018-01-16
WO2016090718A1 (zh) 2016-06-16
US9658284B2 (en) 2017-05-23

Similar Documents

Publication Publication Date Title
CN104505371A (zh) 测试垫的形成方法及利用该测试垫进行阵列测试的方法
CN104090437A (zh) 一种阵列基板、显示装置、母板及其检测方法
CN104036722B (zh) 像素单元驱动电路及其驱动方法、显示装置
US20160349890A1 (en) Embedded touch display panel
CN105096780B (zh) 基板电路及显示面板的信号测试电路
CN106775176B (zh) 自容式触摸显示模组、显示驱动方法和触摸显示装置
CN104362156B (zh) 一种显示基板、其测试方法及制备方法
CN104657016B (zh) 内嵌式触控显示屏及触控显示装置
CN107342299A (zh) 阵列基板及其制作方法、显示装置及其制作方法
CN106125366B (zh) 液晶显示面板的测试结构及制造方法
US20160035744A1 (en) Array substrate and display device
CN104201171A (zh) 一种检测缺陷残留的测试结构
CN105182633A (zh) 阵列基板及触控显示装置
CN104680963A (zh) 一种显示面板goa电路的检测装置和检测方法
CN104102058A (zh) 阵列基板、显示面板及显示装置
US20160238914A1 (en) Liquid Crystal Display Panel and Array Substrate
CN106405899B (zh) 液晶显示面板的测试结构及测试方法
GB2550762A (en) Array substrate and liquid crystal display panel
CN103149713A (zh) 阵列面板检测电路结构
CN104299547A (zh) 一种测试电路、显示装置以及驱动电路的测试方法
CN104155818A (zh) 一种阵列基板及显示面板
CN103676243A (zh) 一种阵列基板组件及其测量方法和显示装置
CN104793387A (zh) 显示面板及显示装置
CN103698912A (zh) 一种定位缺陷亚像素位置的方法
US9638943B2 (en) LCD panel and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant