CN117769258A - 铁电存储器、三维集成电路、电子设备 - Google Patents

铁电存储器、三维集成电路、电子设备 Download PDF

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CN117769258A CN202211115561.7A CN202211115561A CN117769258A CN 117769258 A CN117769258 A CN 117769258A CN 202211115561 A CN202211115561 A CN 202211115561A CN 117769258 A CN117769258 A CN 117769258A
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Abstract

本申请提供了一种铁电存储器、三维集成电路、电子设备，涉及半导体芯片技术领域，提高了电容器的抗干扰能力。铁电存储器包括电容器，电容器包括第一堆叠层、第一导电柱、第二导电柱、第一铁电层和第二铁电层，第一堆叠层包括相连的第一导电部和第二导电部。第一导电柱贯穿第一导电部，第二导电柱贯穿第二导电部。第一铁电层贯穿第一导电部，且围绕第一导电柱设置，第二铁电层贯穿第二导电部，且围绕第二导电柱设置。该电容器包括串联设置的第一电容器和第二电容器，第一电容器包括第一导电柱、第一铁电层和第一导电部，第二电容器包括第二导电柱、第二铁电层和第二导电部。该铁电存储器可应用于三维集成电路中，以实现对数据的读取和写入。

Description

铁电存储器、三维集成电路、电子设备
技术领域
本申请涉及半导体芯片技术领域，尤其涉及一种铁电存储器、三维集成电路、电子设备。
背景技术
随着半导体芯片技术的发展，平面集成电路(2D Integrated Circuit，2D IC)用作系统级芯片(System On Chip，SOC)，已经无法满足人们对芯片的功能、尺寸、能耗的需求。
目前，将多个芯片进行三维堆叠(3D Stacking)形成三维集成电路(3DIntegrated Circuit，3D IC)，可提高多个芯片之间互连的带宽和能效，因此，三维集成电路逐渐受到领域内的关注。
在三维集成电路中，为保证芯片的电源完整性(Power Integrity，PI)，需要在芯片的电源分布网络(Power Distribution Network，PDN)中设置去耦电容器(DecouplingCapacitor，Decap)，以使电源分布网络能提供较稳定的电源。但是，随着工作时间的增长，去耦电容器的抗干扰能力会变差，导致其电容值发生变化，进而导致电源分布网络无法提供稳定的电源。
发明内容
本申请实施例提供一种铁电存储器、三维集成电路、电子设备，旨在提高芯片中去耦电容器的抗干扰能力。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种铁电存储器，该铁电存储器可以是铁电随机存取存储器(Ferroelectric Random Access Memory，FeRAM)、也可以是铁电场效应晶体管(Ferroelectric Filed-Effect-Transistor，FeFET)存储器，可实现对数据的读取和写入。
上述铁电存储器包括阵列区和走线区，该铁电存储器包括设置于阵列区的存储阵列，及设置于走线区的电容器。电容器包括第一堆叠层、第一导电柱、第二导电柱、第一铁电层和第二铁电层，第一堆叠层包括交替层叠设置的多个导电层和多个第一介质层，多个导电层包括相连的第一导电部和第二导电部。第一导电柱贯穿第一导电部，第二导电柱贯穿第二导电部。第一铁电层和第二铁电层为筒状结构，第一铁电层贯穿第一导电部，且围绕第一导电柱设置，第二铁电层贯穿第二导电部，且围绕第二导电柱设置。该电容器包括串联设置的第一电容器和第二电容器，第一电容器包括第一导电柱、第一铁电层和第一导电部，第二电容器包括第二导电柱、第二铁电层和第二导电部。
本申请的上述实施例所提供的铁电存储器，采用第一导电柱贯穿导电层的第一导电部，并采用第一铁电层围绕第一导电柱设置，以将第一导电柱与第一导电部隔开，第一导电柱、第一铁电层和第一导电部形成第一电容器，第一导电柱和第一导电部作为第一电容器的两极。
并且，采用第二导电柱贯穿导电层的第二导电部，并采用第二铁电层围绕第二导电柱设置，以将第二导电柱与第二导电部隔开，第二导电柱、第二铁电层和第二导电部形成第二电容器，第二导电柱和第二导电部作为第二电容器的两极。
通过连接第一导电部和第二导电部，使第一电容器的一极与第二电容器的一极电连接，从而使第一电容器与第二电容器串联设置。根据串联分压的原理，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，每个导电层包括至少一个第一导电部和至少一个第二导电部，相连的第一导电部与第二导电部处于同一导电层，以便于第一导电部与第二导电部连接。
在一些实施例中，每个导电层包括一个第一导电部和一个第二导电部，第一导电部与第二导电部相连，第一导电部与第二导电部沿第一方向排列，第一方向平行于第一堆叠层的底面。多个第一导电柱贯穿第一导电部，相当于多个第一电容器并联设置。多个第二导电柱贯穿第二导电部，相当于多个第二电容器并联设置。同一导电层的第一导电部与第二导电部相连，使并联的多个第一电容器与并联的多个第二电容器串联，形成第三电容器。
上述实施例中，多个第一电容器并联的总电容值要大于一个第一电容器的电容值，多个第二电容器并联的总电容值要大于一个第二电容器的电容值，可增加第三电容器的电容值，从而增加电容器的总电容值。
并且，并联的多个第一电容器与并联的多个第二电容器串联，形成第三电容器，可减小并联的多个电容器(第一电容器或第二电容器)的两端的电势差，减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，电容器还包括第一互联电极和第二互联电极，第一互联电极和第二互联电极为面状结构，第一互联电极与第二互联电极沿第一方向排列。第一互联电极与多个第一导电柱的端部电连接，以通过第一互联电极向多个第一导电柱传输电信号。第二互联电极与多个第二导电柱的端部电连接，以通过第二互联电极向多个第二导电柱传输电信号。
在一些实施例中，多个第一导电柱呈阵列式排布，和/或，多个第二导电柱呈阵列式排布，可提高多个第一导电柱和多个第二导电柱排布的均匀性，有利于改善多个电容器之间信号干扰的现象。
在一些实施例中，电容器还包括第一互联电极和第二互联电极，第一互联电极和第二互联电极为梳状结构，第一互联电极与第二互联电极沿第一方向排列，第一互联电极包括多条第一互联线，第二互联电极包括多条第二互联线。
第一互联线和第二互联线沿第一方向延伸，多条第一互联线与多个第一导电柱的端部电连接，且多条第一互联线在第一堆叠层的沿第一方向的一侧连接。多条第二互联线与多个第二导电柱的端部电连接，且多条第二互联线在第一堆叠层的沿第一方向的另一侧连接。
或者，第一互联线和第二互联线沿第二方向延伸，多条第一互联线与多个第一导电柱的端部电连接，且多条第一互联线在第一堆叠层的沿第二方向的一侧连接。多条第二互联线与多个第二导电柱的端部电连接，且多条第二互联线在第一堆叠层的沿第二方向的一侧连接，第二方向平行于第一堆叠层的底面，且与第一方向相交叉。
在一些实施例中，每个导电层包括多个第一导电部和多个第二导电部，多个第一导电部与多个第二导电部相连，第一导电部与第二导电部沿第一方向交替排列，第一方向平行于第一堆叠层的底面。多个第一导电柱贯穿第一导电部，多个第二导电柱贯穿第二导电部。
上述实施例中，多个第一导电柱贯穿第一导电部，相当于多个第一电容器并联设置。多个第二导电柱贯穿第二导电部，相当于多个第二电容器并联设置。同一导电层的多个第一导电部与多个第二导电部相连，使并联的多个第一电容器与并联的多个第二电容器串联，形成第三电容器。通过电容器串联的方式，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，电容器还包括第一互联电极和第二互联电极，第一互联电极和第二互联电极为梳状结构。第一互联电极包括多条第一互联线，第二互联电极包括多条第二互联线，多条第一互联线与多条第二互联线沿第一方向排列，第一互联线和第二互联线沿第二方向延伸。
多条第一互联线与多个第一导电柱的端部电连接，且多条第一互联线在第一堆叠层的沿第二方向的一侧连接，通过第一互联电极的多条第一互联线向多个第一导电柱传输电信号。多条第二互联线与多个第二导电柱的端部电连接，且多条第二互联线在第一堆叠层的沿第二方向的另一侧连接，通过第二互联电极的多条第二互联线向多个第二导电柱传输电信号。
在一些实施例中，多条第一互联线与多条第二互联线沿第一方向交替排列。或者，相邻两条第一互联线之间不设置第二互联线，或设置有多条第二互联线，相邻两条第二互联线之间不设置第一互联线，或设置有多条第一互联线。
在一些实施例中，多个第一导电柱包括多排，一条第一互联线与一排第一导电柱电连接，以通过第一互联线向一排第一导电柱传输电信号。和/或，多个第二导电柱包括多排，一条第二互联线与一排第二导电柱电连接，以通过第二互联线向一排第二导电柱传输电信号。
在一些实施例中，处于同一导电层的第一导电部和第二导电部一体设置，以实现第一导电部和第二导电部的连接。
在一些实施例中，每个导电层包括多个分隔设置的导电块，一个导电块包括相连的一个第一导电部和一个第二导电部，多个第一导电柱贯穿导电块的第一导电部，相当于多个第一电容器并联设置。多个第二导电柱贯穿导电块的第二导电部，相当于多个第二电容器并联设置。同一导电块的第一导电部与第二导电部相连，使并联的多个第一电容器与并联的多个第二电容器串联，形成第三电容器。
相邻两个导电块中，贯穿一个导电块的多个第二导电柱，与贯穿另一个导电块的多个第一导电柱电连接，使相邻的导电块的第三电容器串联，形成第四电容器。
上述实施例中，多个第一电容器并联的总电容值要大于一个第一电容器的电容值，多个第二电容器并联的总电容值要大于一个第二电容器的电容值，可增加第三电容器的电容值，增加第四电容器的电容值，从而增加电容器的总电容值。
并且，并联的多个第一电容器与并联的多个第二电容器串联，形成第三电容器，相邻的导电块的第三电容器串联，形成第四电容器，以增加串联的电容器的数量，从而可进一步减小每个电容器两端的电势差，降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，电容器还包括第二介质层，第二介质层贯穿第一堆叠层，且隔开相邻两个导电块，即第二介质层将导电层分割成多个导电块。
在一些实施例中，每个导电层包括依次设置的第1个导电块～第n个导电块，n≥2，且n为正整数。电容器还包括一个第一互联电极、至少一个第二互联电极和一个第三互联电极，第一互联电极与贯穿第1个导电块的第一导电柱电连接。第二互联电极与，贯穿第i个导电块的第二导电柱和贯穿第i+1个导电块的第一导电柱电连接，i＝1～n-1，且i为正整数。第三互联电极与贯穿第n个导电块的第二导电柱电连接。
上述实施例中，第一互联电极和第三互联电极接收外部的电信号，并将该电信号传输至第四电容器。
在一些实施例中，多个导电层包括多个第一导电部和多个第二导电部，多个第二导电部位于多个第一导电部的远离第一堆叠层的底面的一侧。多个第一导电柱贯穿多个第一导电部，相当于多个第一电容器并联设置。多个第二导电柱贯穿多个第二导电部，相当于多个第二电容器并联设置。
电容器还包括贯穿第一堆叠层的第三导电柱，第三导电柱与多个第一导电部和多个第二导电部电连接，使并联的多个第一电容器与并联的多个第二电容器串联。
上述实施例中，多个第一电容器并联的总电容值要大于一个第一电容器的电容值，多个第二电容器并联的总电容值要大于一个第二电容器的电容值，可增加电容器的总电容值。
并且，并联的多个第一电容器与并联的多个第二电容器串联，可减小并联的多个电容器(第一电容器或第二电容器)的两端的电势差，减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，电容器还包括第一互联电极和第二互联电极，第一互联电极设置于第一堆叠层的底面的远离多个第一导电部的一侧，且与多个第一导电柱的端部电连接，通过第一互联电极向多个第一导电柱传输电信号。第二互联电极设置于多个第二导电部的远离第一堆叠层的底面的一侧，且与多个第二导电柱的端部电连接，通过第二互联电极向多个第二导电柱传输电信号。
在一些实施例中，导电层、第一导电柱和第二导电柱的材料包括Ti、Au、W、Mo、Al、Cu、Ru、Ag、TiN、ITO中的至少一种。
在一些实施例中，第一铁电层和/或第二铁电层的材料包括ZrO2、HfO2、HfAlO、HfSiO、HfZrO、HfLaO、HfYO中的至少一种。
在一些实施例中，第一介质层为单层结构或叠层结构，第一介质层的材料包括SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4中的至少一种。
在一些实施例中，存储阵列包括第二堆叠层，第二堆叠层包括阵列式排布的多个存储单元。
第二堆叠层包括交替设置的第三介质层和栅极层，第一堆叠层的多个第一介质层与第二堆叠层的多个第三介质层一一对应，相对应的第一介质层与第三介质层的材料相同且同层设置。第一堆叠层的多个导电层与第二堆叠层的多个栅极层一一对应，相对应的导电层与栅极层的材料相同、同层设置、且相互绝缘。
第二方面，提供了一种铁电存储器的制备方法，该制备方法包括：形成第一堆叠层，第一堆叠层包括交替层叠设置的多个导电层和多个第一介质层，多个导电层包括相连的第一导电部和第二导电部。形成贯穿第一导电部的第一接触孔，及贯穿第二导电部的第二接触孔。在第一接触孔的侧壁上形成第一铁电层，并在第二接触孔的侧壁上形成第二铁电层。在第一铁电层的内侧形成第一导电柱，并在第二铁电层的内侧形成第二导电柱。
本申请的上述实施例所提供的制备方法，先形成第一堆叠层，第一堆叠层包括交替层叠设置的多个导电层和多个第一介质层，一个导电层包括相连的第一导电部和第二导电部。然后，形成贯穿第一导电部的第一接触孔，及贯穿第二导电部的第二接触孔，在第一接触孔的侧壁上形成第一铁电层和第一导电柱，在第二接触孔的侧壁上形成第二铁电层和第二导电柱。
第一导电柱、第一铁电层和第一导电部形成第一电容器，第一导电柱和第一导电部作为第一电容器的两极。第二导电柱、第二铁电层和第二导电部形成第二电容器，第二导电柱和第二导电部作为第二电容器的两极。通过连接第一导电部和第二导电部，使第一电容器的一极与第二电容器的一极电连接，从而使第一电容器与第二电容器串联设置，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，形成第一导电柱和第二导电柱之后，还包括：形成第一互联电极和第二互联电极，第一互联电极与多个第一导电柱的端部电连接，以向多个第一导电柱传输电信号。第二互联电极与多个第二导电柱的端部电连接，以向多个第二导电柱传输电信号。
在一些实施例中，形成第一堆叠层之后，还包括：形成贯穿第一堆叠层的至少一个隔离沟槽，至少一个隔离沟槽将导电层分隔成多个导电块，一个导电块包括一个第一导电部和一个第二导电部，第一导电部与第二导电部相连。在隔离沟槽内形成第二介质层。
上述实施例中，通过刻蚀第一堆叠层，形成贯穿第一堆叠层的隔离沟槽，并在隔离沟槽内形成第二介质层，以将导电层分割成多个导电块，以增加串联的电容器的数量，从而可进一步减小每个电容器两端的电势差，降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，每个导电层包括依次设置的第1个导电块～第n个导电块，n≥2，且n为正整数。
形成第一导电柱和第二导电柱之后，还包括：形成一个第一互联电极、至少一个第二互联电极和一个第三互联电极，第一互联电极与贯穿第1个导电块的第一导电柱电连接。第二互联电极与，贯穿第i个导电块的第二导电柱和贯穿第i+1个导电块的第一导电柱电连接，i＝1～n-1，且i为正整数。第三互联电极与贯穿第n个导电块的第二导电柱电连接。
在一些实施例中，铁电存储器包括阵列区和走线区，在走线区形成第一堆叠层的过程中，在阵列区同步形成第二堆叠层。
第三方面，还提供了一种铁电存储器的制备方法，该制备方法包括：形成第一子堆叠层，第一子堆叠层包括交替层叠设置的多个第一导电部和多个第一介质层。形成贯穿多个第一导电部的第一接触孔。在第一接触孔的侧壁上形成第一铁电层。在第一铁电层的内侧形成第一导电柱。形成绝缘层，绝缘层覆盖第一子堆叠层、第一铁电层和第一导电柱。在绝缘层远离第一子堆叠层的一侧形成第二子堆叠层，第二子堆叠层包括交替层叠设置的多个第二导电部和多个第一介质层。形成贯穿多个第二导电部的第二接触孔。在第二接触孔的侧壁上形成第二铁电层。在第二铁电层的内侧形成第二导电柱。形成第三导电柱，第三导电柱贯穿第二子堆叠层、绝缘层和第一子堆叠层，且与多个第一导电部和多个第二导电部电连接。
本申请的上述实施例所提供的制备方法，先形成第一子堆叠层，第一子堆叠层包括交替层叠设置的多个第一导电部和多个第一介质层。然后，形成贯穿多个第一导电部的第一接触孔，在第一接触孔的侧壁上形成第一铁电层和第一导电柱。
而后，在第一子堆叠层的上方形成第二子堆叠层，第二子堆叠层包括交替层叠设置的多个第二导电部和多个第一介质层。然后，形成贯穿多个第二导电部的第二接触孔，在第二接触孔的侧壁上形成第二铁电层和第二导电柱。
最后，形成贯穿第二子堆叠层和第一子堆叠层的第三导电柱，第三导电柱与多个第一导电部和多个第二导电部电连接，使并联的多个第一电容器与并联的多个第二电容器串联，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
第四方面，提供了一种三维集成电路，该三维集成电路包括上述任一实施例所述的铁电存储器和处理器芯片，处理器芯片与铁电存储器叠置，且与铁电存储器电连接。
第五方面，提供了一种电子设备，该电子设备例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品、通信电子产品。该电子设备包括电路板，及上述任一实施例所述的铁电存储器或三维集成电路，铁电存储器或三维集成电路设置于电路板上，且与电路电连接。
可以理解地，本申请的上述实施例提供的三维集成电路及电子设备，其所能达到的有益效果可参考上文中铁电存储器的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本申请中的技术方案，下面将对本申请一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本申请实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的电子设备的架构图；
图2为根据一些实施例的电子设备的爆炸图；
图3为根据一些实施例的三维集成电路的结构图；
图4为根据一些实施例的铁电存储器的俯视图；
图5为根据一些实施例的铁电存储器的存储阵列的架构图；
图6为相关技术中的去耦电容器的结构图；
图7为铁电电容器中铁电材料的电滞回线图；
图8为铁电电容器在极化翻转前后电容值与其两极的电势差的关系曲线图；
图9为根据一些实施例的电容器的结构图；
图10为图9中的电容器的俯视图；
图11为图10中的电容器沿剖面线A-A＇的剖视图；
图12为图11中的电容器的等效电路图；
图13为图11中的电容器在M处的局部放大图；
图14为图13中的电容器的等效电路图；
图15为根据一些实施例的另一种电容器的俯视图；
图16和图17为根据一些实施例的另一种电容器的俯视图；
图18为根据一些实施例的另一种电容器的俯视图；
图19为图18中的电容器的等效电路图；
图20为根据一些实施例的又一种电容器的俯视图；
图21为图20中的电容器的等效电路图；
图22A～图22E为根据一些实施例的制备一种电容器的各步骤图；
图23为根据一些实施例的又一种电容器的俯视图；
图24为图23中的电容器沿剖面线B-B＇的剖视图；
图25为图24中的电容器的等效电路图；
图26A～图26G为根据一些实施例的制备另一种电容器的各步骤图；
图27为根据一些实施例的又一种电容器的剖视图；
图28为图27中的电容器的等效电路图；
图29A～图29K为根据一些实施例的制备又一种电容器的各步骤图。
具体实施方式
下面将结合附图，对本申请一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。
“A、B、C中的至少一个”包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
在本申请的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
在本申请的内容中，“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本申请的一些实施例提供了一种电子设备，该电子设备例如可以为手机、平板电脑、个人数字助理(Personal Digital Assistant，PDA)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(Virtual Reality，VR)终端设备、增强现实(Augmented Reality，AR)终端设备、充电家用小型电器(例如豆浆机、扫地机器人)、无人机、雷达、航空航天设备和车载设备等不同类型的用户设备或者终端设备；该电子设备还可以为基站等网络设备。本申请的实施例对电子设备的具体形式不作特殊限制。
图1为根据一些实施例的电子设备的架构图。
参见图1，电子设备1包括：存储装置11、处理器12、输入设备13、输出设备14等部件。本领域技术人员可以理解到，图1中示出的电子设备1的架构并不构成对该电子设备1的限定，该电子设备1可以包括比如图1所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图1所示的部件布置不同。
其中，存储装置11用于存储软件程序以及模块。存储装置11主要包括存储程序区和存储数据区，其中，存储程序区可存储和备份操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备1的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储装置11包括外存储器111和内存储器112。外存储器111和内存储器112存储的数据可以相互传输。外存储器111例如可以包括硬盘、U盘、软盘等。内存储器112例如可以包括随机存取存储器(Random Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)等。
处理器12是该电子设备1的控制中心，利用各种接口和线路连接整个电子设备1的各个部分，通过运行或执行存储在存储装置11内的软件程序和/或模块，以及调用存储在存储装置11内的数据，执行电子设备1的各种功能和处理数据，从而对电子设备1进行整体监控。可选的，处理器12可以包括一个或多个处理单元。例如，处理器12可以包括应用处理器(Application Processor，AP)，调制解调处理器，图形处理器(Graphics ProcessingUnit，GPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。例如，处理器12可集成应用处理器和调制解调处理器，其中，应用处理器主要处理操作系统、用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器也可以不集成到处理器12中。上述的应用处理器例如可以为中央处理器(Central Processing Unit，CPU)。图1中以处理器12为CPU为例，CPU可以包括运算器121和控制器122。运算器121获取内存储器112存储的数据，并对内存储器112存储的数据进行处理，处理后的结果通常送回内存储器112。控制器122可以控制运算器121对数据进行处理，控制器122还可以控制外存储器置111和内存储器112读取或写入数据。
输入设备13用于接收输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入。示例的，输入设备13可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。上述处理器12中的控制器122还可以控制输入设备13接收输入的信号或不接收输入的信号。此外，输入设备13接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器112中。
输出设备14用于输出输入设备13的输入，并存储在内存储器112中的数据对应的信号。例如，输出设备14输出声音信号或视频信号。上述处理器12中的控制器122还可以控制输出设备14输出信号或不输出信号。
需要说明的是，图1中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备13和内存储器112之间的单箭头表示输入设备13接收到的数据向内存储器112传输。又例如，运算器121和内存储器112之间的双箭头表示内存储器112存储的数据可以向运算器121传输，且运算器121处理后的数据可以向内存储器112传输。图1中的细箭头表示控制器122可以控制的部件。示例性地，控制器122可以对外存储器置111、内存储器112、运算器121、输入设备13和输出设备14等进行控制。
为了方便进一步对电子设备1的结构进行说明，以下以电子设备1为手机为例进行示例性介绍。
图2为根据一些实施例的电子设备的爆炸图。
参见图2，电子设备1还可以包括中框15、后壳16以及显示屏17。后壳16和显示屏17分别位于中框15的相对两侧，且中框15和显示屏17设置于后壳16内。中框15包括用于承载显示屏17的承载板150，以及绕承载板150一周的边框151。
继续参见图2，电子设备1还可以包括电路板18，该电路板18设置于承载板150的靠近后壳16的一侧。电子设备1还包括设置于电路板18上的芯片19，该芯片19与电路板18电连接。
上述芯片19可以为铁电存储器，例如，电子设备1中的内存储器112为铁电存储器，其具有较高的存储密度。该铁电存储器可以是铁电随机存取存储器、也可以是铁电场效应晶体管存储器。
上述芯片19也可以为三维集成电路，三维集成电路包括同构三维集成电路和异构三维集成电路，其中，同构三维集成电路包括沿其厚度方向集成的多层有源器件，具有成本低、尺寸精度高等特点。异构三维集成电路包括集成的多个芯片，这些芯片具有不同的工艺架构、不同的指令集或不同的功能，即异构三维集成电路融合了不同的半导体材料、半导体工艺、半导体结构或半导体器件。
图3为根据一些实施例的三维集成电路的结构图。
参见图3，三维集成电路2包括三维堆叠(3D Stacking)的两个芯片，其中一个芯片例如可以为铁电存储器21，另一个芯片例如可以为处理器芯片22，二者之间电连接。
示例性地，处理器芯片22可由多个逻辑芯片组成，在此情况下，多个逻辑芯片堆叠于铁电存储器21上，并与铁电存储器21电连接。
示例性地，处理器芯片22也可采用系统级芯片(System On Chip，SOC)的结构设计，在此情况下，系统级芯片堆叠于铁电存储器21上，并与铁电存储器21电连接。
上述三维集成电路2即为异构三维集成电路，其具有较大的访存带宽(MemoryBandwidth)，因此，三维集成电路2适用于带宽需求较大的应用场景，例如，人工智能或数据处理等应用场景。
在三维集成电路2中，为保证芯片的电源完整性，需要在芯片的电源分布网络中设置去耦电容器，以使电源分布网络能提供较稳定的电源。去耦电容器可设置于三维集成电路2的处理器芯片22中，也可以设置于铁电存储器21中。
图4为根据一些实施例的铁电存储器的俯视图；图5为根据一些实施例的铁电存储器的存储阵列的架构图。
参见图4和图5，以铁电存储器21为铁电场效应晶体管存储器为例，铁电存储器21包括阵列区A1和走线区A2，该铁电存储器21可包括设置于阵列区A1的存储阵列，存储阵列包括第二堆叠层D，该第二堆叠层D包括阵列式排布的多个存储单元U。沿方向Z，多个存储单元U形成一个存储单元串100，在X-Y平面中，多个存储单元串100可形成存储阵列，源极层SL可以与多个存储单元串100的源极电连接。
示例性地，参见图5，存储单元U可以包括一个晶体管T，沿方向Z，多个晶体管T连接在一起形成了存储单元串100。
示例性地，如图5所示，晶体管T为铁电场效应晶体管，该铁电场效应晶体管的控制极与字线(WL1、WL2……WLm-1、WLm)电连接，源极与源极层SL电连接，漏极与位线(BL1、BL2……BLn-1、BLn)电连接，铁电场效应晶体管的栅介质层的材料为铁电材料。铁电场效应晶体管通过电压脉冲改变铁电层的极性存储数据，并通过读取晶体管的电流来得到存储数据，其读取机制为非破坏性，并具有较高的密度。
需要说明的是，图5中存储单元串100的晶体管T的数目仅是示意性的，本申请实施例提供的铁电存储器21的存储单元串100还可以包括其他数量的晶体管T，例如8、16、32、64。
继续参见图4和图5，铁电存储器21还包括设置于走线区A2的电容器，该电容器包括第一堆叠层30。电容器例如可用作去耦电容器，下面介绍相关技术中的一种去耦电容器。
图6为相关技术中的去耦电容器的结构图。
参见图4，去耦电容器3＇包括第一导电层31＇和第二导电层32＇，以及设置于二者之间的介质层33＇，介质层33＇的材料可以选择铁电材料，铁电材料的介电常数较大，有利于增加去耦电容器3＇的电容值。
在介质层33＇的材料采用铁电材料的情况下，去耦电容器3＇即为铁电电容器。铁电电容器具有矫顽电场，在铁电电容器的两极的电势差增大，且两极所产生的电场大于矫顽电场的情况下，铁电材料中的铁电畴发生极化翻转，铁电电容器从一个极化状态变为另一个极化状态。
图7为铁电电容器中铁电材料的电滞回线图，其中，横坐标“V”表示：铁电电容器的两极的电势差；纵坐标“P”表示：铁电材料的极化强度。
可见，在铁电电容器的两极的电势差增大，且两极所产生的电场大于矫顽电场的情况下，铁电材料中的铁电畴发生极化翻转，铁电材料的极化强度发生变化，即铁电电容器的极化状态发生变化，例如，铁电电容器从“0”态变为“1”态。
图8为铁电电容器在极化翻转前后电容值与其两极的电势差的关系曲线图，其中，横坐标“V”表示：铁电电容器的两极的电势差；纵坐标“C”表示：铁电电容器的电容值；曲线“1”为：铁电电容器在极化翻转前电容值与其两极的电势差的关系曲线；曲线“2”为：铁电电容器在极化翻转后电容值与其两极的电势差的关系曲线。
可见，在极化翻转前后，铁电电容器的两极的电势差不变的情况下，铁电电容器在极化翻转前的电容值，要大于铁电电容器在极化翻转后的电容值。
综上可知，由于铁电材料的极化翻转特性，在铁电电容器的两极的电势差较大的情况下，铁电材料发生极化翻转，导致铁电电容器的电容值发生变化，铁电电容器的抗干扰能力较差。
为解决上述问题，本申请的一些实施例提供了一种电容器，图9为根据一些实施例的电容器的结构图；图10为图9中的电容器的俯视图；图11为图10中的电容器沿剖面线A-A＇的剖视图；图12为图11中的电容器的等效电路图；图13为图11中的电容器在M处的局部放大图；图14为图13中的电容器的等效电路图。
参见图9，电容器3包括第一堆叠层30，第一堆叠层30包括交替层叠设置的多个导电层31和多个第一介质层32，即相邻两个导电层31被一个第一介质层32隔开。
需要说明的是，图9中导电层31和第一介质层32的数量仅作为示意，本申请的实施例对此不做限定。
前文提到的设置于阵列区A1的第二堆叠层D，该第二堆叠层D包括交替设置的介质层和栅极层，第一堆叠层30的多个第一介质层32与第二堆叠层D的多个介质层一一对应，相对应的第一介质层与第二堆叠层D的介质层的材料相同且同层设置。
并且，第一堆叠层30的多个导电层31与第二堆叠层D的多个栅极层一一对应，相对应的导电层31与栅极层的材料相同且同层设置。
此外，第一堆叠层30的导电层31与第二堆叠层D的栅极层之间绝缘，例如，第一堆叠层30设置于走线区A2，第二堆叠层D设置于阵列区A1，第一堆叠层30与第二堆叠层D设置于不同的区域，二者之间是不连续的，即第一堆叠层30的导电层31与第二堆叠层D的栅极层之间断开。
参见图10和图11，多个导电层31包括相连的第一导电部31a和第二导电部31b。
示例性地，如图9所示，一个导电层31包括一个第一导电部31a和一个第二导电部31b，同一导电层31的第一导电部31a与第二导电部31b处于同一导电层，且二者相连。
参见图11和图13，电容器3还包括第一导电柱33和第二导电柱34，第一导电柱33贯穿第一导电部31a，第二导电柱34贯穿第二导电部31b。
示例性地，如图11所示，每个第一导电柱33贯穿多个导电层31的第一导电部31a，每个第二导电柱34贯穿多个导电层31的第二导电部31b。
继续参见图11和图13，电容器3还包括第一铁电层35和第二铁电层36，第一铁电层35和第二铁电层36均为筒状结构。
其中，第一铁电层35贯穿第一导电部31a，且围绕第一导电柱33设置，第一铁电层35位于第一导电柱33与第一导电部31a之间，以实现第一导电柱33与第一导电部31a的绝缘。第二铁电层36贯穿第二导电部31b，且围绕第二导电柱34设置，第二铁电层36位于第二导电柱34与第二导电部31b之间，以实现第二导电柱34与第二导电部31b的绝缘。
示例性地，如图11所示，每个第一铁电层35贯穿多个导电层31的第一导电部31a，且围绕第一导电柱33设置，以将第一导电柱33与多个导电层31的第一导电部31a隔开。每个第二铁电层36贯穿多个导电层31的第二导电部31b，且围绕第二导电柱34设置，以将第二导电柱34与多个导电层31的第二导电部31b隔开。
可以理解的是，如图11～图14所示，第一导电柱33、第一铁电层35和第一导电部31a被配置为形成第一电容器C1，第一导电柱33和第一导电部31a即为第一电容器C1的两极。第二导电柱34、第二铁电层36和第二导电部31b被配置为形成第二电容器C2，第二导电柱34和第二导电部31b即为第二电容器C2的两极，且第一电容器C1和第二电容器C2均为铁电电容器。
由于第一导电部31a与第二导电部31b相连，即第一电容器C1的一极与第二电容器C2的一极电连接，使得第一电容器C1与第二电容器C2串联设置。
本申请的上述实施例所提供的电容器3，采用第一导电柱33贯穿导电层31的第一导电部31a，并采用第一铁电层35围绕第一导电柱33设置，以将第一导电柱33与第一导电部31a隔开，第一导电柱33、第一铁电层35和第一导电部31a形成第一电容器C1，第一导电柱33和第一导电部31a作为第一电容器C1的两极。
并且，采用第二导电柱34贯穿导电层31的第二导电部31b，并采用第二铁电层36围绕第二导电柱34设置，以将第二导电柱34与第二导电部31b隔开，第二导电柱34、第二铁电层36和第二导电部31b形成第二电容器C2，第二导电柱34和第二导电部31b作为第二电容器C2的两极。
通过连接第一导电部31a和第二导电部31b，使第一电容器C1的一极与第二电容器C2的一极电连接，从而使第一电容器C1与第二电容器C2串联设置。参考图13，第一电容器C1与第二电容器C2形成串联电路，该串联电路两端的电势差为V1-V2，根据串联分压的原理，第一电容器C1两端的电势差要小于V1-V2，第二电容器C2两端的电势差要小于V1-V2，即通过电容器串联的方式，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
根据前文可知，电容器的串联是通过导电层31中第一导电部31a与第二导电部31b相连而实现的，接下来，本申请的以下实施例提供多种第一导电部31a与第二导电部31b的排布方式，以对电容器串联的方式进行介绍。
在一些实施例中，一个导电层31包括至少一个第一导电部31a和至少一个第二导电部31b，并且，相连的第一导电部31a与第二导电部31b处于同一导电层，以便于第一导电部31a与第二导电部31b连接。
示例性地，参见图10和图11，一个导电层31包括一个第一导电部31a和一个第二导电部31b，第一导电部31a与第二导电部31b相连，且二者处于同一导电层。
例如，参见图11，处于同一导电层的第一导电部31a和第二导电部31b一体设置。
其中，第一导电部31a与第二导电部31b沿第一方向排列，该第一方向平行于第一堆叠层30的底面P。
需要说明的是，第一方向可以为X方向，也可以为Y方向，例如，图10中第一方向为X方向。
在一些实施例中，参见图11和图12，多个第一导电柱33贯穿一个导电层31的第一导电部31a，相当于多个第一电容器C1并联设置。多个第二导电柱34贯穿一个导电层31的第二导电部31b，相当于多个第二电容器C2并联设置。同一导电层31的第一导电部31a与第二导电部31b相连，使并联的多个第一电容器C1与并联的多个第二电容器C2串联，形成第三电容器C3。
本申请的上述实施例中，多个第一电容器C1并联的总电容值要大于一个第一电容器C1的电容值，多个第二电容器C2并联的总电容值要大于一个第二电容器C2的电容值，可增加第三电容器C3的电容值，从而增加电容器3的总电容值。
并且，并联的多个第一电容器C1与并联的多个第二电容器C2串联，形成第三电容器C3，可减小并联的多个电容器(第一电容器C1或第二电容器C2)的两端的电势差，减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，参见图11和图12，多个第一导电柱33贯穿多个导电层31的第一导电部31a，多个第二导电柱34贯穿多个导电层31的第二导电部31b，相当于多个第三电容器C3并联设置，也可增加电容器3的总电容值。
在一些实施例中，参见图10和图11，电容器3还包括第一互联电极37和第二互联电极38，第一互联电极37和第二互联电极38均为梳状结构，且第一互联电极37与第二互联电极38沿第一方向排列。
结合图10，第一互联电极37包括多条第一互联线371和第一连接部372，多条第一互联线371的同一端与第一连接部372连接形成梳状结构，多条第一互联线371即为梳状结构的“梳齿”，第一连接部372即为梳状结构的“梳背”。
同理，第二互联电极38包括多条第二互联线381和第二连接部382，多条第二互联线381的同一端与第二连接部382连接形成梳状结构，多条第二互联线381即为梳状结构的“梳齿”，第二连接部382即为梳状结构的“梳背”。
继续参见图10和图11，第一互联线371和第二互联线381均沿第二方向延伸，第二方向平行于第一堆叠层30的底面P，且与第一方向相交叉，例如，第二方向与第一方向相垂直。可以理解的是，第一互联线371和第二互联线381的延伸方向，与第一互联电极37与第二互联电极38的排列方向不相同。
示例性地，第一方向为X方向或Y方向中的一者，第二方向为另一者，例如，图10中第一方向为X方向，第二方向为Y方向。
多条第一互联线371与多个第一导电柱33的端部电连接，且多条第一互联线371在第一堆叠层30的沿第二方向的一侧连接，即第一互联电极37的第一连接部372位于第一堆叠层30的沿第二方向的一侧，通过第一互联电极37的多条第一互联线371向多个第一导电柱33传输电信号。
多条第二互联线381与多个第二导电柱34的端部电连接，且多条第二互联线381在第一堆叠层30的沿第二方向的一侧连接，即第二互联电极38的第二连接部382位于第一堆叠层30的沿第二方向的一侧，通过第二互联电极38的多条第二互联线381向多个第二导电柱34传输电信号。
示例性地，第一连接部372与第二连接部382可以位于第一堆叠层30的沿第二方向的同侧，也可以分别位于第一堆叠层30的沿第二方向的相对两侧。
图15为根据一些实施例的另一种电容器的俯视图。
在一些实施例中，参见图15，第一互联电极37和第二互联电极38也均为梳状结构，第一互联电极37与第二互联电极38沿第一方向排列。
示例性地，图15中第一方向为Y方向，第二方向为X方向。
第一互联电极37的第一互联线371和第二互联电极38的第二互联线381均沿第一方向延伸，即第一互联线371和第二互联线381的延伸方向，与第一互联电极37与第二互联电极38的排列方向相同。
多条第一互联线371与多个第一导电柱33的端部电连接，且多条第一互联线371在第一堆叠层30的沿第一方向的一侧连接，即第一互联电极37的第一连接部372位于第一堆叠层30的沿第一方向的一侧，通过第一互联电极37的多条第一互联线371向多个第一导电柱33传输电信号。
多条第二互联线381与多个第二导电柱34的端部电连接，且多条第二互联线381在第一堆叠层30的沿第一方向的另一侧连接，即第二互联电极38的第二连接部382位于第一堆叠层30的沿第一方向的另一侧，通过第二互联电极38的多条第二互联线381向多个第二导电柱34传输电信号。
示例性地，第一连接部372与第二连接部382分别位于第一堆叠层30的沿第一方向的相对两侧。
在一些实施例中，参见图15，多个第一导电柱33包括多排，例如，每排第一导电柱33可与第一互联线371沿相同的方向延伸。一条第一互联线371与一排第一导电柱33电连接，以通过第一互联线371向一排第一导电柱33传输电信号。
或者，多个第二导电柱34包括多排，例如，每排第二导电柱34可与第二互联线381沿相同的方向延伸。一条第二互联线381与一排第二导电柱34电连接，以通过第二互联线381向一排第二导电柱34传输电信号。
又或者，多个第一导电柱33包括多排，一条第一互联线371与一排第一导电柱33电连接。并且，多个第二导电柱34包括多排，一条第二互联线381与一排第二导电柱34电连接。
图16和图17为根据一些实施例的另一种电容器的俯视图。
在一些实施例中，参见图16和图17，第一互联电极37和第二互联电极38均为面状结构，第一互联电极37与第二互联电极38沿第一方向排列。
示例性地，图16中第一方向为X方向，第二方向为Y方向；图17中第一方向为Y方向，第二方向为X方向。
面状的第一互联电极37与多个第一导电柱33的端部电连接，以通过第一互联电极37向多个第一导电柱33传输电信号。
面状的第二互联电极38与多个第二导电柱34的端部电连接，以通过第二互联电极38向多个第二导电柱34传输电信号。
在一些实施例中，参见图16和图17，多个第一导电柱33呈阵列式排布，或者，多个第二导电柱34呈阵列式排布，又或者，多个第一导电柱33和多个第二导电柱34均呈阵列式排布，可提高多个第一导电柱33和多个第二导电柱34排布的均匀性，有利于改善多个电容器之间信号干扰的现象。
图18为根据一些实施例的另一种电容器的俯视图；图19为图18中的电容器的等效电路图；图20为根据一些实施例的又一种电容器的俯视图；图21为图20中的电容器的等效电路图。
在一些实施例中，参见图18和图20，一个导电层31可包括多个第一导电部31a和多个第二导电部31b，多个第一导电部31a与多个第二导电部31b相连，且均处于同一导电层。例如，处于同一导电层的多个第一导电部31a和多个第二导电部31b一体设置。
其中，第一导电部31a与第二导电部31b沿第一方向交替排列，例如，图18和图20中第一方向均为X方向。
在一些实施例中，参见图18和图19，或图20和图21，多个第一导电柱33贯穿多个第一导电部31a，相当于多个第一电容器C1并联设置。多个第二导电柱34贯穿多个第二导电部31b，相当于多个第二电容器C2并联设置。同一导电层31的多个第一导电部31a与多个第二导电部31b相连，使并联的多个第一电容器C1与并联的多个第二电容器C2串联，形成第三电容器C3。
上述实施例中，通过电容器串联的方式，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，参见图18和图19，或图20和图21，多个第一导电柱33贯穿多个导电层31的第一导电部31a，多个第二导电柱34贯穿多个导电层31的第二导电部31b，相当于多个第三电容器C3并联设置，也可增加电容器3的总电容值。
在一些实施例中，参见图18和图20，电容器3还包括第一互联电极37和第二互联电极38，第一互联电极37和第二互联电极38均为梳状结构。
结合图18，第一互联电极37包括多条第一互联线371和第一连接部372，多条第一互联线371的同一端与第一连接部372连接形成梳状结构，多条第一互联线371即为梳状结构的“梳齿”，第一连接部372即为梳状结构的“梳背”。
同理，第二互联电极38包括多条第二互联线381和第二连接部382，多条第二互联线381的同一端与第二连接部382连接形成梳状结构，多条第二互联线381即为梳状结构的“梳齿”，第二连接部382即为梳状结构的“梳背”。
继续参见图18和图20，多条第一互联线371与多条第二互联线381沿第一方向排列，第一互联线371和第二互联线381均沿第二方向延伸。
示例性地，图18中第一方向为X方向，第二方向为Y方向，多条第一互联线371与多条第二互联线381沿第一方向交替排列。
示例性地，图20中第一方向为X方向，第二方向为Y方向，相邻两条第一互联线371之间不设置第二互联线381，或设置有多条第二互联线381。相邻两条第二互联线381之间不设置第一互联线371，或设置有多条第一互联线371。
多条第一互联线371与多个第一导电柱33的端部电连接，且多条第一互联线371在第一堆叠层30的沿第二方向的一侧连接，即第一互联电极37的第一连接部372位于第一堆叠层30的沿第二方向的一侧，通过第一互联电极37的多条第一互联线371向多个第一导电柱33传输电信号。
多条第二互联线381与多个第二导电柱34的端部电连接，且多条第二互联线381在第一堆叠层30的沿第二方向的另一侧连接，即第二互联电极38的第二连接部382位于第一堆叠层30的沿第二方向的另一侧，通过第二互联电极38的多条第二互联线381向多个第二导电柱34传输电信号。
在一些实施例中，参见图18和图20，多个第一导电柱33包括多排，例如，每排第一导电柱33可与第一互联线371沿相同的方向延伸。一条第一互联线371与一排第一导电柱33电连接，以通过第一互联线371向一排第一导电柱33传输电信号。
或者，多个第二导电柱34包括多排，例如，每排第二导电柱34可与第二互联线381沿相同的方向延伸。一条第二互联线381与一排第二导电柱34电连接，以通过第二互联线381向一排第二导电柱34传输电信号。
又或者，多个第一导电柱33包括多排，一条第一互联线371与一排第一导电柱33电连接。并且，多个第二导电柱34包括多排，一条第二互联线381与一排第二导电柱34电连接。
在一些实施例中，还可以通过将导电层31分割成多块，以增加串联的电容器的数量，从而可进一步减小每个电容器两端的电势差，降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
本申请的一些实施例还提供了一种电容器的制备方法，图22A～图22E为根据一些实施例的制备一种电容器的各步骤图，该制备方法包括如下步骤：
参见图22A，形成第一堆叠层30，第一堆叠层30包括交替层叠设置的多个导电层31和多个第一介质层32，一个导电层31包括相连的第一导电部31a和第二导电部31b。
示例性地，在走线区A2形成第一堆叠层30的过程中，在阵列区A1同步形成第二堆叠层D。
参见图22B，刻蚀第一堆叠层30，形成贯穿第一导电部31a的第一接触孔H1，及贯穿第二导电部31b的第二接触孔H2。
示例性地，第一接触孔H1贯穿多个导电层31的第一导电部31a，第二接触孔H2贯穿多个导电层31的第二导电部31b。
参见图22C，在第一接触孔H1的侧壁上形成第一铁电层35，并在第二接触孔H2的侧壁上形成第二铁电层36。
参见图22D，在第一铁电层35的内侧形成第一导电柱33，并在第二铁电层36的内侧形成第二导电柱34。
本申请的上述实施例所提供的制备方法，先形成第一堆叠层30，第一堆叠层30包括交替层叠设置的多个导电层31和多个第一介质层32，一个导电层31包括相连的第一导电部31a和第二导电部31b。然后，形成贯穿第一导电部31a的第一接触孔H1，及贯穿第二导电部31b的第二接触孔H2，在第一接触孔H1的侧壁上形成第一铁电层35和第一导电柱33，在第二接触孔H2的侧壁上形成第二铁电层36和第二导电柱34。
第一导电柱33、第一铁电层35和第一导电部31a形成第一电容器C1，第一导电柱33和第一导电部31a作为第一电容器C1的两极。第二导电柱34、第二铁电层36和第二导电部31b形成第二电容器C2，第二导电柱34和第二导电部31b作为第二电容器C2的两极。通过连接第一导电部31a和第二导电部31b，使第一电容器C1的一极与第二电容器C2的一极电连接，从而使第一电容器C1与第二电容器C2串联设置，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，形成第一导电柱33和第二导电柱34之后，上述制备方法还包括如下步骤：
参见图22E，形成第一互联电极37和第二互联电极38，例如，第一互联电极37和第二互联电极38均形成于第一堆叠层30的顶部。第一互联电极37与多个第一导电柱33的端部电连接，以向多个第一导电柱33传输电信号。第二互联电极38与多个第二导电柱34的端部电连接，以向多个第二导电柱34传输电信号。
图23为根据一些实施例的又一种电容器的俯视图；图24为图23中的电容器沿剖面线B-B＇的剖视图；图25为图24中的电容器的等效电路图。
参见图23和图24，一个导电层31包括多个分隔设置的导电块310，相当于，一个导电层31被分割成多个导电块310，多个导电块310之间断开。并且，一个导电块310包括相连的一个第一导电部31a和一个第二导电部31b。
示例性地，电容器3还包括第二介质层40，第二介质层40贯穿第一堆叠层30，且隔开相邻两个导电块310。可以理解的是，第二介质层40将导电层31分割成多个导电块310。
参见图23～图25，多个第一导电柱33贯穿一个导电块310的第一导电部31a，相当于多个第一电容器C1并联设置。多个第二导电柱34贯穿一个导电块310的第二导电部31b，相当于多个第二电容器C2并联设置。同一导电块310的第一导电部31a与第二导电部31b相连，使并联的多个第一电容器C1与并联的多个第二电容器C2串联，形成第三电容器C3。
并且，相邻两个导电块310中，贯穿一个导电块310的多个第二导电柱34，与贯穿另一个导电块310的多个第一导电柱33电连接，使相邻的导电块310的第三电容器C3串联，形成第四电容器C4。
本申请的上述实施例中，多个第一电容器C1并联的总电容值要大于一个第一电容器C1的电容值，多个第二电容器C2并联的总电容值要大于一个第二电容器C2的电容值，可增加第三电容器C3的电容值，增加第四电容器C4的电容值，从而增加电容器3的总电容值。
并且，并联的多个第一电容器C1与并联的多个第二电容器C2串联，形成第三电容器C3，相邻的导电块310的第三电容器C3串联，形成第四电容器C4，以增加串联的电容器的数量，从而可进一步减小每个电容器两端的电势差，降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，一个导电层31包括依次设置的第1个导电块～第n个导电块，n≥2，且n为正整数。
示例性地，参见图23和图24，一个导电层31包括依次设置的第1个导电块310a和第2个导电块310b，即n＝2。
继续参见图23和图24，电容器3还包括一个第一互联电极37、至少一个第二互联电极38和一个第三互联电极39，第一互联电极37与贯穿第1个导电块的第一导电柱33电连接。第二互联电极38与贯穿第i个导电块的第二导电柱34电连接，并与贯穿第i+1个导电块的第一导电柱33电连接，i＝1～n-1，且i为正整数。第三互联电极39与贯穿第n个导电块的第二导电柱34电连接。
示例性地，参见图23和图24，一个导电层31包括依次设置的第1个导电块310a和第2个导电块310b，即n＝2，在此情况下，电容器3包括一个第二互联电极38。
第一互联电极37与贯穿第1个导电块310a的第一导电柱33电连接，第二互联电极38与贯穿第1个导电块310a的第二导电柱34电连接，并与贯穿第2个导电块310b的第一导电柱33电连接，第三互联电极39与贯穿第2个导电块310b的第二导电柱34电连接。
可以理解的是，结合图24和图25，第一互联电极37和第三互联电极39接收外部的电信号，并将该电信号传输至第四电容器C4。而第二互联电极38作为连接电极，其不接收外部的电信号。
本申请的一些实施例还提供了一种电容器的制备方法，图26A～图26G为根据一些实施例的制备另一种电容器的各步骤图，该制备方法包括如下步骤：
参见图26A，形成第一堆叠层30，第一堆叠层30包括交替层叠设置的多个导电层31和多个第一介质层32。
示例性地，在走线区A2形成第一堆叠层30的过程中，在阵列区A1同步形成第二堆叠层D。
参见图26B，刻蚀第一堆叠层30，形成贯穿第一堆叠层30的第一接触孔H1，及贯穿第一堆叠层30的第二接触孔H2。
示例性地，第一接触孔H1贯穿第一堆叠层30的多个导电层31，第二接触孔H2贯穿第一堆叠层30的多个导电层31。
参见图26C，在第一接触孔H1的侧壁上形成第一铁电层35，并在第二接触孔H2的侧壁上形成第二铁电层36。
参见图26D，在第一铁电层35的内侧形成第一导电柱33，并在第二铁电层36的内侧形成第二导电柱34。
在一些示例中，在形成第一堆叠层30之后，制备方法还包括如下步骤：
参见图26E，形成贯穿第一堆叠层30的至少一个隔离沟槽G，至少一个隔离沟槽G将导电层31分隔成多个导电块310，一个导电块310包括一个第一导电部31a和一个第二导电部31b，第一导电部31a与第二导电部31b相连。
每个导电层31包括依次设置的第1个导电块～第n个导电块，n≥2，且n为正整数。
示例性地，参见图26E，一个导电层31包括依次设置的第1个导电块310a和第2个导电块310b，即n＝2。
参见图26F，在隔离沟槽G内形成第二介质层40。
在一些示例中，在形成第一导电柱33和第二导电柱34之后，制备方法还包括如下步骤：
参见图26G，形成一个第一互联电极37、至少一个第二互联电极38和一个第三互联电极39，第一互联电极37与贯穿第1个导电块的第一导电柱33电连接。第二互联电极38与贯穿第i个导电块的第二导电柱34电连接，并与贯穿第i+1个导电块的第一导电柱33电连接，i＝1～n-1，且i为正整数。第三互联电极39与贯穿第n个导电块的第二导电柱34电连接。
示例性地，参见图26G，一个导电层31包括依次设置的第1个导电块310a和第2个导电块310b，即n＝2，在此情况下，形成一个第二互联电极38。
第一互联电极37与贯穿第1个导电块310a的第一导电柱33电连接，第二互联电极38与贯穿第1个导电块310a的第二导电柱34电连接，并与贯穿第2个导电块310b的第一导电柱33电连接，第三互联电极39与贯穿第2个导电块310b的第二导电柱34电连接。
本申请的上述实施例所提供的制备方法，先形成第一堆叠层30，第一堆叠层30包括交替层叠设置的多个导电层31和多个第一介质层32。然后，形成贯穿第一导电部31a的第一接触孔H1，及贯穿第二导电部31b的第二接触孔H2，在第一接触孔H1的侧壁上形成第一铁电层35和第一导电柱33，在第二接触孔H2的侧壁上形成第二铁电层36和第二导电柱34。
通过刻蚀第一堆叠层30，形成贯穿第一堆叠层30的隔离沟槽G，并在隔离沟槽G内形成第二介质层40，以将导电层31分割成多个导电块310，以增加串联的电容器的数量，从而可进一步减小每个电容器两端的电势差，降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
图27为根据一些实施例的又一种电容器的剖视图；图28为图27中的电容器的等效电路图。
在一些实施例中，参见图27，多个导电层31包括多个第一导电部31a和多个第二导电部31b，多个第二导电部31b位于多个第一导电部31a的远离第一堆叠层30的底面P的一侧。
示例性地，多个第一导电部31a和多个第一介质层32交替层叠设置，多个第二导电部31b和多个第一介质层32交替层叠设置。
参见图27和图28，多个第一导电柱33贯穿多个第一导电部31a，相当于多个第一电容器C1并联设置。多个第二导电柱34贯穿多个第二导电部31b，相当于多个第二电容器C2并联设置。
在此基础上，电容器3还包括贯穿第一堆叠层30的第三导电柱41，第三导电柱41与多个第一导电部31a和多个第二导电部31b电连接，使并联的多个第一电容器C1与并联的多个第二电容器C2串联。
本申请的上述实施例中，多个第一电容器C1并联的总电容值要大于一个第一电容器C1的电容值，多个第二电容器C2并联的总电容值要大于一个第二电容器C2的电容值，可增加电容器3的总电容值。
并且，并联的多个第一电容器C1与并联的多个第二电容器C2串联，可减小并联的多个电容器(第一电容器C1或第二电容器C2)的两端的电势差，减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
在一些实施例中，参见图27，电容器3还包括第一互联电极37和第二互联电极38，第一互联电极37设置于第一堆叠层30的底面P的远离多个第一导电部31a的一侧，即第一互联电极37设置于第一堆叠层30的底部，且第一互联电极37与多个第一导电柱33的端部电连接，通过第一互联电极37向多个第一导电柱33传输电信号。
第二互联电极38设置于多个第二导电部31b的远离第一堆叠层30的底面P的一侧，即第二互联电极38设置于第一堆叠层30的顶部，且第二互联电极38与多个第二导电柱34的端部电连接，通过第二互联电极38向多个第二导电柱34传输电信号。
本申请的一些实施例还提供了一种电容器的制备方法，图29A～图29K为根据一些实施例的制备又一种电容器的各步骤图，该制备方法包括如下步骤：
参见图29A，形成第一子堆叠层30a，第一子堆叠层30a包括交替层叠设置的多个第一导电部31a和多个第一介质层32。
在一些示例中，在形成第一子堆叠层30a之前，形成第一互联电极37，第一互联电极37位于第一子堆叠层30a的底部。
参见图29B，形成贯穿多个第一导电部31a的第一接触孔H1。
参见图29C，在第一接触孔H1的侧壁上形成第一铁电层35。
参见图29D，在第一铁电层35的内侧形成第一导电柱33。
参见图29E，形成绝缘层42，绝缘层42覆盖第一子堆叠层30a、第一铁电层35和第一导电柱33。
参见图29F，在绝缘层42远离第一子堆叠层30a的一侧形成第二子堆叠层30b，第二子堆叠层30b包括交替层叠设置的多个第二导电部31b和多个第一介质层32。
参见图29G，形成贯穿多个第二导电部31b的第二接触孔H2。
参见图29H，在第二接触孔H2的侧壁上形成第二铁电层36。
参见图29I，在第二铁电层36的内侧形成第二导电柱34。
参见图29J，形成第三导电柱41，第三导电柱41贯穿第二子堆叠层30b、绝缘层42和第一子堆叠层30a，且第三导电柱41与多个第一导电部31a和多个第二导电部31b电连接。
在一些示例中，参见图29K，在形成第三导电柱41之后，形成第二互联电极38，第二互联电极38位于第二子堆叠层30b的顶部。
本申请的上述实施例所提供的制备方法，先形成第一子堆叠层30a，第一子堆叠层30a包括交替层叠设置的多个第一导电部31a和多个第一介质层32。然后，形成贯穿多个第一导电部31a的第一接触孔H1，在第一接触孔H1的侧壁上形成第一铁电层35和第一导电柱33。
而后，在第一子堆叠层30a的上方形成第二子堆叠层30b，第二子堆叠层30b包括交替层叠设置的多个第二导电部31b和多个第一介质层32。然后，形成贯穿多个第二导电部31b的第二接触孔H2，在第二接触孔H2的侧壁上形成第二铁电层36和第二导电柱34。
最后，形成贯穿第二子堆叠层30b和第一子堆叠层30a的第三导电柱41，第三导电柱41与多个第一导电部31a和多个第二导电部31b电连接，使并联的多个第一电容器C1与并联的多个第二电容器C2串联，可减小每个电容器两端的电势差，从而可降低电容器中铁电层发生极化翻转的概率，保证电容器的容值稳定，提高电容器的抗干扰能力。
本申请的以上各实施例中，导电层31、第一导电柱33和第二导电柱34的材料包括Ti、Au、W、Mo、Al、Cu、Ru、Ag、TiN、ITO中的至少一种，即导电层31、第一导电柱33和第二导电柱34的材料可包括这些材料中的一种或多种。
第一铁电层35的材料包括ZrO2、HfO2、HfAlO、HfSiO、HfZrO、HfLaO、HfYO中的至少一种，即第一铁电层35的材料可包括这些材料中的一种或多种。第二铁电层36的材料包括ZrO2、HfO2、HfAlO、HfSiO、HfZrO、HfLaO、HfYO中的至少一种，即第二铁电层36的材料可包括这些材料中的一种或多种。
第一介质层32为单层结构或叠层结构，第一介质层32的材料包括SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4中的至少一种，即第一介质层32的材料可包括这些材料中的一种或多种。
本申请的一些实施例所提供的铁电存储器、三维集成电路及电子设备，包括上述任一实施例所提供的电容器，其所能达到的有益效果可参考上文中电容器的有益效果，此处不再赘述。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (28)

1.一种铁电存储器，其特征在于，包括阵列区和走线区，所述铁电存储器包括设置于所述阵列区的存储阵列，及设置于所述走线区的电容器；
所述电容器包括：
第一堆叠层，包括交替层叠设置的多个导电层和多个第一介质层；所述多个导电层包括相连的第一导电部和第二导电部；
第一导电柱和第二导电柱，所述第一导电柱贯穿所述第一导电部，所述第二导电柱贯穿所述第二导电部；
第一铁电层和第二铁电层，所述第一铁电层和所述第二铁电层为筒状结构；所述第一铁电层贯穿所述第一导电部，且围绕所述第一导电柱设置；所述第二铁电层贯穿所述第二导电部，且围绕所述第二导电柱设置；
其中，所述电容器包括串联设置的第一电容器和第二电容器，所述第一电容器包括所述第一导电柱、所述第一铁电层和所述第一导电部，所述第二电容器包括所述第二导电柱、所述第二铁电层和所述第二导电部。
2.根据权利要求1所述的铁电存储器，其特征在于，每个所述导电层包括至少一个第一导电部和至少一个第二导电部，相连的所述第一导电部与所述第二导电部处于同一导电层。
3.根据权利要求2所述的铁电存储器，其特征在于，每个所述导电层包括一个第一导电部和一个第二导电部，所述第一导电部与所述第二导电部相连；
所述第一导电部与所述第二导电部沿第一方向排列，所述第一方向平行于所述第一堆叠层的底面；
多个所述第一导电柱贯穿所述第一导电部，多个所述第二导电柱贯穿所述第二导电部。
4.根据权利要求3所述的铁电存储器，其特征在于，所述电容器还包括第一互联电极和第二互联电极，所述第一互联电极和所述第二互联电极为面状结构；
所述第一互联电极与所述第二互联电极沿所述第一方向排列；
所述第一互联电极与多个所述第一导电柱的端部电连接，所述第二互联电极与多个所述第二导电柱的端部电连接。
5.根据权利要求3或4所述的铁电存储器，其特征在于，多个所述第一导电柱呈阵列式排布，和/或，多个所述第二导电柱呈阵列式排布。
6.根据权利要求3所述的铁电存储器，其特征在于，所述电容器还包括第一互联电极和第二互联电极，所述第一互联电极和所述第二互联电极为梳状结构；
所述第一互联电极与所述第二互联电极沿所述第一方向排列，所述第一互联电极包括多条第一互联线，所述第二互联电极包括多条第二互联线；
所述第一互联线和所述第二互联线沿所述第一方向延伸；所述多条第一互联线与多个所述第一导电柱的端部电连接，且所述多条第一互联线在所述第一堆叠层的沿所述第一方向的一侧连接；所述多条第二互联线与多个所述第二导电柱的端部电连接，且所述多条第二互联线在所述第一堆叠层的沿所述第一方向的另一侧连接；或，
所述第一互联线和所述第二互联线沿第二方向延伸；所述多条第一互联线与多个所述第一导电柱的端部电连接，且所述多条第一互联线在所述第一堆叠层的沿所述第二方向的一侧连接；所述多条第二互联线与多个所述第二导电柱的端部电连接，且所述多条第二互联线在所述第一堆叠层的沿所述第二方向的一侧连接；所述第二方向平行于所述第一堆叠层的底面，且与所述第一方向相交叉。
7.根据权利要求2所述的铁电存储器，其特征在于，每个所述导电层包括多个第一导电部和多个第二导电部，所述多个第一导电部与所述多个第二导电部相连；
所述第一导电部与所述第二导电部沿第一方向交替排列，所述第一方向平行于所述第一堆叠层的底面；
多个所述第一导电柱贯穿所述第一导电部，多个所述第二导电柱贯穿所述第二导电部。
8.根据权利要求7所述的铁电存储器，其特征在于，所述电容器还包括第一互联电极和第二互联电极，所述第一互联电极和所述第二互联电极为梳状结构；
所述第一互联电极包括多条第一互联线，所述第二互联电极包括多条第二互联线，所述多条第一互联线与所述多条第二互联线沿所述第一方向排列，所述第一互联线和所述第二互联线沿第二方向延伸；所述第二方向平行于所述第一堆叠层的底面，且与所述第一方向相交叉；
所述多条第一互联线与多个所述第一导电柱的端部电连接，且所述多条第一互联线在所述第一堆叠层的沿所述第二方向的一侧连接；所述多条第二互联线与多个所述第二导电柱的端部电连接，且所述多条第二互联线在所述第一堆叠层的沿所述第二方向的另一侧连接。
9.根据权利要求8所述的铁电存储器，其特征在于，所述多条第一互联线与所述多条第二互联线沿所述第一方向交替排列；或，
相邻两条第一互联线之间不设置所述第二互联线，或设置有多条第二互联线；相邻两条第二互联线之间不设置所述第一互联线，或设置有多条第一互联线。
10.根据权利要求6、8、9中任一项所述的铁电存储器，其特征在于，所述多个第一导电柱包括多排，一条第一互联线与一排第一导电柱电连接；和/或，
所述多个第二导电柱包括多排，一条第二互联线与一排第二导电柱电连接。
11.根据权利要求2～10中任一项所述的铁电存储器，其特征在于，处于同一导电层的所述第一导电部和所述第二导电部一体设置。
12.根据权利要求2所述的铁电存储器，其特征在于，每个所述导电层包括多个分隔设置的导电块，一个所述导电块包括相连的一个第一导电部和一个第二导电部；
多个所述第一导电柱贯穿所述导电块的第一导电部，多个所述第二导电柱贯穿所述导电块的第二导电部；
相邻两个导电块中，贯穿一个导电块的多个第二导电柱，与贯穿另一个导电块的多个第一导电柱电连接。
13.根据权利要求12所述的铁电存储器，其特征在于，所述电容器还包括第二介质层，所述第二介质层贯穿所述第一堆叠层，且隔开相邻两个导电块。
14.根据权利要求12或13所述的铁电存储器，其特征在于，每个所述导电层包括依次设置的第1个导电块～第n个导电块，n≥2，且n为正整数；
所述电容器还包括一个第一互联电极、至少一个第二互联电极和一个第三互联电极，所述第一互联电极与贯穿第1个导电块的第一导电柱电连接；所述第二互联电极与，贯穿第i个导电块的第二导电柱和贯穿第i+1个导电块的第一导电柱电连接，i＝1～n-1，且i为正整数；所述第三互联电极与贯穿第n个导电块的第二导电柱电连接。
15.根据权利要求1所述的铁电存储器，其特征在于，所述多个导电层包括多个第一导电部和多个第二导电部，所述多个第二导电部位于所述多个第一导电部的远离所述第一堆叠层的底面的一侧；
多个所述第一导电柱贯穿所述多个第一导电部，多个所述第二导电柱贯穿所述多个第二导电部；
所述电容器还包括贯穿所述第一堆叠层的第三导电柱，所述第三导电柱与所述多个第一导电部和所述多个第二导电部电连接。
16.根据权利要求15所述的铁电存储器，其特征在于，所述电容器还包括第一互联电极和第二互联电极；
所述第一互联电极设置于所述第一堆叠层的底面的远离所述多个第一导电部的一侧，且与多个所述第一导电柱的端部电连接；
所述第二互联电极设置于所述多个第二导电部的远离所述第一堆叠层的底面的一侧，且与多个所述第二导电柱的端部电连接。
17.根据权利要求1～16中任一项所述的铁电存储器，其特征在于，所述导电层、所述第一导电柱和所述第二导电柱的材料包括Ti、Au、W、Mo、Al、Cu、Ru、Ag、TiN、ITO中的至少一种。
18.根据权利要求1～17中任一项所述的铁电存储器，其特征在于，所述第一铁电层和/或所述第二铁电层的材料包括ZrO2、HfO2、HfAlO、HfSiO、HfZrO、HfLaO、HfYO中的至少一种。
19.根据权利要求1～18中任一项所述的铁电存储器，其特征在于，所述第一介质层为单层结构或叠层结构；
所述第一介质层的材料包括SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4中的至少一种。
20.根据权利要求1～19中任一项所述的铁电存储器，其特征在于，所述存储阵列包括第二堆叠层，所述第二堆叠层包括阵列式排布的多个存储单元；
所述第二堆叠层包括交替设置的第三介质层和栅极层；所述第一堆叠层的多个第一介质层与所述第二堆叠层的多个第三介质层一一对应，相对应的第一介质层与第三介质层的材料相同且同层设置；所述第一堆叠层的多个导电层与所述第二堆叠层的多个栅极层一一对应，相对应的导电层与栅极层的材料相同、同层设置、且相互绝缘。
21.一种铁电存储器的制备方法，其特征在于，包括：
形成第一堆叠层，所述第一堆叠层包括交替层叠设置的多个导电层和多个第一介质层；所述多个导电层包括相连的第一导电部和第二导电部；
形成贯穿所述第一导电部的第一接触孔，及贯穿所述第二导电部的第二接触孔；
在所述第一接触孔的侧壁上形成第一铁电层，并在所述第二接触孔的侧壁上形成第二铁电层；
在所述第一铁电层的内侧形成第一导电柱，并在所述第二铁电层的内侧形成第二导电柱。
22.根据权利要求21所述的制备方法，其特征在于，所述形成第一导电柱和第二导电柱之后，还包括：
形成第一互联电极和第二互联电极，所述第一互联电极与多个所述第一导电柱的端部电连接，所述第二互联电极与多个所述第二导电柱的端部电连接。
23.根据权利要求21所述的制备方法，其特征在于，所述形成第一堆叠层之后，还包括：
形成贯穿所述第一堆叠层的至少一个隔离沟槽，所述至少一个隔离沟槽将所述导电层分隔成多个导电块；一个所述导电块包括一个第一导电部和一个第二导电部，所述第一导电部与所述第二导电部相连；
在所述隔离沟槽内形成第二介质层。
24.根据权利要求23所述的制备方法，其特征在于，每个所述导电层包括依次设置的第1个导电块～第n个导电块，n≥2，且n为正整数；
所述形成第一导电柱和第二导电柱之后，还包括：
形成一个第一互联电极、至少一个第二互联电极和一个第三互联电极，所述第一互联电极与贯穿第1个导电块的第一导电柱电连接；所述第二互联电极与，贯穿第i个导电块的第二导电柱和贯穿第i+1个导电块的第一导电柱电连接，i＝1～n-1，且i为正整数；所述第三互联电极与贯穿第n个导电块的第二导电柱电连接。
25.根据权利要求21～24中任一项所述的制备方法，其特征在于，所述铁电存储器包括阵列区和走线区；
在所述走线区形成所述第一堆叠层的过程中，在所述阵列区同步形成第二堆叠层。
26.一种铁电存储器的制备方法，其特征在于，包括：
形成第一子堆叠层，所述第一子堆叠层包括交替层叠设置的多个第一导电部和多个第一介质层；
形成贯穿所述多个第一导电部的第一接触孔；
在所述第一接触孔的侧壁上形成第一铁电层；
在所述第一铁电层的内侧形成第一导电柱；
形成绝缘层，所述绝缘层覆盖所述第一子堆叠层、所述第一铁电层和所述第一导电柱；
在所述绝缘层远离所述第一子堆叠层的一侧形成第二子堆叠层，所述第二子堆叠层包括交替层叠设置的多个第二导电部和多个第一介质层；
形成贯穿所述多个第二导电部的第二接触孔；
在所述第二接触孔的侧壁上形成第二铁电层；
在所述第二铁电层的内侧形成第二导电柱；
形成第三导电柱，所述第三导电柱贯穿所述第二子堆叠层、所述绝缘层和所述第一子堆叠层，且与所述多个第一导电部和所述多个第二导电部电连接。
27.一种三维集成电路，其特征在于，包括：
如权利要求1～20中任一项所述的铁电存储器；
处理器芯片，与所述铁电存储器叠置，且与所述铁电存储器电连接。
28.一种电子设备，其特征在于，包括：
电路板；
如权利要求1～20中任一项所述的铁电存储器或如权利要求27所述的三维集成电路，设置于所述电路板上，且与所述电路电连接。
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EP3951873A4 (en) * 2019-03-29 2023-07-05 Industry-University Cooperation Foundation Hanyang University FERROELECTRIC MATERIAL BASED THREE DIMENSIONAL FLASH MEMORY AND MANUFACTURE THEREOF
KR20210057351A (ko) * 2019-11-12 2021-05-21 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 장치
US11088170B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory array including integrated gate selectors and methods of forming the same
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