CN116686403A

CN116686403A - 一种铁电存储器及电子设备

Info

Publication number: CN116686403A
Application number: CN202180056186.0A
Authority: CN
Inventors: 殷士辉; 景蔚亮; 黄凯亮; 卜思童; 王正波; 许俊豪
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2021-12-22
Filing date: 2021-12-22
Publication date: 2023-09-01
Also published as: WO2023115418A1

Abstract

本申请的实施例提供一种铁电存储器及电子设备，涉及存储器技术领域，可以减小存储单元的面积。铁电存储器中的存储单元包括读取晶体管、预充晶体管和电容组；读取晶体管的第一极与第一位线电连接，第二极与源线电连接；预充晶体管的第一极与读取晶体管的栅极电连接，第二极与第二位线电连接，栅极与控制线电连接；读取晶体管的第一极和预充晶体管的第一极均设置在第二极沿第一方向的一侧，读取晶体管的半导体层包括第一部分，预充晶体管的半导体层包括第二部分，第一部分和第二部分均沿第一方向延伸；电容组包括层叠的第一电容和第二电容；第一电容和第二电容与读取晶体管的栅极电连接，第一电容还与第一字线电连接，第二电容还与第二字线电连接。

Description

一种铁电存储器及电子设备

技术领域

本申请涉及存储器技术领域，尤其涉及一种铁电存储器及电子设备。

背景技术

随着智能信息技术在人类社会中各个方向的应用，半导体计算芯片得到了蓬勃的发展。当前大量的计算芯片基于冯诺依曼架构，即存储单元与计算单元在物理上是分离的，大量的数据需要在存储单元与计算单元之间进行交换。尽管互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)器件物理尺寸逐渐微缩，芯片的计算性能不断提高，但大量应用于内存的动态随机存取存储器(dynamic random access memory，DRAM)的读取和写入的提升速率远远小于计算性能的提升，导致目前的计算芯片存在越来越严重的冯诺依曼瓶颈，半导体计算芯片的计算性能受到冯诺依曼瓶颈的显著影响，因此需要提升内存的存取速率和容量。

近年来，DRAM中的铁电存储器因其具有存储数据非易失，且存取速率快的特点，受到了广泛的关注。但是，当前的铁电存储器大多为平面结构，受器件物理尺寸和特性的影响，平面结构的铁电存储器的缩放速度逐渐放缓，存储密度难以进一步提升，因此提升铁电存储器的存储密度和容量是目前铁电存储器的发展难点。

发明内容

本申请的实施例提供一种铁电存储器及电子设备，可以解决铁电存储器中存储单元的面积大，铁电存储器的存储密度和容量低的问题。

为达到上述目的，本申请采用如下技术方案：

第一方面，提供一种铁电存储器，该铁电存储器包括：阵列分布的多个存储单元、多条第一位线、多条第二位线、多条第一字线、多条第二字线、多条源线以及多条控制线；多个存储单元中的每个存储单元包括：读取晶体管、预充晶体管和至少一个电容组；读取晶体管的第一极与第一位线电连接，读取晶体管的第二极与源线电连接；读取晶体管的第一极设置在读取晶体管的第二极沿第一方向的一侧，读取晶体管的半导体层包括第一部分，第一部分沿第一方向延伸；读取晶体管的第一极和读取晶体管的第二极中一个为源极，另一个为漏极；预充晶体管的第一极与读取晶体管的栅极电连接，预充晶体管的第二极与第二位线电连接，预充晶体管的栅极与控制线电连接；预充晶体管的第一极设置在预充晶体管的第二极沿第一方向的一侧，预充晶体管的半导体层包括第二部分，第二部分沿第一方向延伸；预充晶体管的第一极和第二极中一个为源极，另一个为漏极；上述至少一个电容组中的每个电容组包括沿第一方向层叠设置且电连接的第一电容和第二电容；第一电容的第一电极板和第二电容的第一电极板均与读取晶体管的栅极以及预充晶体管的第一极电连接，第一电容的第二电极板与第一字线电连接，第二电容的第二电极板与第二字线电连接。

以第一方向为竖直方向，垂直于第一方向的方向为水平方向为例，相对于平面晶体管中第一极和第二极沿水平方向同层设置，且半导体层沿水平方向延伸而言，由于本申请中读取晶体管的第一极设置在读取晶体管的第二极沿竖直方向的一侧，且读取晶体管的半导体层包括第一部分，第一部分沿竖直方向延伸，因此读取晶体管在水平方向上的尺寸较小，从而可以使得存储单元的尺寸减小。同样的，由于预充晶体管的第一极设置在预充晶体管的第二极沿竖直方向的一侧，且预充晶体管的半导体层包括第二部分，第二部分沿竖直方向延伸，因此预充晶体管在水平方向上的尺寸较小，从而可以使得存储单元的尺寸较小。此外，第一电容和第二电容沿竖直方向层叠设置，因而在水平方向上，可以减小第一电容和第二电容所占的面积，进而可以进一步减小存储单元所占的面积。综上，由于本申请提供的铁电存储器中存储单元所占的面积减小，因而可以提高铁电存储器的存储密度和容量。

在一种可能的实施方式中，读取晶体管和预充晶体管沿第一方向层叠设置。

由于预充晶体管沿第一方向与读取晶体管层叠设置，以第一方向为竖直方向，垂直于第一方向的方向为水平方向为例，因此在水平方向上，可以减小预充晶体管和读取晶体管所占的面积，进而可以减小存储单元所占的面积。

在一种可能的实施方式中，存储单元还包括浮空栅电极；浮空栅电极的部分用于作为电容组中第一电容的第一电极板和第二电容的第一电极板；读取晶体管的栅极以及预充晶体管的第一极均与浮空栅电极电连接。

相对于分别单独设置第一电容的第一电极板和第二电容的第一电极板，在本申请中，通过设置浮空栅电极，并利用浮空栅电极的部分作为电容组中第一电容的第一电极板和第二电容的第一电极板，这样可以简化存储单元的结构。在此基础上，相对于额外设置连接部将浮空栅电极与读取晶体管的栅极以及预充晶体管的第一极电连接而言，利用浮空栅电极本身与读取晶体管的栅极以及预充晶体管的第一极电连接可以进一步简化存储单元的结构。

在一种可能的实施方式中，第一字线与浮空栅电极相交，第一字线与浮空栅电极相交的部分用于作为第一电容的第二电极板；和/或，第二字线与浮空栅电极相交，第二字线与浮空栅电极相交的部分用于作为第二电容的第二电极板。

利用第一字线的部分作为第一电容的第二电极板，这样无需单独制作第一电容的第二电极板，从而可以简化存储单元的结构。同样的，利用第二字线的部分作为第二电容的第二电极板，这样无需单独制作第二电容的第二电极板，从而可以简化存储单元的结构。

在一种可能的实施方式中，读取晶体管为垂直沟道晶体管，和/或，预充晶体管为垂直沟道晶体管；垂直沟道晶体管的栅极包括栅基底、以及与栅基底接触且沿第一方向延伸的栅极柱，垂直沟道晶体管的第一极和垂直沟道晶体管的第二极设置在垂直沟道晶体管的栅基底沿第一方向的同一侧；垂直沟道晶体管的半导体层至少设置在栅极柱的侧面，垂直沟道晶体管的第一极和第二极分别与垂直沟道晶体管的半导体层接触；垂直沟道晶体管还包括：栅介质层以及第一绝缘介质层；栅介质层设置在垂直沟道晶体管的半导体层和垂直沟道晶体管的栅极之间；第一绝缘介质层设置在垂直沟道晶体管的第一极和第二极之间。

由于垂直沟道晶体管相对于平面晶体管的面积较小，因而当读取晶体管和/或预充晶体管为垂直沟道晶体管时，可以减小存储单元所占的面积。

在一种可能的实施方式中，读取晶体管为环栅晶体管，和/或，预充晶体管为环栅晶体管；环栅晶体管的栅极设置在环栅晶体管的第一极和环栅晶体管的第二极之间；环栅晶体管还包括：第一绝缘介质层、第二绝缘介质层以及栅介质层；第一绝缘介质层设置在环栅晶体管的第一极和环栅晶体管的栅极之间；第二绝缘介质层设置在环栅晶体管的第二极与环栅晶体管的栅极之间；环栅晶体管的半导体层依次贯穿环栅晶体管的第一极、环栅晶体管的第一绝缘介质层、环栅晶体管的栅极、环栅晶体管的第二绝缘介质层以及环栅晶体管的第二极；环栅晶体管的第一极和环栅晶体管的第二极分别与环栅晶体管的半导体层接触；环栅晶体管的栅介质层设置在环栅晶体管的半导体层和环栅晶体管的栅极之间。

由于环栅晶体管相对于平面晶体管的面积较小，因而当读取晶体管和/或预充晶体管为环栅晶体管时，可以减小存储单元所占的面积。

在一种可能的实施方式中，多条源线和多条第一位线相交。此处，可以是源线和第一位线在同一平面上的投影相互垂直，也可以是源线和第一位线在同一平面上的投影之间的夹角为锐角。

可以根据需要灵活地设置源线和第一位线的相对位置，进而可以降低外围电路的设计难度。

在一种可能的实施方式中，多条源线和多条第一位线相互平行。

在一种可能的实施方式中，与同一个存储单元电连接的第一位线和第二位线电连接。在此情况下，可以通过一个电压端同时向第一位线和第二位线提供电压，这样可以简化铁电存储器的结构。

在一种可能的实施方式中，与同一个存储单元电连接的第一位线和第二位线相互不电连接。在此情况下，可以通过两个电压端分别向第一位线和第二位线提供电压，施加到第一位线上的电压和施加到第二位线上的电压可以相同，也可以不相同。

由于施加到第一位线上的电压和施加到第二位线上的电压可以灵活进行调整，从而提高了铁电存储器应用的灵活性。

在一种可能的实施方式中，多条源线和多条第一位线相互平行，读取晶体管的第一极相对于读取晶体管的第二极靠近预充晶体管，且沿第一方向，第一位线设置在源线和第二位线之间。

由于沿第一方向，第一位线设置在源线和第二位线之间，这样在第一位线和第二位线通过位线接触通孔电连接时，设置位线接触通孔时无需避让源线，从而降低了铁电存储器的设计难度。

在一种可能的实施方式中，第一电容和第二电容还包括设置在第一电极板和第二电极板之间的铁电材料。在第一电容和第二电容的第一电极板和第二电极板之间的绝缘材料为铁电材料的情况下，第一电容和第二电容为铁电电容，这样一来，存储单元可以基于铁电电容的特性存储信息。

在一种可能的实施方式中，多条第一位线和多条第二位线相互平行，多条第一字线、多条第二字线以及多条控制线相互平行，多条第一位线和多条第一字线相交。这样可以同时制作多条第一位线和多条第二位线，同时制作多条第一字线、多条第二字线以及多条控制线。

第二方面，提供一种电子设备，该电子设备包括印刷电路板以及上述第一方面提供的铁电存储器；其中，铁电存储器和印刷电路板电连接。该电子设备具有与上述第一方面提供的铁电存储器相同的技术效果，可以参考上述第一方面的相关描述，此处不再赘述。

附图说明

图1为本申请的实施例提供的一种电子设备的结构示意图；

图2为本申请的另一实施例提供的一种电子设备的结构示意图；

图3a为相关技术提供的一种存储单元的电路结构图；

图3b为相关技术提供的另一种存储单元的电路结构图；

图3c为相关技术提供的又一种存储单元的电路结构图；

图3d为相关技术提供的又一种存储单元的电路结构图；

图4a为本申请的实施例提供的一种铁电存储器的结构示意图；

图4b为图4a中沿AA向的剖面示意图；

图4c为图4a所示的铁电存储器中一个存储单元对应的电路结构示意图；

图5a为本申请的实施例提供的一种垂直沟道晶体管的结构示意图；

图5b为本申请的另一实施例提供的一种垂直沟道晶体管的结构示意图；

图5c为本申请的又一实施例提供的一种垂直沟道晶体管的结构示意图；

图5d为本申请的又一实施例提供的一种垂直沟道晶体管的结构示意图；

图6a为本申请的另一实施例提供的一种铁电存储器的结构示意图；

图6b为图6a中沿BB向的剖面示意图；

图7为本申请的实施例提供的一种环栅晶体管的结构示意图；

图8为本申请的实施例提供的一种铁电存储器的剖面结构示意图；

图9为本申请的另一实施例提供的一种铁电存储器的剖面结构示意图；

图10a为本申请实施例提供的铁电存储器中一个存储单元在垂直第一方向X的平面上的俯视结构示意图；

图10b为相关技术提供的铁电存储器中一个存储单元在垂直于第一方向X的平面上的俯视结构示意图；

图11a为本申请的又一实施例提供的一种铁电存储器的结构示意图；

图11b为图11a中沿CC向的剖面示意图。

附图标记：1-电子设备；10-铁电存储器；11-存储装置；12-处理器；13-输入设备；14-输出设备；15-中框；16-后壳；17-显示屏；100-存储单元；101-第一极；102-第二极；103-栅极；104-半导体层；105-栅介质层；106-第一绝缘介质层；107-电容组；108-位线接触通孔；109-浮空栅电极；110-第一绝缘介质层；111-外存储器；112-内存储器；121-运算器；122-控制器；150-承载板；151-边框；1031-栅基底；1032-栅极柱；1071-第一电极板；1072-第二电极板；1073-绝缘材料。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或“例如”等词旨在以具体方式呈现相关概念。

在本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。

本申请的实施例提供一种电子设备，该电子设备例如可以为手机(mobile phone)、平板电脑(pad)、个人数字助理(personal digital assistant，PDA)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、充电家用小型电器(例如豆浆机、扫地机器人)、无人机、雷达、航空航天设备和车载设备等不同类型的用户设备或者终端设备；该电子设备还可以为基站等网络设备。本申请实施例对电子设备的具体形式不作特殊限制。

图1为本申请实施例示例性的提供的一种电子设备的架构示意图。如图1所示，该电子设备1包括：存储装置11、处理器12、输入设备13、输出设备14等部件。本领域技术人员可以理解到，图1中示出的电子设备的结构并不构成对该电子设备1的限定，该电子设备1可以包括比如图1所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图1所示的部件布置不同。

存储装置11用于存储软件程序以及模块。存储装置11主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储装置11包括外存储器111和内存储器112。外存储器111和内存储器112存储的数据可以相互传输。外存储器111例如可以包括硬盘、U盘、软盘等。内存储器112例如可以包括随机存储器、只读存储器等。其中，随机存储器例如可以包括铁电存储器、相变存储器或磁性存储器等。目前，铁电存储器(ferroelectric random access memory，FeRAM)因其具有存储数据非易失，且存取速率快的特点，因而随机存储器常采用铁电存储器。

处理器12是该电子设备1的控制中心，利用各种接口和线路连接整个电子设备1的各个部分，通过运行或执行存储在存储装置11内的软件程序和/或模块，以及调用存储在存储装置11内的数据，执行电子设备1的各种功能和处理数据，从而对电子设备1进行整体监控。可选的，处理器12可以包括一个或多个处理单元。例如，处理器12可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。例如，处理器12可集成应用处理器和调制解调处理器，其中，应用处理器主要处理操作系统、用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器也可以不集成到处理器12中。上述的应用处理器例如可以为中央处理器(central processing unit，CPU)。图1中以处理器12为CPU为例，CPU可以包括运算器121和控制器122。运算器121获取内存储器112存储的数据，并对内存储器112存储的数据进行处理，处理后的结果通常送回内存储器112。控制器122可以控制运算器121对数据进行处理，控制器122还可以控制外存储器置111和内存储器112存储数据或读取数据。

输入设备13用于接收输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入。示例的，输入设备13可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。上述处理器12中的控制器122还可以控制输入设备13接收输入的信号或不接收输入的信号。此外，输入设备13接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器112中。

输出设备14用于输出输入设备13的输入，并存储在内存储器112中的数据对应的信号。例如，输出设备14输出声音信号或视频信号。上述处理器12中的控制器122还可以控制输出设备14输出信号或不输出信号。

需要说明的是，图1中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备13和内存储器112之间的单箭头表示输入设备13接收到的数据向内存储器112传输。又例如，运算器121和内存储器112之间的双箭头表示内存储器112存储的数据可以向运算器121传输，且运算器121处理后的数据可以向内存储器112传输。图1中的细箭头表示控制器122可以控制的部件。示例的，控制器122可以对外存储器置111、内存储器112、运算器121、输入设备13和输出设备14等进行控制。

为了方便进一步对电子设备1的结构进行说明，以下以电子设备1为手机为例进行示例性介绍。如图2所示，电子设备1还可以包括中框15、后壳16以及显示屏17。后壳16和显示屏17分别位于中框15的两侧，且中框15和显示屏17设置于后壳16内。中框15包括用于承载显示屏17的承载板150，以及绕承载板150一周的边框151。电子设备1还可以包括设置于承载板150朝向后壳16的表面上的印刷电路板(printed circuit boards，PCB)，电子设备1中的一些电子器件例如上述的铁电存储器10可以设置于印刷电路板上；其中，铁电存储器10和印刷电路板电连接。

目前，铁电存储器因其具有存储数据非易失，且存取速率快的特点，因而得到了广泛的应用例如用于作为内存储器112。铁电存储器10包括阵列分布的多个存储单元，相关技术提供的存储单元的结构包括以下几种：

第一种，存储单元包括基于铁电电容(ferro electric capacitor)的电路结构，如图3a所示，该存储单元具有1T1C(1-transistor-1-capacitor)结构，即一个存储单元包括一个铁电电容C和一个晶体管T，晶体管T的源极与位线(bit line，BL)电连接，漏极与铁电电容C的一个电极板电连接，栅极与字线(word line，WL)电连接，铁电电容C的另一个电极板与板线(plate line，PL)电连接。图3a所示的存储单元存储信息的读取基于铁电电容的极化翻转电流，然而为了产生足够大的读取电流，存储单元中的铁电电容C需要具有较大的尺寸，这就导致存储单元的物理尺寸难以进一步微缩，从而限制了铁电存储器的存储密度的提升。

第二种，存储单元包括基于铁电场效应晶体管(ferroelectric field-effect transistor，FeFET)的电路结构，如图3b所示，该存储单元包括铁电场效应晶体管T，铁电场效应晶体管T的源极与源线(source line，SL)电连接，漏极与位线BL电连接，栅极与字线WL电连接，铁电场效应晶体管T的栅介质层(也可以称为铁电层)的材料为铁电材料例如二氧化铪(HfO ₂)等。铁电场效应晶体管T通过电压脉冲改变铁电层的极性存储数据，并通过读取晶体管的源漏电流来得到存储数据，其读取机制为非破坏性，并具有较高的密度。然而，由于铁电场效应晶体管T中铁电层的界面层因素，因而其数据开关特性较差。

第三种，存储单元包括基于铁电存储晶体管(ferroelectric memory field-effect transistor，FeMFET)的电路结构，如图3c所示，该存储单元包括晶体管T和铁电电容C，该晶体管T是常规晶体管，不是铁电场效应晶体管，晶体管T的栅极与铁电电容C的一个电极板电连接，源极与源线SL电连接，漏极与位线BL电连接，铁电电容C的另一个电极板与字线WL电连接。基于铁电存储晶体管的存储单元结合了基于铁电电容的存储单元(即上述第一种存储单元)以及基于铁电场效应晶体管的存储单元(即上述第二种存储单元)的优点，使得基于铁电存储晶体管的电路结构的存储单元既具有较好的数据开关特性，又具有较好的尺寸微缩能力。然而，在读操作时，晶体管T的栅极和铁电电容C的电极板连接处形成的浮空节点A存在漏电流，而且在写操作过程中，基于晶体管T和铁电电容C的连接关系，由于铁电电容C会分压，因此需要字线WL提供较高的写操作电压。

第四种，存储单元包括基于2T1C(2-transistor-1-capacitor)的电路结构，此时，存储单元也可以称为增益单元(gain cell)，如图3d所示，该存储单元包括第一晶体管T1、第二晶体管T2和铁电电容C，第一晶体管T1的源极与源线SL电连接，漏极与接地端GND电连接，栅极与铁电电容C的一个电极板电连接，铁电电容的另一个电极板与字线WL电连接，第二晶体管T2的源极与第一晶体管T1的栅极电连接，漏极与位线BL电连接，栅极与板线PL电连接。基于2T1C的存储单元具有与基于铁电存储晶体管的存储单元(即上述第三种存储单元)类似的优点，但是在写操作时，由于没有铁电电容C的分压，写操作电压较低，而在读操作时，通过引入额外的第一晶体管(也可以称为预充晶体管)T1，浮空节点A的电位可在读操作之前被设定至固定值，从而可以避免存储信息的流失。然而，由于引入了额外的预充晶体管T1，因而导致基于2T1C的存储单元的单比特面积较大，从而导致存储密度较低。

为了解决上述相关技术提供的铁电存储器中存储单元的面积较大，存储密度较低的问题，本申请实施例还提供一种铁电存储器，该铁电存储器可以应用于上述的电子设备1中，例如可以作为上述电子设备1中的内部存储器112。以下通过几个具体的实施例对本申请提供的铁电存储器的结构进行示例性介绍。

实施例一

在本实施例一中，如图4a、图4b和图4c所示，铁电存储器10包括：阵列分布的多个存储单元100、多条平行排列的第一位线BL、多条平行排列的第二位线BL＇、多条平行排列的第一字线WL、多条平行排列的第二字线WL＇、多条平行排列的源线SL以及多条平行排列的控制线(control line，CL)。

图4a为铁电存储器10的立体结构示意图，图4b为图4a中沿AA向的剖面示意图，图4c为图4a所示的铁电存储器10中一个存储单元100的电路结构示意图。

在一些示例中，如图4a所示，多条第一位线BL和多条第二位线BL＇相互平行，多条第一字线WL、多条第二字线WL＇以及多条控制线CL相互平行，多条第一位线BL和多条第一字线WL相交。

上述“多条第一位线BL和多条第一字线WL相交”，可以是第一位线BL和第一字线WL在同一平面上的投影相互垂直，也可以是第一位线BL和第一字线WL在同一平面上的投影之间的夹角为锐角。

在本实施例一中，多条源线SL和多条第一位线BL相交。此处，可以是源线SL和第一位线BL在同一平面上的投影相互垂直，也可以是源线SL和第一位线BL在同一平面上的投影之间的夹角为锐角。

上述存储单元100包括读取晶体管(sense transistor，STR)、预充晶体管(precharge transistor，PTR)以及至少一个电容组。

上述读取晶体管STR包括第一极、第二极和栅极(gate，G)，读取晶体管STR的第一极与第一位线BL电连接，读取晶体管STR的第二极与源线SL电连接，读取晶体管STR的栅极与预充晶体管PTR的第一极电连接；其中，读取晶体管STR的第一极和读取晶体管STR的第二极中一个为源极(source，S)，一个为漏极(drain，D)。

此处，可以是读取晶体管STR的第一极为源极，读取晶体管STR的第二极为漏极；也可以是读取晶体管STR的第一极为漏极，读取晶体管STR的第二极为源极。

此外，读取晶体管STR可以是N型晶体管，也可以是P型晶体管。

需要说明的是，在一些示例中，第一位线BL的部分可以用于作为读取晶体管STR的第一极，在此情况下，可以简化铁电存储器10的结构；在另一些示例中，第一位线BL和读取晶体管STR的第一极是单独制作的两个部分。同样的，在一些示例中，源线SL的部分用于作为读取晶体管STR的第二极，在此情况下，可以简化铁电存储器10的结构；在另一些示例中，源线SL和读取晶体管STR的第二极是单独制作的两个部分。

如图5a所示，读取晶体管STR为垂直沟道晶体管(channel all around transistor，CAA transistor)，读取晶体管STR的第一极101设置在读取晶体管STR的第二极102沿第一方向X的一侧；在一些示例中，读取晶体管STR的第一极101和读取晶体管STR的第二极102沿第一方向X层叠设置。垂直沟道晶体管的栅极103包括栅基底1031、以及与栅基底1031接触且沿第一方向X延伸的栅极柱1032，垂直沟道晶体管的第一极101和垂直沟道晶体管的第二极102设置在垂直沟道晶体管的栅基底1031沿第一方向X的同一侧。在一些示例中，垂直沟道晶体管的栅基底1031与垂直沟道晶体管的栅极柱1032垂直设置。

请继续参考图5a，上述垂直沟道晶体管还包括：半导体层104、栅介质层105以及第一绝缘介质层106；半导体层104包括第一部分，第一部分沿第一方向X延伸；垂直沟道晶体管的半导体层104至少设置在栅极柱1032的侧面，垂直沟道晶体管的第一极101和垂直沟道晶体管的第二极102分别与垂直沟道晶体管的半导体层104接触；垂直沟道晶体管的栅介质层105设置在垂直沟道晶体管的半导体层104和垂直沟道晶体管的栅极103之间，用于将垂直沟道晶体管的半导体层104和垂直沟道晶体管的栅极103隔开；垂直沟道晶体管的第一绝缘介质层106设置在垂直沟道晶体管的第一极101和垂直沟道晶体管的第二极102之间，用于将垂直沟道晶体管的第一极101和垂直沟道晶体管的第二极102隔开。

在一些示例中，如图5b所示，垂直沟道晶体管的半导体层104仅包括第一部分，第一部分沿第一方向X延伸，即垂直沟道晶体管的半导体层104只设置在栅极柱1032的侧面。在另一些示例中，垂直沟道晶体管的半导体层104不仅包括第一部分，还包括其它部分。例如，如图5c所示，垂直沟道晶体管的半导体层104不仅设置在栅极柱1032的侧面，垂直沟道晶体管的半导体层104还由栅极柱1032的侧面延伸至栅极柱1032远离栅基底1031的一侧。又例如，如图5d所示，垂直沟道晶体管的半导体层104不仅设置在栅极柱1032的侧面，垂直沟道晶体管的半导体层104还由栅极柱1032的侧面延伸至栅基底1031的表面。又例如，如图5a所示，垂直沟道晶体管的半导体层104不仅设置在栅极柱1032的侧面，垂直沟道晶体管的半导体层104还由栅极柱1032的侧面延伸至栅极柱1032远离栅基底1031的一侧、以及由栅极柱1032的侧面延伸至栅基底1031的表面。

在此基础上，垂直沟道晶体管的半导体层104可以绕栅极柱1032的侧面设置一圈，包围栅极柱1032的侧面；垂直沟道晶体管的半导体层104也可以设置在栅极柱1032的侧面，但未包围栅极柱1032的侧面。

上述栅介质层105的材料和第一绝缘介质层106的材料例如可以为二氧化硅(SiO ₂)、氧化铝(Al ₂O ₃)、二氧化铪(HfO ₂)、氧化锆(ZrO ₂)、二氧化钛(TiO ₂)、三氧化二钇(Y ₂O ₃)和氮化硅(Si ₃N ₄)等绝缘材料中的一种或多种。

上述栅极103、第一极101和第二极102的材料均为导电材料，例如金属材料。示例的，栅极103、第一极101和第二极102的材料可以为氮化钛(TiN)、钛(Ti)、金(Au)、钨(W)、钼(Mo)、氧化铟锡(In-Ti-O，ITO)、铝(Al)、铜(Cu)、钌(Ru)、银(Ag)等导电材料中的一种或多种。

上述半导体层104的材料例如可以为硅(Si)、多晶硅(poly-Si，p-Si)、非晶硅(amorphous-Si，a-Si)、铟镓锌氧化物(In-Ga-Zn-O，IGZO)多元化合物、氧化锌(ZnO)、ITO、二氧化钛(TiO ₂)、二硫化钼(MoS ₂)等半导体材料中的一种或多种。

本申请实施例以第一方向X为竖直方向X，垂直于第一方向X的方向为水平方向为例，相对于平面晶体管中的第一极101和第二极102同层设置，也即平面晶体管的第一极101和第二极102沿水平方向同层设置，且平面晶体管的半导体层104沿水平方向延伸而言，由于本实施例一中，读取晶体管STR为垂直沟道晶体管，读取晶体管STR的第一极101设置在读取晶体管STR的第二极102沿竖直方向X的一侧，且读取晶体管STR的半导体层104包括第一部分，第一部分沿竖直方向X延伸，因此读取晶体管STR在水平方向上的尺寸较小，从而可以使得存储单元100的尺寸减小。

上述预充晶体管PTR包括第一极、第二极和栅极，预充晶体管PTR的第一极与读取晶体管STR的栅极电连接，预充晶体管PTR的第二极与第二位线BL＇电连接，预充晶体管PTR的栅极与控制线CL电连接；其中，预充晶体管PTR的第一极和预充晶体管PTR的第二极中一个为源极S，另一个为漏极D。

此处，可以是预充晶体管PTR的第一极为源极，预充晶体管PTR的第二极为漏极；也可以是预充晶体管PTR的第一极为漏极，预充晶体管PTR的第二极为源极。

此外，预充晶体管PTR可以是N型晶体管，也可以是P型晶体管。

需要说明的是，在一些示例中，第二位线BL＇的部分用于作为预充晶体管PTR的第二极，在此情况下，可以简化铁电存储器10的结构；在另一些示例中，第二位线BL＇和预充晶体管PTR的第二极是单独制作的两个部分。

如图5a所示，预充晶体管PTR为垂直沟道晶体管，预充晶体管PTR的第一极101设置在预充晶体管PTR的第二极102沿第一方向X的一侧；在一些示例中，预充晶体管PTR的第一极101和预充晶体管PTR的第二极102沿第一方向X层叠设置，预充晶体管PTR的半导体层104包括第二部分，第二部分沿第一方向X延伸。在预充晶体管PTR为垂直沟道晶体管的情况下，预充晶体管PTR可以参考上述读取晶体管STR的结构，此处不再赘述。

需要说明的是，读取晶体管STR的结构和预充晶体管PTR的结构可以相同，也可以不相同。

本申请实施例以第一方向X为竖直方向X，垂直于第一方向X的方向为水平方向为例，相对于平面晶体管中的第一极101和第二极102沿水平方向同层设置，且平面晶体管的半导体层104沿水平方向延伸而言，由于本实施例一中，预充晶体管PTR为垂直沟道晶体管，预充晶体管PTR的第一极101设置在预充晶体管PTR的第二极102沿竖直方向的一侧，且预充晶体管PTR的半导体层104包括第二部分，第二部分沿竖直方向延伸，因此预充晶体管PTR在水平方向上的尺寸较小，从而可以使得存储单元100的尺寸较小。

在此基础上，上述预充晶体管PTR沿第一方向X可以与读取晶体管STR层叠设置，也可以不与读取晶体管STR层叠设置。

此处，沿第一方向X，可以是预充晶体管PTR设置在上方，读取晶体管STR设置在下方，即先制作读取晶体管STR，再制作预充晶体管PTR；也可以是预充晶体管PTR设置在下方，读取晶体管STR设置在上方，即先制作预充晶体管PTR，再制作读取晶体管STR。

在预充晶体管PTR沿第一方向X与读取晶体管STR层叠设置的情况下，读取晶体管STR和预充晶体管PTR沿第一方向X的投影可以是完全重叠，也可以部分重叠。

以第一方向X为竖直方向X，垂直于第一方向X的方向为水平方向为例，相对于预充晶体管PTR和读取晶体管STR沿水平方向设置而言，由于本实施例一中，预充晶体管PTR沿竖直方向X与读取晶体管STR层叠设置，即预充晶体管PTR与读取晶体管STR进行三维堆叠，因此在水平方向上，可以减小预充晶体管PTR和读取晶体管STR所占的面积，进而可以减小存储单元100所占的面积。

如图4b所示，上述至少一个电容组107中的每个电容组107包括沿第一方向X 层叠设置且电连接的第一电容C1和第二电容C2；第一电容C1和第二电容C2均包括第一电极板1071和第二电极板1072，第一电容C1和第二电容C2还包括设置在第一电极板1071和第二电极板1072之间的绝缘材料1073。在本实施例一中，设置在第一电极板1071和第二电极板1072之间的绝缘材料1073为铁电材料，在此情况下，第一电容C1和第二电容C2为铁电电容，这样一来，本实施例一提供的铁电存储器10中的存储单元100可以基于铁电电容的特性来存储信息。

上述第一电容C1的第一电极板1071和第二电容C2的第一电极板1071均与读取晶体管STR的栅极以及预充晶体管PTR的第一极101电连接，第一电容C1的第二电极板1072与第一字线WL电连接，第二电容C2的第二电极板与第二字线WL＇电连接。

应当理解到，对于一个存储单元100中电容组107的数量不进行限定，可以是一个，也可以是两个或两个以上。在此基础上，对于不同存储单元100中电容组107的数量可以相同，也可以不相同。存储单元100中电容组107的数量越多，存储单元100存储的信息的比特数越多。

可以理解的是，与存储单元100电连接的第一字线WL和第二字线WL＇的条数与存储单元100中电容组107的数量相同。

在此基础上，在一些示例中，存储单元100还可以包括第三电容C3，第三电容C3的位置以及连接关系可以与第一电容C1或第二电容C2相同。

基于上述可知，本申请提供的存储单元100为2TnC存储单元，即每个存储单元100包括2个晶体管(即预充晶体管PTR和读取晶体管STR)和n个电容。

需要说明的是，由于第一电容C1的第一电极板1071和第二电容C2的第一电极板1071均与读取晶体管STR的栅极以及预充晶体管PTR的第一极101电连接，因而在一些示例中，第一电容C1的第一电极板1071和第二电容C2的第一电极板1071可以共用。

基于此，在一些示例中，如图4b所示，上述存储单元100还包括浮空栅电极(floating gate，FG)109；浮空栅电极109的部分用于作为电容组107中第一电容C1的第一电极板1071和第二电容C2的第一电极板1071，且读取晶体管STR的栅极103以及预充晶体管PTR的第一极101均与浮空栅电极109电连接。

此处，浮空栅电极109的部分除了作为电容组107中第一电容C1的第一电极板1071和第二电容C2的第一电极板1071外，浮空栅电极109还用于起连接作用，用于将多个电容组107电连接在一起，并将多个电容组107中第一电容C1的第一电极板1071和第二电容C2的第一电极板1071与读取晶体管STR的栅极103以及预充晶体管PTR的第一极101电连接在一起。

另外，在一些示例中，浮空栅电极109的部分还可以用于作为读取晶体管STR的栅极103。在一些示例中，浮空栅电极109的部分还可以用于作为预充晶体管PTR的第一极101。

相对于分别单独设置第一电容C1的第一电极板1071和第二电容C2的第一电极板1071，在本实施例中，通过设置浮空栅电极109，并利用浮空栅电极109的部分作为电容组107中第一电容C1的第一电极板1071和第二电容C2的第一电极板1071，这样可以简化存储单元100的结构。在此基础上，相对于额外设置连接部将浮空栅电极109与读取晶体管STR的栅极103以及预充晶体管PTR的第一极101电连接而言，利用浮空栅电极109本身与读取晶体管STR的栅极103以及预充晶体管PTR的第一极101电连接可以进一步简化存储单元100的结构。

在此基础上，在存储单元100包括浮空栅电极109的情况下，在一些示例中，上述第一字线WL与浮空栅电极109相交，第一字线WL与浮空栅电极109相交的部分用于作为第一电容C1的第二电极板1072。利用第一字线WL的部分作为第一电容C1的第二电极板1072，这样无需单独制作第一电容C1的第二电极板1072，从而可以简化存储单元100的结构。

此处，第一字线WL与浮空栅电极109在垂直于第一方向X的平面上的投影可以是相互垂直，也可以是两者之间的夹角为锐角。

在另一些示例中，第一电容C1的第二电极板1072和第一字线WL是分别制作的两个部分。

同样的，在存储单元100包括浮空栅电极109的情况下，在一些示例中，上述第二字线WL＇与浮空栅电极109相交，第二字线WL＇与浮空栅电极109相交的部分用于作为第二电容C2的第二电极板1072。利用第二字线WL＇的部分作为第二电容C2的第二电极板1072，这样无需单独制作第二电容C2的第二电极板1072，从而可以简化存储单元100的结构。

此处，第二字线WL＇与浮空栅电极109在垂直于第一方向X的平面上的投影可以是相互垂直，也可以是两者之间的夹角为锐角。

在另一些示例中，第二电容C2的第二电极板1072和第二字线WL＇是分别制作的两个部分。

以第一方向X为竖直方向X，垂直于第一方向X的方向为水平方向为例，相对于第一电容C1和第二电容C2沿水平方向同层设置而言，由于本实施例一中，第一电容C1和第二电容C2沿竖直方向X层叠设置，即第一电容C1和第二电容C2进行三维堆叠，因而在水平方向上，可以减小第一电容C1和第二电容C2所占的面积，进而可以进一步减小存储单元100所占的面积。

可以理解的是，对于电容组107中沿第一方向X层叠设置的第一电容C1和第二电容C2而言，可以是沿第一方向X，第一电容C1和第二电容C2完全重叠；也可以是沿第一方向X，第一电容C1和第二电容C2部分重叠。

在沿第一方向X，第一电容C1和第二电容C2完全重叠的情况下，在垂直于第一方向X的平面上，可以进一步减小第一电容C1和第二电容C2所占的面积，进而可以进一步减小存储单元100所占的面积。

应当理解到，每条第一位线BL和每条第二位线BL＇可以与沿第一位线BL和第二位线BL＇的延伸方向排列的m个存储单元100电连接；其中，m≥1，m为正整数。每条第一字线WL、每条第二字线WL＇以及每条控制线CL可以与沿第一字线WL、第二字线WL＇以及控制线CL的延伸方向排列的p个存储单元100电连接；其中，p≥1，p为正整数。

需要说明的是，在一些示例中，与同一个存储单元100电连接的第一位线BL和第二位线BL＇电连接。在此情况下，可以通过一个电压端同时向第一位线BL和第二位线BL＇提供电压，这样可以简化铁电存储器10的结构。

在另一些示例中，与同一个存储单元100电连接的第一位线BL和第二位线BL＇相互不电连接。在此情况下，可以通过两个电压端分别向第一位线BL和第二位线BL＇提供电压，施加到第一位线BL上的电压和施加到第二位线BL＇上的电压可以相同，也可以不相同。由于施加到第一位线BL上的电压和施加到第二位线BL＇上的电压可以灵活进行调整，从而提高了铁电存储器10应用的灵活性。

在与同一个存储单元100电连接的第一位线BL和第二位线BL＇电连接的情况下，如图4b所示，第一位线BL和第二位线BL＇可以通过位线接触通孔(BL pickup)108电连接。在此基础上，与同一个存储单元100电连接的第一位线BL和第二位线BL＇可以每间隔一段距离通过位线接触通孔108电连接，示例的，与同一个存储单元100电连接的第一位线BL和第二位线BL＇可以每间隔t个存储单元100通过位线接触通孔108电连接在一起。

基于上述，以下以一个存储单元100为例对铁电存储器10的写操作过程和读操作过程进行详细说明。

写操作过程：参考图4c，以在第一电容C1中存储逻辑信息为例，向与待写入存储单元100电连接的控制线CL提供控制信号，控制预充晶体管PTR导通；若向与待写入存储单元100电连接的第二位线BL＇施加电压0，向与待写入第一电容C1电连接的第一字线WL施加电压Vdd，则可以写入第一逻辑信息例如“0”；若向与待写入存储单元100电连接的第二位线BL＇提供电压Vdd，向与待写入第一电容C1电连接的第一字线WL施加电压0，则可以写入第二逻辑信息“1”。

读操作过程：参考图4c，以读取第一电容C1中存储的逻辑信息为例，向与待读取存储单元100电连接的控制线CL提供控制信号，控制预充晶体管PTR导通，向与待读取存储单元100电连接的第二位线BL＇提供电压1/2Vdd，并通过预充晶体管PTR将电压1/2Vdd预充到预充晶体管PTR的第一极和读取晶体管STR的栅极；向与待读取第一电容C1电连接的第一字线WL施加电压Vdd，其它第一字线WL以及所有的第二字线WL＇施加接地电压。由于若第一电容C1中存储的是第一逻辑信息例如“0”，则第一电容C1的第一电极板的电压会降低，即预充晶体管PTR的第一极与读取晶体管STR的栅极的电压会降低，小于1/2Vdd；若第一电容C1中存储的是第二逻辑信息例如“1”，则第一电容C1的第一电极板的电压保持在1/2Vdd，即预充晶体管PTR的第一极与读取晶体管STR的栅极的电压保持在1/2Vdd，由于读取晶体管STR的栅极电压的变化会影响源线SL上的电流，因而向与待读取存储单元100电连接的第一位线BL提供第一电压，通过读取与待读取存储单元100电连接的源线SL的电流，便可以确定第一电容C1中存储的是第一逻辑信息例如“0”，还是第二逻辑信息例如“1”。

在本实施例一中，由于读取晶体管STR和预充晶体管PTR均为垂直沟道晶体管，读取晶体管STR的第一极101设置在读取晶体管STR的第二极102沿第一方向X的一侧，预充晶体管PTR的第一极101设置在预充晶体管PTR的第二极102沿第一方向X的一侧，且读取晶体管STR的半导体层104包括第一部分，第一部分沿第一方向X延伸，预充晶体管PTR的半导体层104包括第二部分，第二部分沿第一方向X延伸，此外，第一电容C1和第二电容C2沿第一方向X层叠设置，因而在垂直于第一方向X的平面上，可以有效地减小存储单元100所占的面积，从而可以提高铁电存储器10的存储密度和容量。

实施例二

实施例二与实施例一的区别之处在于，预充晶体管PTR的结构不相同，在实施例一中，预充晶体管PTR为垂直沟道晶体管；在实施例二中，预充晶体管PTR为环栅晶体管(gate all around transistor，GAA transistor)。

本实施例二提供的铁电存储器10，如图6a和图6b所示，铁电存储器10包括：阵列分布的多个存储单元100、多条平行排列的第一位线BL、多条平行排列的第二位线BL＇、多条平行排列的第一字线WL、多条平行排列的第二字线WL＇、多条平行排列的源线SL以及多条平行排列的控制线CL；存储单元100包括读取晶体管STR、预充晶体管PTR以及至少一个电容组107。本实施例二仅对与实施例一不相同的部分进行介绍，相同的部分可以参考上述实施例一，此处不再赘述。

图6a为实施例二提供的铁电存储器10的立体结构示意图，图6b为图6a中沿BB向的剖面示意图。

在本实施例二中，上述预充晶体管PTR为环栅晶体管，如图7所示，预充晶体管PTR包括第一极101、第二极102和栅极103，预充晶体管PTR的第一极与读取晶体管STR的栅极103电连接，预充晶体管PTR的第二极102与第二位线BL＇电连接，预充晶体管PTR的栅极103与控制线CL电连接；其中，预充晶体管PTR的第一极101和预充晶体管PTR的第二极102中一个为源极S，一个为漏极D。预充晶体管PTR的第一极101设置在预充晶体管PTR的第二极102沿第一方向X的一侧；在一些示例中，预充晶体管PTR的第一极101和预充晶体管PTR的第二极102沿第一方向X层叠设置；预充晶体管PTR的栅极103设置在预充晶体管PTR的第一极101和预充晶体管PTR的第二极102之间。

此处，可以是预充晶体管PTR的第一极101为源极S，预充晶体管PTR的第二极102为漏极D；也可以是预充晶体管PTR的第一极101为漏极D，预充晶体管PTR的第二极102为源极S。

请继续参考图7，上述环栅晶体管还包括：第一绝缘介质层106、第二绝缘介质层110、半导体层104以及栅介质层105；环栅晶体管的第一绝缘介质层106设置在环栅晶体管的第一极101和环栅晶体管的栅极103之间；环栅晶体管的第二绝缘介质层110设置在环栅晶体管的第二极102与环栅晶体管的栅极103之间；环栅晶体管的半导体层104包括第二部分，第二部分沿第一方向X延伸；环栅晶体管的半导体层104依次贯穿环栅晶体管的第一极101、环栅晶体管的第一绝缘介质层103、环栅晶体管的栅极103、环栅晶体管的第二绝缘介质层110以及环栅晶体管的第二极102；环栅晶体管的第一极101和环栅晶体管的第二极102分别与环栅晶体管的半导体层104接触，环栅晶体管的栅介质层105设置在环栅晶体管的半导体层104和环栅晶体管的栅极103之间。

在本实施例中，环栅晶体管的半导体层104可以只包括第二部分，第二部分沿第一方向X延伸。

可以理解的是，在存储单元100包括浮空栅电极109的情况下，预充晶体管PTR的半导体层104和浮空栅电极109之间可以设置绝缘层，以将半导体层104和浮空栅电极109间隔开。

此处，环栅晶体管的栅极103的材料、环栅晶体管的第一极101的材料、环栅晶体管的第二极102的材料、环栅晶体管的栅介质层105的材料以及环栅晶体管的半导体层104的材料可以参考上述实施例一，此处不再赘述。

在本实施例二中，读取晶体管STR为垂直沟道晶体管，可以参考上述实施例一有关垂直沟道晶体管的相关描述，此处不再赘述。

在此基础上，上述预充晶体管PTR沿第一方向X可以与读取晶体管STR层叠设置，也可以不与读取晶体管STR层叠设置。在预充晶体管PTR沿第一方向X与读取晶体管STR层叠设置的情况下，在垂直于第一方向X的方向上，可以减小预充晶体管PTR和读取晶体管STR所占的面积，进而可以减小存储单元100所占的面积。

以第一方向X为竖直方向X，垂直于第一方向X的方向为水平方向为例，相对于平面晶体管中的第一极101和第二极102沿水平方向同层设置，且半导体层104沿水平方向延伸而言，在本实施例二中，由于预充晶体管PTR为环栅晶体管，环栅晶体管的第一极101和环栅晶体管的第二极102沿竖直方向X层叠设置，且环栅晶体管的半导体层104包括第二部分，第二部分沿竖直方向X延伸，因而预充晶体管PTR在水平方向X上的尺寸较小，从而可以使得存储单元100的尺寸较小，进而可以提高铁电存储器10的存储密度和容量。

在此基础上，在预充晶体管PTR为环栅晶体管的情况下，由于环栅晶体管的栅极103设置在环栅晶体管的第一极101和环栅晶体管的第二极102之间，而环栅晶体管的第二极102与第二位线BL＇电连接，环栅晶体管的第一极101与浮空栅电极109电连接，这样一来，与环栅晶体管的栅极103电连接的控制线CL可以设置在第二位线BL＇和浮空栅电极109之间，相对于预充晶体管PTR为垂直沟道晶体管的情况下，控制线CL设置在第二位线BL＇远离浮空栅电极109的一侧，与环栅晶体管的栅极103电连接的控制线CL设置在第二位线BL＇和浮空栅电极109之间可以减小铁电存储器10沿第一方向X的尺寸。在此基础上，控制线CL还可以和第二字线WL＇同时制作，从而可以减少一张掩膜板，这样一来，在铁电存储器10的制作过程中，可以减少工艺步骤和成本。

实施例三

实施例三和实施例一的区别之处在于，读取晶体管STR的结构不相同，在实施例一中，读取晶体管STR为垂直沟道晶体管，在实施例三中，读取晶体管STR为环栅晶体管。

本实施例三提供的铁电存储器10，如图8所示，铁电存储器10包括：阵列分布的多个存储单元100、多条平行排列的第一位线BL、多条平行排列的第二位线BL＇、多条平行排列的第一字线WL、多条平行排列的第二字线WL＇、多条平行排列的源线SL以及多条平行排列的控制线CL；存储单元100包括读取晶体管STR、预充晶体管PTR以及至少一个电容组107。本实施例三仅对与实施例一不相同的部分进行介绍，相同的部分可以参考上述实施例一，此处不再赘述。

图8为实施例三提供的铁电存储器10的剖面示意图。

在本实施例三中，上述读取晶体管STR为环栅晶体管，参考图7，读取晶体管STR包括第一极101、第二极102和栅极103，读取晶体管STR的第一极与第一位线BL电连接，读取晶体管STR的第二极与源线SL电连接，读取晶体管STR的栅极与预充晶体管PTR的第一极电连接；其中，读取晶体管STR的第一极101和读取晶体管STR的第二极102中一个为源极S，一个为漏极D。读取晶体管STR的第一极101设置在读取晶体管STR的第二极102沿第一方向X的一侧；在一些示例中，读取晶体管STR的第一极101和读取晶体管STR的第二极102沿第一方向X层叠设置；读取晶体管STR的栅极103设置在读取晶体管STR的第一极101和读取晶体管STR的第二极102之间。

此处，可以是读取晶体管STR的第一极101为源极S，读取晶体管STR的第二极102为漏极D；也可以是读取晶体管STR的第一极101为漏极D，读取晶体管STR的第二极102为源极S。

请继续参考图7，上述环栅晶体管还包括：第一绝缘介质层106、第二绝缘介质层110、半导体层104以及栅介质层105；环栅晶体管的半导体层104包括第一部分，第一沿第一方向X延伸；环栅晶体管的第一绝缘介质层106、环栅晶体管的第二绝缘介质层110、环栅晶体管的半导体层104和环栅晶体管的栅介质层105的设置位置以及连接关系可以参考上述实施例二中有关环栅晶体管的相关描述，此处不再赘述。

以第一方向X为竖直方向X，垂直于第一方向X的方向为水平方向为例，相对于平面晶体管中的第一极101和第二极102沿水平方向同层设置，且半导体层104沿水平方向延伸而言，在本实施例三中，由于读取晶体管STR为环栅晶体管，环栅晶体管的第一极101和环栅晶体管的第二极102沿竖直方向X层叠设置，且环栅晶体管的半导体层104包括第一部分，第一部分沿竖直方向X延伸，因而读取晶体管STR在水平方向X上的尺寸较小，从而可以使得存储单元100的尺寸较小，进而可以提高铁电存储器10的存储密度和容量。

在此基础上，上述预充晶体管PTR沿第一方向X可以与读取晶体管STR层叠设置，也可以不与读取晶体管STR层叠设置。在预充晶体管PTR沿第一方向X与读取晶体管STR层叠设置的情况下，在垂直于第一方向X的平面上，可以减小预充晶体管PTR和读取晶体管STR所占的面积，进而可以减小存储单元100所占的面积。

实施例四

实施例四和实施例一的区别之处在于，预充晶体管PTR的结构以及读取晶体管STR的结构均不相同，在实施例一中，预充晶体管PTR为垂直沟道晶体管，读取晶体管STR为垂直沟道晶体管，在实施例四中，预充晶体管PTR为环栅晶体管，读取晶体管STR为环栅晶体管。

本实施例四提供的铁电存储器10，如图9所示，铁电存储器10包括：阵列分布的多个存储单元100、多条平行排列的第一位线BL、多条平行排列的第二位线BL＇、多条平行排列的第一字线WL、多条平行排列的第二字线WL＇、多条平行排列的源线SL以及多条平行排列的控制线CL；存储单元100包括读取晶体管STR、预充晶体管PTR以及至少一个电容组107。本实施例四仅对与实施例一不相同的部分进行介绍，相同的部分可以参考上述实施例一，此处不再赘述。

图9为实施例四提供的铁电存储器10的剖面示意图。

预充晶体管PTR为环栅晶体管，预充晶体管PTR的结构、连接关系、以及预充晶体管PTR为环栅晶体管所具有的有益效果可以参考上述实施例二，本实施例四不再赘述。读取晶体管STR为环栅晶体管，读取晶体管STR的结构、连接关系、以及读取晶体管STR为环栅晶体管所具有的有益效果可以参考上述实施例三，本实施例四不再赘述。

图10a和图10b提供的存储单元的电路结构均如图4c所示，图10a为本实施例四提供的铁电存储器10中一个存储单元100在垂直第一方向X的平面上的俯视结构示意图，其中，预充晶体管PTR和读取晶体管STR均为图7所示的环栅晶体管。图10b为相关技术提供的铁电存储器10中一个存储单元100在垂直于第一方向X的平面上的俯视结构示意图，其中，预充晶体管PTR和读取晶体管STR均为平面晶体管。通过对比图10a和图10b可知，本实施例四提供的铁电存储器10中的预充晶体管PTR和读取晶体管STR在垂直于第一方向X的平面所占的面积大大减小。当存储单元100中电容的个数n为16时，一个存储单元100在垂直于第一方向X的平面上的投影的面积可以减小31％左右。

实施例五

实施例五和实施例一的区别之处在于，源线SL与第一位线BL、第二位线BL＇的位置关系不同，在实施例一中，多条源线SL与多条第一位线BL、多条第二位线BL＇相交；在实施例五中，多条源线SL与多条第一位线BL相互平行，多条源线SL与多条第二位线BL＇相互平行。

本实施例五仅对与实施例一不相同的部分进行介绍，相同的部分可以参考上述实施例一，此处不再赘述。

如图11a和图11b所示，多条源线SL与多条第一位线BL相互平行，多条源线SL与多条第二位线BL＇相互平行。

其中，图11a为实施例五提供的铁电存储器的立体结构示意图，图11b为图11a中沿CC向的剖面示意图。

在本实施例五中，将多条源线SL与多条第一位线BL相互平行设置，多条源线 SL与多条第二位线BL＇相互平行设置，提高了铁电存储器10设计的灵活性，进而可以降低外围电路的设计难度。

在与同一个存储单元100电连接的第一位线BL和第二位线BL＇电连接的情况下，考虑到若读取晶体管STR的第一极101相对于第二极102远离预充晶体管PTR，则与读取晶体管STR的第一极101电连接的第一位线BL相对于与读取晶体管STR的第二极102电连接的源线SL远离预充晶体管PTR，即沿第一方向X，源线SL设置在第一位线BL和第二位线BL＇之间，这样一来，第一位线BL和第二位线BL＇通过位线接触通孔108电连接时，为了防止第一位线BL、第二位线BL＇与源线SL短路，因此位线接触通孔108需避让源线SL，从而增加了铁电存储器10的设计难度。基于此，在一些示例中，读取晶体管STR的第一极101相对于读取晶体管STR的第二极102靠近预充晶体管PTR，且沿第一方向X，第一位线BL设置在源线SL和第二位线BL＇之间。

由于沿第一方向X，第一位线BL设置在源线SL和第二位线BL＇之间，这样在第一位线BL和第二位线BL＇通过位线接触通孔108电连接时，设置位线接触通孔108时无需避让源线SL，从而降低了铁电存储器10的设计难度。

可以理解的是，在本实施例五中，预充晶体管PTR和读取晶体管STR除了可以是实施例一所示的结构外，预充晶体管PTR和读取晶体管STR还可以是实施例二、实施例三或实施例四所示的结构，具体可以参考上述实施例二、实施例三和实施例四，此处不再赘述。图11a和图11b以预充晶体管PTR和读取晶体管STR为实施例二所示的结构为例进行示意。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims

一种铁电存储器，其特征在于，包括：阵列分布的多个存储单元、多条第一位线、多条第二位线、多条第一字线、多条第二字线、多条源线以及多条控制线；

所述多个存储单元中的每个存储单元包括：

读取晶体管，所述读取晶体管的第一极与所述第一位线电连接，所述读取晶体管的第二极与所述源线电连接；所述读取晶体管的第一极设置在所述读取晶体管的第二极沿第一方向的一侧；所述读取晶体管的半导体层包括第一部分，所述第一部分沿所述第一方向延伸；所述读取晶体管的第一极和第二极中一个为源极，另一个为漏极；

预充晶体管，所述预充晶体管的第一极与所述读取晶体管的栅极电连接，所述预充晶体管的第二极与所述第二位线电连接，所述预充晶体管的栅极与所述控制线电连接；所述预充晶体管的第一极设置在所述预充晶体管的第二极沿所述第一方向的一侧；所述预充晶体管的半导体层包括第二部分，所述第二部分沿所述第一方向延伸；所述预充晶体管的第一极和第二极中一个为源极，另一个为漏极；

至少一个电容组，所述至少一个电容组中的每个电容组包括沿所述第一方向层叠设置且电连接的第一电容和第二电容；所述第一电容的第一电极板和所述第二电容的第一电极板均与所述读取晶体管的栅极以及所述预充晶体管的第一极电连接，所述第一电容的第二电极板与所述第一字线电连接，所述第二电容的第二电极板与所述第二字线电连接。
根据权利要求1所述的铁电存储器，其特征在于，所述读取晶体管和所述预充晶体管沿所述第一方向层叠设置。
根据权利要求1或2所述的铁电存储器，其特征在于，所述存储单元还包括浮空栅电极；所述浮空栅电极的部分用于作为所述电容组中所述第一电容的第一电极板和所述第二电容的第一电极板；所述读取晶体管的栅极以及所述预充晶体管的第一极均与所述浮空栅电极电连接。
根据权利要求3所述的铁电存储器，其特征在于，所述第一字线与所述浮空栅电极相交，所述第一字线与所述浮空栅电极相交的部分用于作为所述第一电容的第二电极板；

和/或，所述第二字线与所述浮空栅电极相交，所述第二字线与所述浮空栅电极相交的部分用于作为所述第二电容的第二电极板。
根据权利要求1-4任一项所述的铁电存储器，其特征在于，所述读取晶体管为垂直沟道晶体管，和/或，所述预充晶体管为所述垂直沟道晶体管；

所述垂直沟道晶体管的栅极包括栅基底、以及与所述栅基底接触且沿所述第一方向延伸的栅极柱，所述垂直沟道晶体管的第一极和第二极设置在所述栅基底沿所述第一方向的同一侧；

所述垂直沟道晶体管的半导体层至少设置在所述栅极柱的侧面，所述垂直沟道晶体管的第一极和所述第二极分别与所述垂直沟道晶体管的半导体层接触；

所述垂直沟道晶体管还包括：

栅介质层，设置在所述垂直沟道晶体管的半导体层和所述垂直沟道晶体管的栅极之间；

第一绝缘介质层，设置在所述垂直沟道晶体管的第一极和第二极之间。
根据权利要求1-4任一项所述的铁电存储器，其特征在于，所述读取晶体管为环栅晶体管，和/或，所述预充晶体管为所述环栅晶体管；

所述环栅晶体管的栅极设置在所述环栅晶体管的第一极和第二极之间；

所述环栅晶体管还包括：第一绝缘介质层、第二绝缘介质层以及栅介质层；

所述第一绝缘介质层设置在所述环栅晶体管的第一极和所述环栅晶体管的栅极之间；所述第二绝缘介质层设置在所述环栅晶体管的第二极与所述环栅晶体管的栅极之间；所述环栅晶体管的半导体层依次贯穿所述环栅晶体管的第一极、所述第一绝缘介质层、所述栅极、所述第二绝缘介质层以及所述第二极；所述环栅晶体管的第一极和第二极分别与所述环栅晶体管的半导体层接触，所述环栅晶体管的栅介质层设置在所述环栅晶体管的半导体层和所述环栅晶体管的栅极之间。
根据权利要求1-6任一项所述的铁电存储器，其特征在于，所述多条源线和所述多条第一位线相交。
根据权利要求1-6任一项所述的铁电存储器，其特征在于，所述多条源线和所述多条第一位线相互平行。
根据权利要求1-8任一项所述的铁电存储器，其特征在于，与同一个所述存储单元电连接的所述第一位线和所述第二位线电连接。
根据权利要求9所述的铁电存储器，其特征在于，所述多条源线和所述多条第一位线相互平行，所述读取晶体管的第一极相对于所述读取晶体管的第二极靠近所述预充晶体管，且沿所述第一方向，所述第一位线设置在所述源线和所述第二位线之间。
根据权利要求1-10任一项所述的铁电存储器，其特征在于，所述第一电容和所述第二电容还包括设置在所述第一电极板和所述第二电极板之间的铁电材料。
根据权利要求1-11任一项所述的铁电存储器，其特征在于，所述多条第一位线和所述多条第二位线相互平行，所述多条第一字线、所述多条第二字线以及所述多条控制线相互平行，所述多条第一位线和所述多条第一字线相交。
一种电子设备，其特征在于，包括印刷电路板以及如权利要求1-12任一项所述的铁电存储器；

其中，所述铁电存储器和所述印刷电路板电连接。