KR101834492B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 셀 영역의 실린더 형상 또는 콘케이브 형상의 하부 전극 및 주변회로영역의 바둑판, 메쉬(mesh), 매트릭스(matrix) 또는 격자 구조의 하부 전극을 레저부아 캐패시터로 이용함으로써 유전막과의 면적을 증가시켜 Cs 열화를 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캐패시터와 SNC 간의 저항 개선이 가능한 반도체 소자의 제조 방법에 관련된 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.
하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
상기 실린더형이나 스택형 전극은 전극의 외면 또는 외면과 내면을 모두 사용하는 구조로서, 전극 면적이 넓은 장점이 있다. 그러나 집적화된 OCS(One Cylinder Stack) 구조를 갖는 실린더형이나 스택형 전극은 소자의 동작에 필요한 일정량 이상의 정전 용량을 확보하기 위해서 하부 전극의 높이가 증가하고 있고, 그에 따라 형성된 하부 전극이 유전체 증착 전에 자주 쓰러지거나 부러지는 문제점이 있다.
하부 전극이 쓰러지는 현상을 방지하기 위한 실린더형 하부 전극 간에 공간 확보가 필요하다. 또한, 유전체 및 상부 전극을 순차적으로 증착하고 필요한 하부 전극의 특성을 얻기 위하여 실린더형의 하부 전극의 내부 공간 확보도 필요하다.
하지만, 셀 들 간의 공간 확보 또는 셀 내부의 공간을 많이 확보하게 되면 실린더형의 하부 전극의 디멘젼(Dimension)이 부족하게 되어 하부 전극의 충전용량을 확보하는 것이 어려워진다. 이러한 충전 용량을 확보하기 위하여 고유전체 물질 조성을 이용하여 문제점을 보완하기도 하였으나, 이러한 고유전체 물질들은 생산성이 매우 낮을 뿐만 아니라 리프팅(Lifting) 등의 문제점이 있다.
이러한 셀 영역의 캐패시터 뿐만 아니라 페리 영역을 포함한 다른 영역에도 반도체 소자를 동작시키기 위한 여러 전원이 필요하다. 상기 전원들이 공급될 때에는 필연적으로 노이즈(Noise)를 동반하게 되는데, 이러한 노이즈를 제거하기 위하여 레저바(Reservoir) 캐패시터를 이용하고 있다. 레저바 캐패시터는 셀 영역의 트랜지스터 형성 시, 페리 영역을 포함한 다른 영역에 동시에 형성하고, 가능한 반도체 소자 내 여러 영역에 많이 형성되도록 한다. 통상적으로, 레저바 캐패시터는 게이트와 소스/드레인으로 구성되는 모스(MOS)형 캐패시터를 이용하고 있다. 이러한 모스형 캐패시터를 사용하는 이유는 게이트 산화막이 캐패시터의 양단 전압에 대해 내압 특성이 좋기 때문이다. 하지만, 반도체 소자의 고집적화에 따라 반도체 소자 내 형성된 모스형 캐패시터의 면적도 축소가 불가피하게 되었다. 이러한 면적의 축소로 인한 모스형 캐패시터의 용량이 줄어들게 되어 레저바 캐패시터로 사용되기에 부적합한 상황에 이르렀다. 즉, 종래의 모스형 캐패시터는 양단의 전압에 대한 내압 특성은 우수하지만, 반도체 소자 내 차지하는 면적에 대비한 정전용량이 작기 때문에 고집적 반도체 소자에서 레저바 캐패시터로 사용하는데 한계가 있다.
따라서 셀 영역에 형성되는 큰 용량의 실린더형 캐패시터를 주변회로영역의 레저부아(Reservoir) 캐패시터로 동일하게 형성하면 반도체 소자의 면적을 상당 부분 줄일 수 있으나, 주변회로영역의 레저부아 캐패시터에 인가되는 전압이 메모리 소자의 여러 전원 중에 크지 않은 바이어스(Bias)를 타겟으로 형성되며, 리프레쉬 센싱 마진을 개선하기 위해 고유전막을 박막으로 형성하기 때문에 BV(Breakdown Voltage)가 메리의 Vcore 이상의 바이어스를 사용하기에는 BV가 너무 작은 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역의 실린더 형상 또는 콘케이브 형상의 하부 전극 및 주변회로영역의 바둑판, 메쉬(mesh), 매트릭스(matrix) 또는 격자 구조의 하부 전극을 레저부아 캐패시터로 이용함으로써 유전막과의 면적을 증가시켜 Cs 열화를 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 구비된 라인(line) 타입의 스토리지노드 콘택 플러그, 상기 스토리지노드 콘택 플러그 상부에 구비된 메쉬(mesh) 구조의 하부 전극 및 상기 하부 전극 상에 구비된 유전막 및 상부 전극을 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터를 제공한다.
바람직하게는, 상기 반도체 기판과 상기 스토리지노드 콘택 플러그 사이에 모스형 캐패시터를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스토리지노드 콘택 플러그는 폴리실리콘을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 상부 전극 및 상기 스토리지노드 콘택 플러그와 각각 연결되는 콘택을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극은 상기 메쉬(mesh) 구조 또는 바둑판, 매트릭스(matrix), 격자 구조인 것을 특징으로 한다.
바람직하게는, 상기 하부 전극은 티타늄(Ti) 또는 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 한다.
아울러, 반도체 기판상에 모스형 캐패시터를 형성하는 단계, 상기 모스형 캐패시터 상부에 라인 타입의 스토리지노드 콘택 플러그를 형성하는 단계, 상기 스토리지노드 콘택 플러그 상부에 메쉬(mesh) 구조의 하부 전극을 형성하는 단계 및 상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법을 제공한다.
바람직하게는, 상기 스토리지노드 콘택 플러그는 폴리실리콘을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 상부 전극 및 상기 스토리지노드 콘택 플러그와 각각 연결되는 콘택을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극은 상기 메쉬(mesh) 구조 또는 바둑판, 매트릭스(matrix), 격자 구조인 것을 특징으로 한다.
바람직하게는, 상기 하부 전극은 티타늄(Ti) 또는 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 한다.
본 발명은 셀 영역의 실린더 형상 또는 콘케이브 형상의 하부 전극 및 주변회로영역의 바둑판, 메쉬(mesh), 매트릭스(matrix) 또는 격자 구조의 하부 전극을 레저부아 캐패시터로 이용함으로써 유전막과의 면적을 증가시켜 Cs 열화를 최소화할 수 있는 장점을 가진다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 3은 본 발명에 따른 셀 어레이(Cell Array)의 구성을 설명하기 위한 블록도.
도 4는 본 발명에 따른 반도체 소자(Semiconductor Device)의 구성을 설명하기 위한 블록도.
도 5는 본 발명에 따른 반도체 모듈(Semiconductor Module)의 구성을 설명하기 위한 블록도.
도 6은 본 발명에 따른 반도체 시스템의(Semiconductor System) 구성을 설명하기 위한 블록도.
도 7은 본 발명에 따른 전자 유닛(Electronic Unit) 및 전자 시스템(Electronic System)의 구성을 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 주변회로영역의 반도체 기판(200) 상에 모스(Mos) 캐패시터(210)를 형성한다.
여기서, 모스(Mos) 캐패시터(210)를 형성하는 구체적인 형성 방법은 반도체 기판(200) 상부에 제 1 금속 전극(미도시), 유전막(미도시) 및 제 2 금속 전극(미도시)을 형성한다. 여기서, 제 1 및 제 2 금속 전극은 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN), 폴리머(Polymer), 코발트(Co) 또는 니켈(Ni)을 포함하는 것이 바람직하다.
다음에는, 모스 캐패시터(210) 상부에 절연막(220)을 형성한다.
그리고, 절연막(220) 상부에 감광막을 형성한 다음에 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음으로, 감광막 패턴을 식각 마스크로 절연막(220)을 식각하여 콘택홀(미도시)을 형성한다. 이후, 콘택홀에 도전 물질 또는 폴리실리콘을 매립하여 콘택플러그(230)를 형성한다. 여기서, 콘택 플러그(230)는 랜딩 플러그(Landing plug), 스토리지노드 콘택플러그(Storage node Contact plug) 또는 비트라인 콘택 플러그 (Bitline contact plug) 모두 가능하다.
다음에는, 콘택 플러그(230) 상부에 스토리지노드 콘택플러그(240)를 형성한다. 여기서, 스토리지노드 콘택플러그(240)는 라인(line) 타입으로 형성하는 것이 바람직하다. 이때, 스토리지노드 콘택플러그(240)는 콘택 플러그(230)의 형성 방법과 유사하다.
다음에는, 스토리지노드 콘택 플러그(240) 상부에 캐패시터(265)를 형성한다. 이때, 캐패시터(265)는 하부 전극(250), 유전막(미도시) 및 상부 전극(260)을 모두 포함하여 구비된다. 여기서, 하부 전극(250)은 바둑판, 메쉬(mesh), 매트릭스(matrix) 또는 격자 구조 형상인 것이 바람직하다. 아울러, 하부 전극(250)은 티타늄(Ti) 또는 티타늄(Ti) 및 티타튬질화막(TiN)의 적층 구조로 형성하는 것이 바람직하다.
다음에는, 스토리지노드 콘택플러그(240) 및 상부 전극(260)과 각각 연결되는 금속 콘택(270)을 형성한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 2를 참조하면, 주변회로영역의 바둑판, 메쉬(mesh), 매트릭스(matrix) 또는 격자 구조의 하부 전극(250)을 도시한 것이다. 라인 (line) 타입의 도전 물질이 서로 교차하여 구비된 바둑판 또는 매트릭스(격자 구조) 형상의 하부 전극(250)을 레저부아 캐패시터로 이용하고, 이러한 하부 전극(250)의 구조와 연결된 스토리지노드 콘택플러그(도 1의 240)에 전류 패스(current path)가 생성되어 Cs 열화를 최소화할 수 있다. 즉, 종래의 실린더형(홀 타입)의 하부 전극들로부터 스토리지노드 콘택플러그에 연결되어 전류가 흐르는 방식을 대신하여 본 발명의 라인 (line) 타입의 도전 물질이 서로 교차하여 구비된 바둑판 또는 매트릭스(격자 구조) 형상의 하부 전극(250)으로부터 스토리지노드 콘택플러그(240)에 연결되어 전류가 흐르는 방식을 채택함으로써 Cs 열화를 최소화하고, 유전막의 면적을 증가시키는 효과를 갖는다.
도 3는 본 발명에 따른 셀 어레이의 구성을 설명하기 위한 블록도이다.
도 3을 참조하면, 셀 어레이(Cell Array)는 다수의 메모리 셀을 포함하며, 각각의 메모리 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 메모리 셀들은 비트라인(BL1, ., BLn)과 워드라인(WL1, ., WLm)의 교차점에 위치한다. 메모리 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ., BLn) 및 워드라인(WL1, ., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다.
도시된 바와 같이, 셀 어레이에서 비트라인 (BL1, ., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 형성되고 워드라인 (WL1, ., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 메모리 셀들이 반도체 셀 어레이의 내에 위치한다.
도 4는 본 발명에 따른 반도체 소자의 구성을 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 소자는 셀 어레이(Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier, SA)를 포함할 수 있다. 로우 디코더는 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 워드라인을 선택하여 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터(BDS)를 센싱한다.
이 외에 반도체 소자는 마이크로 프로세서(Micro-Processor)와 연결되거나 메모리 콘트롤러(Memory Controller)와 연결될 수 있으며, 반도체 소자는 마이크로 프로세서로부터 WE*, RAS* 및 CAS*와 같은 제어 신호를 받고, 입출력 회로를 통하여 데이터를 받아서 저장한다. 이러한 반도체 소자는 디램(Dynamic Random Access Memory), 피램(Random Access Memory), 엠램(Random Access Memory), 낸드 플래쉬, CIS(CMOS Image Sensor) 등에 적용할 수 있다. 특히, 디램을 이용하여 데스크탑, 노트북, 서버에 사용되거나, 그래픽 메모리 및 모바일 메모리에도 이용할 수 있으며, 낸드 플래쉬는 메모리 스틱, MMC, SD, CF, xD Picture Card, USB Flash Drive 등과 같은 휴대용 저장 장치, MP3, PMP, 디지털 카메라, 캠코더, 메모리카드, USB, 게임기, 네비게이션, 노트북 및 데스트탑 컴퓨터 및 핸드폰 등 다양한 디지털 어플리케이션에 적용할 수 있으며, CIS는 디지털 기기에서 일종의 전자 필름 역할을 하는 촬상 소자로써, 카메라 폰, 웹 카메라, 의학용 소형 촬영장비에 적용가능하다.
도 5는 본 발명에 따른 반도체 모듈의 구성을 설명하기 위한 블록도이다.
도 5를 참조하면, 반도체 모듈은 모듈 기판상에 탑재된 복수 개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(Command Link) 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크(Data Link)를 포함한다.
이때, 반도체 소자는 예컨대 도 4에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 5에서는 모듈 기판의 전면에 8개의 반도체 소자(chip)들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 5에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 6은 본 발명에 따른 반도체 시스템의 구성을 설명하기 위한 블록도이다.
도 6을 참조하면, 반도체 시스템은 복수 개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈 및 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 제어기(Controller)를 포함한다. 이러한 제어기는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때, 반도체 모듈은 예컨대 도 5에 예시된 반도체 모듈이 사용될 수 있다.
도 7은 본 발명에 따른 전자 유닛 및 전자 시스템의 구성을 설명하기 위한 블록도이다.
도 7의 왼쪽 도면을 참조하면, 본 발명에 따른 전자 유닛(Electronic Unit)은 반도체 시스템(Semiconductor System)과 전기적으로 연결되는 프로세서(Processor)를 포함한다. 이때, 반도체 시스템은 도 6의 반도체 시스템과 동일하다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 7의 오른쪽 도면을 참조하면, 전자 시스템(Electronic System)은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스(Interface)를 포함한다. 이때, 전자 유닛은 도 7의 전자 유닛과 동일하다. 여기서, 인터페이스는 모니터, 키보드, 프린터, 포인팅 디바이스(마우스), USB, 스위치, 카드 리더기, 키패드, 디스펜서, 전화기, 디스플레이 또는 스피커를 포함한다. 하지만 이에 한정되지 않고 변경 가능하다.
전술한 바와 같이, 본 발명은 셀 영역의 실린더 형상 또는 콘케이브 형상의 하부 전극 및 주변회로영역의 바둑판, 메쉬(mesh), 매트릭스(matrix) 또는 격자 구조의 하부 전극을 레저부아 캐패시터로 이용함으로써 유전막과의 면적을 증가시켜 Cs 열화를 최소화할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 반도체 기판 상부에 구비된 복수의 콘택 플러그;
    상기 콘택 플러그와 직접적으로 연결되는 스토리지노드 콘택 플러그;
    상기 스토리지노드 콘택 플러그 및 상기 반도체 기판 사이에 형성된 모스 캐패시터;
    상기 스토리지노드 콘택 플러그 상부에 직접적으로 연결되는 하부 전극;
    상기 하부 전극 상에 구비된 유전막 및 상부전극;
    상기 상부 전극과 접속되는 제1금속 콘택; 및
    상기 스토리지노드 콘택 플러그와 접속되는 제2금속 콘택을 포함하되,
    상기 하부 전극, 상기 유전막 및 상기 상부전극은 주변회로영역의 레저부아 캐패시터에 포함되고, 상기 스토리지노드 콘택 프러그는 라인타입의 구조이고, 상기 하부 전극은 메쉬(mesh) 구조인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
  2. 삭제
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 스토리지노드 콘택 플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
  4. 삭제
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 하부 전극은 상기 메쉬(mesh) 구조 또는 바둑판, 매트릭스(matrix), 격자 구조인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 하부 전극은 티타늄(Ti) 또는 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
  7. 반도체 기판 상에 모스형 캐패시터를 형성하는 단계;
    상기 모스형 캐패시터 상부에 복수의 콘택 플러그를 형성하는 단계;
    상기 복수의 콘택 플러그 상부에 직접적으로 연결되도록 스토리지노드 콘택 플러그를 형성하는 단계;
    상기 스토리지노드 콘택 플러그 상부에 상기 스토리지노드 콘택 플러그와 직접적으로 연결되도록 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 단계;
    상기 상부 전극과 접속되는 제1금속 콘택을 형성하는 단계; 및
    상기 스토리지노드 콘택 플러그와 접속되는 제2금속 콘택을 형성하는 단계를 포함하되,
    상기 하부 전극, 상기 유전막 및 상기 상부 전극은 주변회로영역의 레저부아 캐패시터에 포함되고, 상기 스토리지노드 콘택 플러그는 라인 타입의 구조이고, 상기 하부 전극은 메쉬(mesh) 구조인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 7에 있어서,
    상기 스토리지노드 콘택 플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 7에 있어서,
    상기 상부 전극 및 상기 스토리지노드 콘택 플러그와 각각 연결되는 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터의 제조 방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 7에 있어서,
    상기 하부 전극은 상기 메쉬(mesh) 구조 또는 바둑판, 매트릭스(matrix), 격자 구조인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터의 제조 방법.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 7에 있어서,
    상기 하부 전극은 티타늄(Ti) 또는 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터의 제조 방법.
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