KR101988001B1 - 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 - Google Patents

파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 고주파수 동작에서 유효 커패시턴스 감소를 줄이는 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결되는 파워 디커플링 커패시터를 채용한다. 주변 회로 영역에서, 파워 디커플링 커패시터는 제1군의 디커플링 커패시터들과 제2군의 디커플링 커패시터들 각각은 상호 병렬 연결되고, 제1군 디커플링 커패시터들의 스토리지 전극과 제2군 디커플링 커패시터들의 스토리지 전극은 셀 어레이 영역의 비트라인과 동일 레벨상에서 형성되는 도전층을 통해 전기적으로 직렬 연결되고, 도전층에 전기적으로 병렬 연결되는 금속 배선층을 포함한다.

Description

파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 {Semiconductor memory device having power decoupling capacitor}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 파워 디커플링 커패시터(power decoupling capacitor)를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 예컨대, DRAM (dynamic random access memory)의 집적도가 증가함에 따라 반도체 메모리 장치의 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 또한, 반도체 메모리 장치는 다양한 기능을 가지는 커패시터가 요구되고 있다.
반도체 메모리 장치의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되며, 읽기(read) 동작 및 쓰기(writing) 동작시에는 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음 (fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 반도체 메모리 장치는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 파워 디커플링 커패시터를 포함한다. 파워 디커플링 커패시터(Power Decoupling Capacitor : PDC)는 그 내부 저항으로 인해 고주파수 동작 조건에서 유효 커패시턴스 (effective capacitance)가 현저히 저하되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 고주파수 동작에서 유효 커패시턴스 감소를 줄이는 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일면에 따른 반도체 메모리 장치는, 셀 트랜지스터, 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역, 셀 어레이 영역으로부터 이격된 위치에서, 셀 어레이 영역의 상기 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역, 그리고, 주변 회로 영역에서, 제1군의 디커플링 커패시터들과 제2군의 디커플링 커패시터들 각각은 상호 병렬 연결되고, 제1군 디커플링 커패시터들의 스토리지 전극과 제2군 디커플링 커패시터들의 스토리지 전극은 셀 어레이 영역의 비트라인과 동일 레벨상에서 형성되는 도전층을 통해 전기적으로 직렬 연결되고, 도전층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비한다.
본 발명의 실시예들에 따라, 도전층은 비트라인과 동일한 물질로 구성될 수 있다.
본 발명의 실시예들에 따라, 금속 배선층의 저항 성분은 도전층의 저항 성분 보다 작도록 설정될 수 있다.
본 발명의 실시예들에 따라, 파워 디커플링 커패시터는 반도체 메모리 장치의 동작 전원 전압의 변동을 억제할 수 있다.
본 발명의 실시예들에 따라, 제1군 디커플링 커패시터들의 플레이트 전극은 제1 전원 전압에 전기적으로 연결되고, 제2군 디커플링 커패시터들의 플레이트 전극은 제2 전원 전압에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따라, 제1 전원 전압은 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD), 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT), 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP), 또는 백 바이어스 전압 중 어느 하나이고, 제2 전원 전압은 접지 전압(VSS)일 수 있다.
본 발명의 실시예들에 따라, 제1 전원 전압은 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD)이고, 제2 전원 전압은 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT) 또는 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP)일 수 있다.
본 발명의 실시예들에 따라, 셀 커패시터 및 디커플링 커패시터는 실린더 구조 또는 필라 구조로 형성될 수 있다.
본 발명의 일면에 따른 반도체 메모리 장치는, 셀 트랜지스터, 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역, 셀 어레이 영역으로부터 이격된 위치에서, 셀 어레이 영역의 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역, 그리고 주변 회로 영역에서, 제1군의 디커플링 커패시터들과 제2군의 디커플링 커패시터들 각각은 상호 병렬 연결되고, 제1군 디커플링 커패시터들의 플레이트 전극과 제2군 디커플링 커패시터들의 플레이트 전극은 전기적으로 직렬 연결되고, 제1군 및 제2군 디커플링 커패시터들의 플레이트층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비한다.
본 발명의 실시예들에 따라, 금속 배선층의 저항 성분은 플레이트 전극의 저항 성분 보다 작도록 설정될 수 있다.
상술한 본 발명의 반도체 메모리 장치는, 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터를 채용한다. 파워 디커플링 커패시터에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 금속 배선층이 도전층에 병렬 연결되어 도전층의 저항 성분을 감쇄시킨다. 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킨다. 이에 따라, 반도체 메모리 장치가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제1예의 도면이다.
도 2는 도 1의 반도체 메모리 장치의 파워 디커플링 커패시터의 등가 회로도이다.
도 3은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제2 예의 도면이다.
도 4는 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제3 예의 도면이다.
도 5는 도 4의 반도체 메모리 장치의 파워 디커플링 커패시터의 등가 회로도이다.
도 6은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제4 예의 도면이다.
도 7은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터의 유효 커패시턴스 특성을 평가한 결과를 나타낸 파형도이다.
도 8은 본 명세서에서 구현되는 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치의 블락 다이어그램이다.
도 9는 도 8의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 10은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨터 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치에서 파워 디커플링 커패시터를 형성하기 위하여 메모리 셀 어레이 영역에 형성되는 셀 커패시터와 동일한 구조를 이용하여 주변 회로 영역에 큰 용량의 파워 디커플링 커패시터를 형성하는 기술이 개발되고 있다. 특히, 메모리 셀 어레이 영역에서 비트 라인 위에 커패시터가 형성되는 COB (capacitor over bit line) 형의 스토리지 노드를 채용하면서 셀 커패시터와 파워 디커플링 커패시터를 동시에 형성하는 기술이 개발되고 있다.
도 1은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제1예의 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 셀 커패시터(102)가 형성되어 있는 셀 어레이 영역(A)과 디커플링 커패시터들(104a-104f)이 형성되어 있는 주변 회로 영역(B)을 포함한다. 주변 회로 영역(B)은 셀 어레이 영역(A)의 근방에서 셀 어레이 영역(A)과 이격된 위치에 있다. 셀 커패시터(102)와 디커플링 커패시터(104a-104f)는 커패시턴스를 향상시키기 위하여 실린더 구조를 갖는다. 실린더 구조에 의해 커패시터 전극 면적이 증가되고, 증가된 면적은 커패시터의 커패시턴스를 증가시킨다.
셀 어레이 영역(A)에는 기판(105) 상에서 각각 셀 트랜지스터를 구성하는 복수의 게이트 전극(120a)과, 기판(105)에서 게이트 전극(120a)의 양측에 각각 형성된 제1 소스/드레인(126a) 및 제2 소스/드레인(126b)을 포함한다. 셀 어레이 영역(A)에서, 게이트 전극(120a)의 양 측에 있는 제1 소스/드레인(126a) 및 제2 소스/드레인(126b) 위에는 각각 자기정렬 콘택(125a)이 형성되어 있다. 자기정렬 콘택(125a)은 기판(105)상에 형성된 복수의 게이트 전극(120a)중 상호 인접해 있는 2개의 게이트 전극(120a) 사이에서 게이트 전극(120a) 및 그 측벽에 형성된 절연 스페이서(122)에 의하여 자기정렬되도록 형성되어 있다.
제1 소스/드레인(126a)에는 자기정렬 콘택(125a) 및 베리드 콘택 (buried contact)(130a)을 통해 셀 커패시터(102)가 연결되어 있다. 제2 소스/드레인(126b)에는 자기정렬 콘택(125a) 및 다이렉트 콘택 (direct contact)(128)을 통해 비트 라인(129a)이 연결되어 있다. 셀 커패시터(102)는 스토리지 전극(135a), 유전막(136a) 및 플레이트 전극(137a)을 포함한다. 셀 커페시터(102)는 기판(105)상에서 파워 디커플링 커패시터(103)를 구성하는 복수의 디커플링 커패시터(104a-104f)와 동일 레벨에 형성될 수 있다.
셀 어레이 영역(A)에서, 베리드 콘택(130a)은 층간 절연막(127a)을 관통하여 형성된다. 셀 어레이 영역(A) 및 주변 회로 영역(B)에서, 스토리지 전극(135a, 135b)은 몰드 산화막(mold oxide)(132a, 132b) 위에 형성된다. 셀 어레이 영역(A)의 베리드 콘택(130a)은 게이트 전극층(120a) 및 그 측벽 스페이서(122)에 의해 자기정렬되는 자기정렬 콘택(self-align contact)(125a)를 통해 반도체 기판(105)의 활성 영역, 보다 구체적으로는 소자 분리 영역(110)에 의해 한정되는 활성 영역에 형성되어 있는 제1 소스/드레인 영역(126a)에 전기적으로 연결된다. 게이트 전극층(120a)의 상면은 캡핑층(124a)으로 덮여 있다.
주변 회로 영역(B)에는 셀 어레이 영역(A)에 있는 자기정렬 콘택(125a)과 동일 레벨상에 하부 도전층(125b)이 형성되어 있다. 자기정렬 콘택(125a) 및 하부 도전층(125b)은 동시에 형성되며 상호 동일 물질로 이루어질 수 있다.
주변 회로 영역(B)에서, 하부 도전층(125b) 위에는 층간 절연막(127b)을 사이에 두고 제1 도전층(129b)이 적층되어 있다. 제1 도전층(129b)은 파워 디커플링 커패시터(103)의 중간 노드를 구성한다. 제1 도전층(129b)은 셀 어레이 영역(A)에 형성된 비트 라인(129a)과 동일 레벨상에 형성되고 비트 라인(129a)과 동일한 물질로 구성될 수 있다. 예컨대, 제1 도전층(129b)은 폴리실리콘으로 이루어질 수 있다.
주변 회로 영역(B)에서, 디커플링 커패시터들(104a-104f) 각각은 스토리지 전극(135b), 유전막(136b) 및 플레이트 전극(137b, 137c)을 포함한다. 주변 회로 영역(B)에 형성되어 있는 스토리지 전극(135b), 유전막(136b) 및 플레이트 전극(137b, 137c)은 각각 셀 어레이 영역(A)에 형성되어 있는 스토리지 전극(135a), 유전막(136a) 및 플레이트 전극(137a)과 동일 레벨에 형성되며, 각각 동일 물질로 구성될 수 있다.
주변 회로 영역(B)에서, 디커플링 커패시터들(104a-104f)은, 예시적으로 6개로 구성되고, 3개씩 병렬 연결되는 구조를 갖는다. 즉, 104a-104c 디커플링 커패시터들은 스토리지 전극들(135b)이 제1 도전층(129b)에 연결되고, 제1 플레이트 전극들(137b)이 제1 메탈 콘택(139a)을 통해 제1 금속 배선층(140a)에 연결되어 병렬 연결된다. 104d-104f 디커플링 커패시터들은 스토리지 전극들(135b)이 제1 도전층(129b)에 연결되고, 제2 플레이트 전극들(137c)이 제2 메탈 콘택(139b)을 통해 제2 금속 배선층(140b)에 연결되어 병렬 연결된다.
제1 금속 배선층(140a)은 제1 전원 전압, 예컨대 반도체 메모리 장치(100)의 외부로부터 인가되는 전원 전압(VDD)에 전기적으로 연결되어, 제1 플레이트 전극(137b)으로 전원 전압(VDD)이 인가된다. 제2 금속 배선층(140b)은 제2 전원 전압, 예컨대 접지 전압(VSS)에 전기적으로 연결되어, 제2 플레이트 전극(137c)으로 접지 전압(VSS)이 인가된다. 제1 전원 전압에는 전원 전압(VDD) 이외에 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT), 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP) 또는 백 바이어스 전압(VBB) 중 어느 하나일 수 있다.
104a-104c 디커플링 커패시터들과 104d-104f 디커플링 커패시터들은 제1 도전층(129b)을 통해 직렬 연결된다. 이러한 구조를 2 스테이지 셀 타입(two stage cell type)의 파워 디커플링 커패시터(103)라고 칭하고, 개략적으로 도 2와 같은 등가 회로를 구성한다.
도 2를 참조하면, 파워 디커플링 커패시터(103)는 병렬 연결된 104a-104c 디커플링 커패시터들로 구성되는 제1 커패시터(C1)와 병렬 연결된 104d-104f 디커플링 커패시터들로 구성되는 제2 커패시터(C2)로 구성된다. 제1 커패시터(C1)의 일단은 전원 전압(VDD)에 전기적으로 연결되고, 제2 커패시터(C2)의 일단은 접지 전압(VSS)에 전기적으로 연결된다. 제1 및 제2 커패시터들(C1, C2)의 다른 일단들은, 도 1의 제1 도전층(129b)에 대응된다.
제1 도전층(129b)은 104a-104c 디커플링 커패시터들과 104d-104f 디커플링 커패시터들의 스토리지 전극(135b)과 연결된다. 스토리지 전극(135b)과 제1 도전층(129b) 사이의 접촉 저항 성분(RBC)과 제1 도전층(129b)의 저항 성분(RBLP)이 제1 및 제2 커패시터들(C1, C2)의 다른 일단에 나타난다. 제1 도전층(129b)은 셀 어레이 영역(A)에서 비트 라인(129a)과 동일 레벨상에 형성된다. 비트 라인(129a)의 제조 공정에서 비트 라인(129a)의 증착 두께가 작아지면, 제1 도전층(129b)의 두께도 동일하게 작아진다. 이에 따라, 제1 도전층(129b)의 저항 성분(RBLP)이 커지게 된다.
파워 디커플링 커패시터(103)에서, 제1 도전층(129b)의 저항 성분(RBLP)이 커지게 되면, 반도체 메모리 장치(100)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(103)의 유효 커패시턴스가 감소하는 문제점이 발생된다. 파워 디커플링 커패시터(103)의 유효 커패시턴스 저하를 방지하기 위하여, 파워 디커플링 커패시터(103)의 중간 노드인 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시키기 위한 제3 금속 배선층(140c, 도 1)을 제1 도전층(129b)에 연결시킨다.
도 1에서, 제3 금속 배선층(140c)은 제3 메탈 콘택(139c)을 통해 제1 도전층(129b)에 연결된다. 제3 금속 배선층(140c)은 제1 및 제2 금속 배선층(140a, 140b)과 동일 레벨에 형성되며, 각각 동일 물질로 구성될 수 있다. 제1 내지 제3 금속 배선층들(140a, 140b, 140c)은 제1 도전층(129b)의 저항 성분(RBLP) 보다 작은 저항 값을 갖는 도전성 물질로 구성될 수 있다. 예컨대, 제1 내지 제3 금속 배선층들(140a, 140b, 140c)은 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 타이타늄텅스텐(TiW), 니켈크롬(NiCr), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlxNy), 탄탈륨 질화물(TaNx), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 또는 그 조합물로 이루어질 수 있다.
제3 금속 배선층(140c)은 제1 도전층(129b)에 병렬 연결되는 구조를 갖는다. 도 2에 도시된 바와 같이, 제3 금속 배선층(140c)의 저항 성분(RMETAL)은 제1 도전층(129b)의 저항 성분(RBLP)에 병렬 연결되어, 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(100)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(103)의 유효 커패시턴스 감소를 줄일 수 있다.
본 실시예의 파워 디커플링 커패시터(103)는 전원 노이즈 제거를 위하여 전원 전압(VDD))과 접지 전압(VSS) 사이에 연결되는 경우에 대하여 설명하고 있다. 이외에, 파워 디커플링 커패시터(103)는 대용량 커패시터를 필요로 하는 회로에 이용될 수 있다. 파워 디커플링 커패시터(103)는 특정 노드 전압의 노이즈 제거를 위한 로우 패스 필터(low pass filter)로도 이용될 수 있고, 고전압 발생을 위하여 전하를 펌핑하는 킥 동작(kicker)에도 이용될 수 있다.
도 3은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제2 예의 도면이다. 도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 3의 반도체 메모리 장치(300)에서, 셀 어레이 영역(A)과 주변 회로 영역(B)에 형성되어 있는 셀 커패시터(302)와 디커플링 커패시터들(304a-304f)은 필라(pillar) 구조를 갖는다. 필라 구조에 의해 커패시터 전극 면적이 증가되고, 증가된 면적은 커패시터의 커패시턴스를 증가시킨다. 파워 디커플링 커패시터(303)는 병렬 연결된 304a-304c 디커플링 커패시터와 병렬 연결된 304d-304f 디커플링 커패시터가 제1 도전층(129b)을 직렬 연결 선 즉, 중간 노드로 이용한다.
파워 디커플링 커패시터(303)에서, 중간 노드인 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시키기 위해, 제1 도전층(129b)에 제3 금속 배선층(140c)이 병렬 연결된다. 제3 금속 배선층(140c)의 저항 성분(RMETAL)은 제1 도전층(129b)의 저항 성분(RBLP)에 병렬 연결되어, 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(300)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(303)의 유효 커패시턴스 감소를 줄일 수 있다.
도 4는 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제3 예의 도면이다. 도 4에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 4에서, 반도체 메모리 장치(400)에서, 셀 어레이 영역(A)과 주변 회로 영역(B)에 형성되어 있는 셀 커패시터(402)와 디커플링 커패시터들(404a-404f)은 실린더 구조를 갖는다. 파워 디커플링 커패시터(403)는 병렬 연결된 404a-404c 디커플링 커패시터와 병렬 연결된 404d-404f 디커플링 커패시터의 플레이트 전극(437b)을 직렬 연결 선 즉, 중간 노드로 이용한다.
404a-404c 디커플링 커패시터들의 스토리지 전극(135b)은 제1 도전층(429b)에 연결되고, 404d-404f 디커플링 커패시터들의 스토리지 전극(135b)은 제2 도전층(429c)에 연결된다. 404a-404f 디커플링 커패시터들의 플레이트 전극(437b)은 병렬 연결되어 파워 디커플링 커패시터(403)의 중간 노드를 구성한다. 예컨대, 스토리지 전극(135b)과 플레이트 전극(437b)은 폴리실리콘으로 이루어질 수 있다.
제1 및 제2 도전층들(429b, 429c)은 셀 어레이 영역(A)에 형성된 비트 라인(129a)과 동일 레벨상에 형성되고, 비트 라인(129a)과 동일한 물질로 구성될 수 있다. 예컨대, 제1 및 제2 도전층들(429b, 429c)은 폴리실리콘으로 이루어질 수 있다.
제1 도전층(429b)은 제1 메탈 콘택(439a)을 통해 제1 금속 배선층(440a)에 연결되고, 제2 도전층(429c)은 제2 메탈 콘택(439b)을 통해 제2 금속 배선층(440b)에 연결된다. 제1 금속 배선층(440a)은 전원 전압(VDD)에 전기적으로 연결되어, 제1 도전층(429b)으로 전원 전압(VDD)이 인가된다. 제2 금속 배선층(440b)은 접지 전압(VSS)에 전기적으로 연결되어, 제2 도전층(429c)으로 접지 전압(VSS)이 인가된다.
404a-404c 디커플링 커패시터들과 104d-104f 디커플링 커패시터들은 플레이트 전극(437b)을 통해 직렬 연결된다. 파워 디커플링 커패시터(403)은 개략적으로 도 5와 같은 등가 회로를 구성한다.
도 5를 참조하면, 파워 디커플링 커패시터(403)는 병렬 연결된 404a-404c 디커플링 커패시터들로 구성되는 제1 커패시터(C1)와 병렬 연결된 404d-404f 디커플링 커패시터들로 구성되는 제2 커패시터(C2)로 구성된다. 제1 커패시터(C1)의 일단은 전원 전압(VDD)에 전기적으로 연결되고, 제2 커패시터(C2)의 일단은 접지 전압(VSS)에 전기적으로 연결된다. 제1 및 제2 커패시터들(C1, C2)의 다른 일단들은, 도 4의 플레이트 전극(437b)에 대응된다.
플레이트 전극(437b)의 제조 공정에서 증착 두께가 작아지면, 플레이트 전극(437b)의 저항 성분(RP - POLY)이 커지게 된다. 플레이트 전극(437b)의 저항 성분(RP -POLY)이 커지게 되면, 반도체 메모리 장치(400)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(403)의 유효 커패시턴스가 감소하는 문제점이 발생된다. 파워 디커플링 커패시터(403)의 유효 커패시턴스 저하를 방지하기 위하여, 파워 디커플링 커패시터(403)의 중간 노드인 플레이트 전극(437b)의 저항 성분(RP - POLY)을 감쇄시키기 위한 제3 금속 배선층(440c, 도 4)을 플레이트 전극(437b)에 연결시킨다.
도 4에서, 제3 금속 배선층(440c)은 제3 메탈 콘택(439c)을 통해 플레이트 전극(437b)에 연결된다. 제3 금속 배선층(440c)은 제1 및 제2 금속 배선층(440a, 440b)과 동일 레벨에 형성되며, 각각 동일 물질로 구성될 수 있다. 제1 내지 제3 금속 배선층들(440a, 440b, 440c)은 플레이트 전극(437b)의 저항 성분(RP - POLY) 보다 작은 저항 값을 갖는 도전성 물질로 구성될 수 있다. 예컨대, 제1 내지 제3 금속 배선층들(440a, 440b, 440c)은 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 타이타늄텅스텐(TiW), 니켈크롬(NiCr), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlxNy), 탄탈륨 질화물(TaNx), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 또는 그 조합물로 이루어질 수 있다.
제3 금속 배선층(440c)은 플레이트 전극(437b)에 병렬 연결되는 구조를 갖는다. 도 5에 도시된 바와 같이, 제3 금속 배선층(440c)의 저항 성분(RMETAL)은 플레이트 전극(437b)의 저항 성분(RP - POLY)에 병렬 연결되어, 플레이트 전극(437b)의 저항 성분(RP - POLY)을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(400)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(403)의 유효 커패시턴스 감소를 줄일 수 있다.
도 6은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제4 예의 도면이다. 도 6에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 6의 반도체 메모리 장치(600)에서, 셀 어레이 영역(A)과 주변 회로 영역(B)에 형성되어 있는 셀 커패시터(602)와 디커플링 커패시터들(604a-604f)은 필라(pillar) 구조를 갖는다. 파워 디커플링 커패시터(603)는 병렬 연결된 604a-604c 디커플링 커패시터와 병렬 연결된 604d-604f 디커플링 커패시터가 플레이트 전극(637b)을 직렬 연결 선 즉, 중간 노드로 이용한다.
파워 디커플링 커패시터(603)에서, 중간 노드인 플레이트 전극(637b)의 저항 성분(RBLP)을 감쇄시키기 위해, 플레이트 전극(637b)에 제3 금속 배선층(640c)이 병렬 연결된다. 제3 금속 배선층(640c)은 플레이트 전극(637b)에 병렬 연결되어, 플레이트 전극(637b)의 저항 성분을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(600)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(603)의 유효 커패시턴스 감소를 줄일 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터의 유효 커패시턴스 특성을 평가한 결과를 나타낸 파형도이다.
도 7은 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터(PDC)를 사용하였고, 파워 디커플링 커패시터(PDC)의 중간 노드로 플레이트 전극이 이용된 도 6의 실시예에 대한 평가이다. A 파형은 중간 노드인 플레이트 전극에 제3 도전층의 병렬 연결되지 않는 경우를 나타내고, B 파형은 중간 노드인 플레이트 전극에 제3 도전층이 병렬 연결된 경우를 나타낸다. A, B 파형 모두 고주파 동작시 유효 커패시턴스가 현저히 저하되었다. 그렇지만, B 파형은 A 파형에 비해 유효 커패시턴스 감소 특성이 줄어들었다. 이로부터, 본 발명에 따른 파워 디커플링 커패시터(PDC)는 고주파 특성이 개선된 것을 확인할 수 있다.
본 실시예들에서 설명되는 파워 디커플링 커패시터들(PDCs)은 도 8과 같은 반도체 메모리 장치, 예컨대, DDR-SDRAM에 포함될 수 있다.
도 8을 참조하면, DDR-SDRAM(800)은 DRAM 셀을 포함하는 메모리 셀 어레이(801) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들을 구비할 수 있다. 예컨대, 타이밍 레지스터(802)는 칩 선택 신호(CS)가 비활성화 레벨 (예컨대 로직 하이)에서 활성화 레벨 (예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(802)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(CMD) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(802)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(804)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(804)에 저장될 수 있다. 프로그래밍 레지스터(804)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(806)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(806)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(808)를 통하여 칼럼 디코더(810)나 출력 버퍼(812)로 제공할 수 있다.
어드레스 레지스터(820)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(822)를 통하여 로우 디코더(824)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(808)를 통하여 칼럼 디코더(810)로 제공될 수 있다. 로우 어드레스 버퍼(822)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(824)로 제공할 수 있다. 또한, 어드레스 레지스터(820)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(826)로 제공할 수 있다.
로우 디코더(824)는 로우 어드레스 버퍼(822)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(810)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(800)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
감지 증폭기(830)는 로우 디코더(824)와 칼럼 디코더(810)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(812)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(832)를 통하여 메모리 셀 어레이(801)로 제공되며, 입출력 컨트롤러(834)는 데이터 입력 레지스터(832)를 통한 데이터 전달 동작을 제어할 수 있다.
DDR-SDRAM(800)은 메모리 셀 어레이(801) 및 각종 회로 블록들을 구동하는 다양한 전압들(VDD, VINT, VPP, VBB)이 사용될 수 있다. 전원 전압(VDD)은 DDR-SDRAM(800) 외부로부터 인가되는 동작 전원이고, 내부 전원 전압(VINT)은 전원 전압(VDD)으로부터 발생되고 전원 전압(VDD) 보다 낮은 전압 레벨을 가질 수 있다. 내부 전원 전압(VINT)은 메모리 셀 어레이(801)를 포함하는 코아 블락의 전원 전압으로 사용될 수 있다. 승압 전압(VPP)은 전원 전압(VDD)으로부터 발생되고 전원 전압(VDD) 보다 높은 전압 레벨을 가질 수 있다. 승압 전압(VPP)은 메모리 셀 어레이(801)의 워드라인을 활성화시키는 전압으로 사용될 수 있다. 백 바이어스 전압(VBB)은 트랜지스터의 누설 전류를 방지하기 위하여 기판에 인가되는 전압으로 사용될 수 있다.
DDR-SDRAM(800)은 전원 전압(VDD), 내부 전원 전압(VINT), 승압 전압(VPP) 및 백 바이어스 전압(VBB) 각각의 전압 변동을 억제하기 위하여 파워 디커플링 커패시터(PDC)를 이용한다. 파워 디커플링 커패시터(PDC)의 제1 전극에는 전원 전압(VDD), 내부 전원 전압(VINT), 승압 전압(VPP) 또는 백 바이어스 전압(VBB)이 연결되고, 제2 전극에는 접지 전압이 연결될 수 있다. 또한, 파워 디커플링 커패시터(PDC)의 제1 전극에는 내부 전원 전압(VINT) 또는 승압 전압(VPP)이 연결되고, 제2 전극에는 전원 전압(VDD)이 연결될 수 있다.
파워 디커플링 커패시터(PDC)는 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터일 수 있다. 제1 예의 파워 디커플링 커패시터(PDC)에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 도전층에 금속 배선층이 병렬 연결되어 도전층의 저항 성분을 감쇄시킬 수 있다. 제2 예의 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킬 수 있다. 이에 따라, 고주파수 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.
도 9는 도 8의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 9를 참조하면, 메모리 시스템(900)은 메모리 모듈(910) 및 메모리 콘트롤러(920)을 포함할 수 있다. 메모리 모듈(910)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(930)를 장착할 수 있다. 반도체 메모리 장치(930)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(930)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(931)과 하나 이상의 슬레이브 칩(932)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(931)과 슬레이브 칩(932)은 본 발명의 실시예들에 따른 파워 디커플링 커패시터(PDC)를 포함할 수 있다. 파워 디커플링 커패시터(PDC)는 마스터 칩(931)과 슬레이브 칩(932) 각각에서 사용되는 다양한 전압들의 전압 변동을 억제하기 위하여 이용된다. 파워 디커플링 커패시터(PDC)는 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터일 수 있다. 제1 예의 파워 디커플링 커패시터(PDC)에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 도전층에 금속 배선층이 병렬 연결되어 도전층의 저항 성분을 감쇄시킬 수 있다. 제2 예의 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킬 수 있다. 이에 따라, 고주파수 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.
메모리 모듈(910)은 시스템 버스를 통해 메모리 콘트롤러(920)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(910)과 메모리 콘트롤러(920) 사이에서 송수신될 수 있다.
도 10은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨터 시스템을 나타내는 블록도이다.
도 10을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨터 시스템(1000)에 본 발명의 반도체 메모리 장치가 램(1020)으로 장착될 수 있다. 램(1020)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1020)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1020)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨터 시스템(1000)은 중앙 처리 장치(1010), 램(1020), 유저 인터페이스(1030)와 불휘발성 메모리(1040)를 포함하며, 이들 구성요소는 각각 버스(1050)에 전기적으로 연결되어 있다. 중앙 처리 장치(1010)에 의한 처리 결과는 램(1020) 및/또는 불휘발성 메모리(1040)에 저장될 수 있다. 유저 인터페이스(1030)는 입력 장치들과 출력 장치들을 포함할 수 있다. 입력 장치들은 키보드, 카메라 등을 포함하고, 입력 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력 데이터들은 램(1020) 및/또는 불휘발성 메모리(1040)에 저장될 수 있다. 출력 장치들은 램(1020) 또는 불휘발성 메모리(1040)에 저장된 데이터를 출력한다. 출력 장치들은 디스플레이 장치 또는 스피커 등을 포함할 수 있다. 불휘발성 메모리(1040)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
컴퓨터 시스템(1000)에서, 램(1020)은, 본 발명의 실시예들에 따른 파워 디커플링 커패시터(PDC)를 포함할 수 있다. 파워 디커플링 커패시터(PDC)는 램(1020)에서 사용되는 다양한 전압들의 전압 변동을 억제하기 위하여 이용된다. 파워 디커플링 커패시터(PDC)는 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터일 수 있다. 제1 예의 파워 디커플링 커패시터(PDC)에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 도전층에 금속 배선층이 병렬 연결되어 도전층의 저항 성분을 감쇄시킬 수 있다. 제2 예의 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킬 수 있다. 이에 따라, 고주파수 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 셀 트랜지스터, 상기 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역;
    상기 셀 어레이 영역으로부터 이격된 위치에서, 상기 셀 어레이 영역의 상기 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역;
    상기 주변 회로 영역에서, 상기 복수의 디커플링 커패시터들 중 제1군 디커플링 커패시터들과 제2군 디커플링 커패시터들 각각은 상호 병렬 연결되고, 상기 제1군 디커플링 커패시터들의 스토리지 전극과 상기 제2군 디커플링 커패시터들의 스토리지 전극은 상기 셀 어레이 영역의 상기 비트라인과 동일 레벨상에서 형성되는 도전층을 통해 전기적으로 직렬 연결되고, 상기 도전층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 도전층은 상기 비트라인과 동일한 물질로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 금속 배선층의 저항 성분은 상기 도전층의 저항 성분 보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 파워 디커플링 커패시터는 상기 반도체 메모리 장치의 동작 전원 전압의 변동을 억제하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1군 디커플링 커패시터들의 플레이트 전극은 제1 전원 전압에 전기적으로 연결되고, 상기 제2군 디커플링 커패시터들의 플레이트 전극은 제2 전원 전압에 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 전원 전압은 상기 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD), 상기 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT), 상기 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP), 또는 백 바이어스 전압 중 어느 하나이고, 상기 제2 전원 전압은 접지 전압(VSS)인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 전원 전압은 상기 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD)이고, 상기 제2 전원 전압은 상기 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT) 또는 상기 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP)인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 셀 커패시터 및 상기 디커플링 커패시터는 실린더 구조 또는 필라 구조로 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  9. 셀 트랜지스터, 상기 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역;
    상기 셀 어레이 영역으로부터 이격된 위치에서, 상기 셀 어레이 영역의 상기 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역;
    상기 주변 회로 영역에서, 상기 복수의 디커플링 커패시터들 중 제1군 디커플링 커패시터들과 제2군 디커플링 커패시터들 각각은 상호 병렬 연결되고, 상기 제1군 디커플링 커패시터들의 플레이트 전극과 상기 제2군 디커플링 커패시터들의 플레이트 전극은 전기적으로 직렬 연결되고, 상기 제1군 및 상기 제2군 디커플링 커패시터들의 플레이트층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 금속 배선층의 저항 성분은 상기 플레이트 전극의 저항 성분 보다 작은 것을 특징으로 하는 반도체 메모리 장치.
KR1020130013484A 2012-03-13 2013-02-06 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 KR101988001B1 (ko)

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