JP2007102970A - 半導体記憶装置、電子機器および半導体記憶装置の読み出し方法 - Google Patents

Abstract

【課題】強誘電体メモリ装置の読み出し特性を向上させる技術を提供する。
【解決手段】強誘電体メモリ装置のビット線ＢＬ、ＢＬｂ間にシールド線ＳＬを設け、選択プレート線ＰＬ＜０＞の立ち上がり（活性化）の前にシールド線ＳＬの電位を下げることにより、ビット線ＢＬ、ＢＬｂの電位が低下し、これに対応して強誘電体キャパシタに印加される電圧が上昇する。その結果、強誘電体キャパシタから取り出せる電荷量が増大し、読み出しマージンが向上する。
【選択図】図１

Description

本発明は、半導体記憶装置、それを備えた電子機器および半導体記憶装置の読み出し方法に関し、特に、強誘電体膜を用いた容量部を有する半導体記憶装置等に関するものである。

強誘電体メモリ（ＦｅＲＡＭ、Ferroelectric Random Access Memory）は、強誘電体材料の分極と電界との間に見られるヒステリシス特性を利用して情報を記憶させるものであり、その高速性、低消費電力性および不揮発性などの観点から注目されている。

メモリセルアレイを構成する各強誘電体メモリセルは、強誘電体膜を用いた容量部とトランジスタ部より成り、容量部の一端はプレート線と接続され、容量部の他端はトランジスタ部を介してビット線に接続される。

かかる構成のメモリセルの読み出し動作は、プレート線に電源電圧を印加した際にビット線上に流れる電荷量を検出することで行われる。即ち、非線形な容量特性を有する強誘電体容量部と、線形な容量特性で近似されるビット線容量とを直列回路とみたときの、読み出し電圧の容量分配を利用して行うことができる。

従って、強誘電体容量部には、電源電圧からビット線の電圧を差し引いた電圧しか印加されず、ビット線容量の増大により、後述するヒステリシス曲線の飽和領域を利用した読み出しを行うことができない、即ち、読み出しマージンが劣化するという問題があった。
また、ビット線の容量が大きすぎると、強誘電体容量部に印加される電圧は大きくなるものの、かかる容量部からの電荷量がビット線に現われにくくなる。即ち、“０”データと“１”データの電位差が小さくなり、読み出しにくくなる。

一方、ビット線の容量が小さすぎる場合には、容量部に印加される電圧が小さくなり、充分な電荷量を読み出せない。

このような問題に関し、例えば、下記特許文献１には、データの読み出し時にビット線（ＢＬ）へ出力された電荷をキャパシタ（Ｃ５）へ転送するためのマイナス電圧発生回路（９）等を設け、プレート線へ電圧を印加してもビット線の電位が変動しないようにする技術が開示されている（例えば図３参照、括弧内の符号は特許文献１中のものである）。
特開２００２−１３３８５７号公報

しかしながら、上記特許文献１に開示された手法では、周辺回路の規模が大きくなり、強誘電体メモリ装置の高集積化や小面積化を図ることができない。

また、強誘電体メモリの微細化が進むにつれ、ビット線容量の増加は顕著となり、その対策が重要となる。

本発明は、強誘電体メモリ装置の読み出し特性の向上を図ることを目的とする。

（１）本発明の半導体記憶装置は、（ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、（ｂ）前記メモリセルの容量部の一端を第１方向に接続する複数の第１配線と、（ｃ）前記メモリセルの容量部の他端を第２方向に接続する第２配線と、（ｄ）前記第１配線とほぼ平行に第１方向に延在する第３配線と、（ｅ）前記第２配線の電位を第１電位から前記第１電位より高い第２電位へ変化させた際の前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出す手段と、を有する半導体記憶装置であって、（ｆ）前記第２配線の電位を前記第１電位から前記第２電位へ変化させる前に、前記第３配線の電位を前記第２電位から前記第１電位に変化させるものである。

かかる構成によれば、読み出し時における、第２配線の電位の第１電位から第２電位への変化の前に、第１配線とほぼ平行な第３配線の電位を第２電位から第１電位に変化させることができるため、読み出し時における第１配線の電位の上昇が抑えられ、読み出しマージンを増加させることができる。

（２）本発明の半導体記憶装置は、（ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、（ｂ）前記メモリセルの容量部の一端を第１方向に接続する複数の第１配線と、（ｃ）前記複数の第１配線のそれぞれにそのソース、ドレイン領域が接続された複数のｎチャネル型ＭＩＳＦＥＴと、（ｄ）前記メモリセルの容量部の他端を第２方向に接続する第２配線と、（ｅ）前記第１配線とほぼ平行に第１方向に延在する第３配線と、（ｆ）前記第２配線の電位を第１電位から前記第１電位より高い第２電位へ変化させた際の前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出す手段と、を有する半導体記憶装置であって、（ｇ）前記第２配線の電位を前記第１電位から前記第２電位へ変化させる前に、前記第３配線の電位を前記第２電位から前記第１電位に変化させる手段と、（ｈ）前記第２配線の電位を第１電位から前記第２電位へ変化させる前に、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極を前記第１電位より低い第３電位に維持する手段と、を有するものである。

かかる構成によれば、読み出し時における、第２配線の電位の第１電位から第２電位への変化の前に、第１配線とほぼ平行な第３配線の電位を第２電位から第１電位に変化させることができるため、読み出し時における第２配線の電位の上昇が抑えられ、読み出しマージンを増加させることができる。

さらに、第２配線の電位の第１電位から第２電位への変化の前に、ｎチャネル型ＭＩＳＦＥＴのゲート電極を第１電位より低い第３電位に維持することにより、第１配線からのリーク電流を低減することができる。

（３）本発明の電子機器は、前記半導体記憶装置を有するものである。ここで「電子機器」とは、本発明にかかる半導体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記半導体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。

（４）本発明の半導体記憶装置の読み出し方法は、（ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、（ｂ）前記メモリセルの容量部の一端を第１方向に接続する複数の第１配線と、（ｃ）前記メモリセルの容量部の他端を第２方向に接続する第２配線と、（ｄ）前記第１配線とほぼ平行に第１方向に延在する第３配線と、を有する半導体記憶装置の読み出し方法であって、（ｅ）前記第３配線の電位を第１電位から前記第１電位より低い第２電位へ変化させるステップと、（ｆ）前記（ｅ）のステップの後、前記メモリセルアレイのうち選択すべきメモリセルの前記第２配線の電位を前記第２電位から前記第１電位へ変化させるステップと、（ｇ）前記（ｆ）のステップの後、前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出すステップと、を有するものである。

かかる方法によれば、第１配線とほぼ平行な第３配線の電位を第１電位から第２電位に変化させた後、第２配線の電位を第１電位から第２電位へ変化させ、第１配線の電位の変化により読み出しを行うことができるため、読み出し時における第１配線の電位の上昇が抑えられ、読み出しマージンを増加させることができる。

（５）本発明の半導体記憶装置の読み出し方法は、（ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、（ｂ）前記メモリセルの容量部の一端を第１方向に接続する複数の第１配線と、（ｃ）前記複数の第１配線のそれぞれにそのソース、ドレイン領域が接続された複数のｎチャネル型ＭＩＳＦＥＴと、（ｄ）前記メモリセルの容量部の他端を第２方向に接続する第２配線と、（ｅ）前記複数の第１配線とほぼ平行に延在する第３配線と、を有する半導体記憶装置の読み出し方法であって、（ｆ）前記第３配線の電位を第１電位から前記第１電位より低い第２電位へ変化させるステップと、（ｇ）前記ｎチャネル型ＭＩＳＦＥＴのゲート電極を前記第２電位より低い第３電位に維持するステップと、（ｈ）前記（ｆ）および（ｇ）のステップの後、前記メモリセルアレイのうち選択すべきメモリセルの前記第２配線の電位を前記第２電位から前記第１電位へ変化させるステップと、（ｉ）前記（ｈ）のステップの後、前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出すステップと、を有するものである。

かかる方法によれば、第１配線とほぼ平行な第３配線の電位を第１電位から第２電位に変化させた後、第２配線の電位を第１電位から第２電位へ変化させ、第１配線の電位の変化により読み出しを行うことができるため、読み出し時における第１配線の電位の上昇が抑えられ、読み出しマージンを増加させることができる。

さらに、ｎチャネル型ＭＩＳＦＥＴのゲート電極を第３電位に維持することにより、第１配線からのリーク電流を低減することができる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

＜実施の形態１＞
（回路構成の説明）
まず、本実施の形態の強誘電体メモリ装置（半導体記憶装置）の回路構成について説明する。

図１は、本実施の形態の強誘電体メモリ装置の構成を示す回路図である。図示するように、０〜ｎのワード線（配線）ＷＬおよびプレート線（配線）ＰＬは第１方向に延在し、ビット線（ビット線対、配線）ＢＬ、ＢＬｂは、第１方向と直交する第２方向に延在している。このワード線ＷＬ（プレート線ＰＬ）とビット線ＢＬ、ＢＬｂとの交点にメモリセルが配置されている。なお、図１においては、一対のビット線ＢＬ、ＢＬｂしか記載していないが、メモリセルアレイにおいては、ビット線（対）を複数有することは言うまでもない。

このメモリセルは、強誘電体キャパシタＣａとｎチャネル型ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）Ｔｎとから成り、強誘電体キャパシタＣａの一端は、ｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）を介してビット線ＢＬ、ＢＬｂに接続され、他端は、プレート線ＰＬに接続される。また、ｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）のゲート電極はワード線ＷＬとなる。また、ｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）を介して、強誘電体キャパシタＣａに蓄積された情報（“０”もしくは“１”）が書き込まれ、また、読み出される。従って、ｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）は、情報転送用ＭＩＳＦＥＴと言える。

また、ビット線ＢＬ、ＢＬｂ間（ノードｎ１、ｎ２間）には、ｎチャネル型ＭＩＳＦＥＴ（Ｔ１、Ｔ２）が直列に接続され、これらの接続部（ソース、ドレイン領域）は、接地電位に接続され、これらのゲート電極は、ビット線エコライズ線（配線）ＢＬＥＱに共通接続されている。なお、ｎチャネル型ＭＩＳＦＥＴ（Ｔ１、Ｔ２）を介して、ビット線ＢＬ、ＢＬｂがディスチャージされる。従って、ｎチャネル型ＭＩＳＦＥＴ（Ｔ１、Ｔ２）は、ビット線のディスチャージ用のＭＩＳＦＥＴと言える。

また、ビット線ＢＬ、ＢＬｂとセンスアンプＳＡとの間には、それぞれキャパシタＣＡ１、ＣＡ２が接続されている。言い換えれば、ビット線ＢＬ、ＢＬｂは、キャパシタＣＡ１、ＣＡ２を介してセンスアンプＳＡ（ノードｎ３、ｎ４）に接続されている。このセンスアンプ（差動増幅器）の一端はノードｎ３に、他端はノードｎ４に接続され、これらのノード（ノードｎ３、ｎ４）間には、ｎチャネル型ＭＩＳＦＥＴ（Ｔ３、Ｔ４）が直列に接続され、これらの接続部（ソース、ドレイン領域）は、接地電位に接続され、これらのゲート電極は、センスアンプエコライズ線（配線）ＳＡＥＱに共通接続されている。

ここで、本実施の形態においては、ビット線ＢＬ、ＢＬｂ間にシールド線（配線）ＳＬが配置されている。このシールド線ＳＬは、追って詳細に説明するように、ビット線ＢＬ、ＢＬｂとほぼ平行に配置される。なお、図１中のＣｓｂは、ビット線ＢＬ、ＢＬｂとシールド線ＳＬとの寄生容量を表す。
（装置構成の説明）
次いで、本実施の形態の強誘電体メモリ装置の構成を、その平面図および断面図を用いて説明する。

図２は、本実施の形態の強誘電体メモリ装置の要部平面図であり、図１に示したメモリセルアレイの一部に対応する。

図３および図４は、本実施の形態の強誘電体メモリ装置の要部断面図である。図３は、図２のＡ−Ａ’断面に、図４は、図２のＢ−Ｂ’断面に対応する。

図２〜図４に示すように、半導体基板（基板）１上には、略矩形の素子形成領域Ａｃが配置され、この素子形成領域Ａｃは絶縁膜によって区画されている（図２）。

この素子形成領域Ａｃ上には、ｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）および強誘電体キャパシタＣａが形成される（図４）。

このｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）は、半導体基板１（素子形成領域Ａｃ）上に図示しないゲート絶縁膜を介して形成されたゲート電極（半導体膜）Ｇと、その両側の半導体基板１中に形成されたソース、ドレイン領域（半導体領域）とからなる。なお、前述したようにゲート電極Ｇは、ワード線ＷＬとなる（図４）。

このｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）上には層間絶縁膜が形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）の一方のソース、ドレイン領域上には、コンタクト部（導電性部）Ｃ１が形成され、この上部には強誘電体キャパシタＣａが形成されている。このキャパシタＣａは、コンタクト部Ｃ１上の下部電極（導電性膜）ＬＥ、その上部の強誘電体膜ｆｅおよびその上部の上部電極（導電性膜）ＵＥよりなる（図４）。

この強誘電体キャパシタＣａ上には層間絶縁膜が形成され、上部電極ＵＥ上には、コンタクト部Ｃ２が形成され、この上部にはプレート線ＰＬが形成されている（図４）。

また、ｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）他方のソース、ドレイン領域上には、コンタクト部Ｃ３が形成され、この上部にはパターンＰ３およびコンタクト部Ｃ４を介してビット線ＢＬが形成されている（図４）。

ここで、ビット線ＢＬ、ＢＬｂ間には、シールド線ＳＬが同層に形成されている（図３）。
即ち、ワード線ＷＬおよびプレート線ＰＬは、第１方向へ延在し、これと直交する方向である第２方向にビット線ＢＬ、ＢＬｂが延在しているが、このビット線ＢＬ、ＢＬｂ間にシールド線ＳＬが第２方向に延在するよう、ビット線ＢＬ、ＢＬｂと同層に形成されている（図２）。

なお、ビット線ＢＬ、ＢＬｂ、シールド線ＳＬおよびプレート線ＰＬは、図３等に対応する幅を有するラインパターンであるが、図を見易くするため図２においてはその幅を狭く示してある。
（装置の読み出し動作の説明）
次いで、本実施の形態の強誘電体メモリ装置（半導体記憶装置）の読み出し動作について説明する。

図５は、本実施の形態の強誘電体メモリ装置の読み出し動作時のタイミングチャートである。横軸は時間ｔ（ｓ）を、縦軸は電位（ｖ）を示す。なお、これらの配線の電位（信号）の変化は、対応する種々の回路（手段）によってもたらされる。

例えば、図１等に示すワード線ＷＬ＜０＞とビット線ＢＬ、ＢＬｂに接続されたメモリセルを読み出す、即ち、当該メモリセルの強誘電体キャパシタＣａに蓄積された情報（データ）を読み出す場合について説明する。

まず、図５（ａ）に示すように、時刻ｔ１において選択ワード線ＷＬ＜０＞の電位を接地電位（０Ｖ、ＧＮＤ、基準電位、Ｌレベル）から電源電位（例えば２Ｖ、Ｈレベル）に変化させる。

次いで、図５（ｄ）に示すように、時刻ｔ２においてビット線エコライズ線ＢＬＥＱの電位を電源電位から負電位（例えば−１Ｖ）に変化させ、ｎチャネル型ＭＩＳＦＥＴ（Ｔ１、Ｔ２）を完全にオフ（ＯＦＦ）状態とする。

次いで、図５（ｂ）に示すように、時刻ｔ３において非選択ワード線ＷＬ＜１：ｎ＞の電位を接地電位から負電位（マイナス電位、例えば−１Ｖ）に変化させる。

次いで、図５（ｅ）に示すように、時刻ｔ４においてシールド線ＳＬの電位を電源電位から接地電位に変化させる。

次いで、図５（ｆ）に示すように、時刻ｔ５においてセンスアンプエコライズ線ＳＡＥＱの電位を電源電位から接地電位に変化させ、ｎチャネル型ＭＩＳＦＥＴ（Ｔ３、Ｔ４）をオフ（ＯＦＦ）状態とする。

次いで、図５（ｃ）に示すように、時刻ｔ６において選択プレート線ＰＬ＜０＞の電位を接地電位から電源電位に変化させる。なお、この際、非選択プレート線ＰＬ＜１：ｎ＞の電位は、接地電位に固定されている。

この結果、時刻ｔ６において、強誘電体キャパシタＣａの電荷がビット線ＢＬ、ＢＬｂに移動し、ビット線ＢＬ、ＢＬｂの電位が上昇し、その電荷量を検出手段により検出（例えば、センスアンプＳＡで増幅して検出）することにより読み出しが行われる。

図６は、本実施の形態の強誘電体メモリ装置の読み出し動作時のビット線等の出力電位を示す図である。横軸は時間ｔ（ｓ）を、縦軸は電位（ｖ）を示す。図６中、ＶＢＬは、ビット線ＢＬの電位の変化を示し、ＶＢＬｂは、ビット線ＢＬｂの電位の変化を示す。また、Ｖｎ３は、ノードｎ３の電位の変化を示し、Ｖｎ４は、ノードｎ４の電位の変化を示す（図１参照）。

図６に示すように、ビット線ＢＬ、ＢＬｂの電位（ＶＢＬ、ＶＢＬｂ）は、時刻ｔ４のシールド線ＳＬの電位の変化（電源電位→接地電位）に対応して、例えば、およそ−０．５Ｖ付近まで低下する。その後、時刻ｔ６の選択プレート線ＰＬ＜０＞の電位の変化（接地電位→電源電位）までの間に若干上昇するものの、時刻ｔ６において−Ｖｎ（およそ−０．４Ｖ）の電位を維持している。

従って、時刻ｔ６以降の強誘電体キャパシタＣａの電荷の移動によるビット線ＢＬ、ＢＬｂの電位の上昇もかかる電位（−Ｖｎ）を起点として上昇する。なお、負電位であるビット線の電位（ノードｎ１、ｎ２の電位）をキャパシタＣＡ１、ＣＡ２を介してセンスアンプに入力している（図１参照）。このセンスアンプの入力電位（ノードｎ３、ｎ４の電位）が、Ｖｎ３およびＶｎ４となる（図６参照）。

従って、図７（Ｂ）に示すように、比較例である図７（Ａ）と比較し、強誘電体キャパシタＣａに印加される電圧Ｖｆｅｒｒｏ２が大きくなり、その結果、強誘電体キャパシタＣａから読み出せる電荷量Ｑ２が大きくなる。

図７は、本実施の形態の強誘電体キャパシタと比較例の強誘電体キャパシタのヒステリシス特性図である。図７（Ａ）は、シールド線を設けていない強誘電体メモリ装置（比較例）のヒステリシス特性図であり、図７（Ｂ）は、本実施の形態の強誘電体キャパシタのヒステリシス特性図である。縦軸は電荷Ｑを、横軸は電位Ｅを示す。

図７（Ａ）および（Ｂ）に示すように、非線形な容量特性を有する強誘電体キャパシタのヒステリシス曲線に対して、線形な容量特性で近似されるビット線容量は、傾き−Ｃｂｌの直線（）で表せる。ここで、（Ａ）に示すように、シールド線を設けていない強誘電体メモリ装置の場合、直線１は、残留分極点ｂと電源電位（Ｖｃｃ）との交点である点ｃ１を通る傾き−Ｃｂｌの直線１となる。

従って、強誘電体キャパシタに印加される電圧はＶｆｅｒｒｏ１となり読み出せる電荷量はＱ１となる。

これに対し、本実施の形態の場合は、ビット線ＢＬ、ＢＬｂの電位がＶｎだけ下がっているので、直線２は、点ｃ２を通る傾き−Ｃｂｌの直線となる。この点ｃ２は、電位Ｖｎにおける電荷量ｅと電源電位とＶｎの和の電位（Ｖｃｃ＋Ｖｎ）との交点である。

従って、強誘電体キャパシタに印加される電圧はＶｆｅｒｒｏ２（＞Ｖｆｅｒｒｏ１）となり読み出せる電荷量はＱ２（＞Ｑ１）となる。

このように、本実施の形態によれば、ビット線ＢＬ、ＢＬｂ間にシールド線ＳＬを設け、選択プレート線ＰＬ＜０＞立ち上がり（活性化）の前にシールド線ＳＬの電位を下げたので、ビット線ＢＬ、ＢＬｂの電位も低下する。その結果、ビット線ＢＬ、ＢＬｂの電位の低下に対応して、強誘電体キャパシタに印加される電圧（電位差）が上昇し、強誘電体キャパシタから取り出せる電荷量が増大する。即ち、読み出しマージン（センスマージン）が増大し、強誘電体メモリの特性が向上する。

また、強誘電体メモリの大容量化によりビット線ＢＬ、ＢＬｂの長さが増大しても、シールド線ＳＬをその間に形成するという比較的簡単な構成で対応することができる。

また、図３等においては、ビット線ＢＬ、ＢＬｂの断面が横長となっているが、微細化および配線の低抵抗化に対応するためには、ビット線ＢＬ、ＢＬｂの断面を縦長とせざるを得ない。即ち、ビット線ＢＬ、ＢＬｂの配線幅より配線高さを大きくせざるを得ない。かかる場合は、ビット線ＢＬ、ＢＬｂ間の対向面積が大きくなり、ビット線間容量がさらに増大する。しかしながら、本実施の形態によれば、容易に対応することができる。

このように、強誘電体メモリの大容量化もしくは小面積化に寄与することができる。

また、ビット線ＢＬ、ＢＬｂと同層でシールド線ＳＬを形成すれば、製造工程を短縮化できる。

また、本実施の形態によれば、時刻ｔ６以降（ビット線の立ち上がり以降）において、シールド線ＳＬが接地電位に固定されているので、ビット線ＢＬ、ＢＬｂ間のノイズの干渉を防ぐことができる。例えば、電荷が読み出され、その電位が上昇するビット線から、その近傍のビット線に対する影響を低減することができる。また、強誘電体メモリの微細化により配線間隔が小さくなり、ビット線ＢＬ、ＢＬｂ間のノイズの干渉が大きくなっても、ビット線間にシールド線ＳＬを形成し、その電位を接地電位に固定するという比較的簡単な構成で対応することができる。

また、本実施の形態によれば、時刻ｔ６以前（ビット線の立ち上がり以前）に、ビット線エコライズ線ＢＬＥＱもしくは非選択ワード線ＷＬ＜１：ｎ＞の電位を負電位としたので、ビット線ＢＬ、ＢＬｂの電位が低下したことによるリーク電流を低減させることができる。

なお、本実施の形態においては、ビット線エコライズ線ＢＬＥＱもしくは非選択ワード線ＷＬ＜１：ｎ＞の電位を負電位、即ち、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴ（Ｔｎ）もしくはｎチャネル型ＭＩＳＦＥＴ（Ｔ１、Ｔ２）のゲート電極を負電位としたが、この他、ビット線ＢＬ、ＢＬｂに接続されるｎチャネル型ＭＩＳＦＥＴのゲート電極を負電位としてもよい。

また、本実施の形態においては、ビット線ＢＬ、ＢＬｂ間にシールド線ＳＬを形成し、例えば、シールド線ＳＬ、ビット線ＢＬ、シールド線ＳＬ、ビット線ＢＬｂ、シールド線ＳＬの順に配置されているが、シールド線ＳＬ、ビット線ＢＬｂ、ビット線ＢＬ、シールド線ＳＬ、ビット線ＢＬｂ、ビット線ＢＬ、シールド線ＳＬの順に配置し、ビット線とシールド線の本数の比が、２：１となってもよい。

また、本実施の形態においては、いわゆる２Ｔ２Ｃセルを例に説明したが、かかる構成に限定されず１Ｔ１Ｃセルに本発明を適用してもよい。

＜実施の形態２＞
実施の形態１においては、図３等に示すように、ビット線ＢＬ、ＢＬｂと同層でシールド線ＳＬを形成したが、ビット線ＢＬ、ＢＬｂと異なる層にシールド線ＳＬを形成してもよい。

図８は、本実施の形態の強誘電体メモリ装置の要部断面図である。なお、シールド線ＳＬの形成位置以外は、実施の形態１と同様である。

図８に示すように、ビット線ＢＬ、ＢＬｂ上には層間絶縁膜が配置され、その上部にシールド線ＳＬが形成される。このシールド線ＳＬのパターンは、ビット線ＢＬ、ＢＬｂと同様である。

このように、シールド線ＳＬをビット線ＢＬ、ＢＬｂより上層に形成しても、実施の形態１と同様の効果を奏する。また、本実施の形態は、微細化によりビット線ＢＬ、ＢＬｂ間にシールド線ＳＬが配置し難い場合に効果的である。

なお、本実施の形態においては、シールド線ＳＬをビット線ＢＬ、ＢＬｂより上層に形成したが、シールド線ＳＬをビット線ＢＬ、ＢＬｂより下層に形成してもよい。また、実施の形態１および実施の形態２を組み合わせて、シールド線をビット線ＢＬ、ＢＬｂ間と、ビット線ＢＬ、ＢＬｂより上層もしくは下層の位置に設けてもよい。

実施の形態１の強誘電体メモリ装置の構成を示す回路図 実施の形態１の強誘電体メモリ装置の要部平面図 実施の形態１の強誘電体メモリ装置の要部断面図 実施の形態１の強誘電体メモリ装置の要部断面図 実施の形態１の強誘電体メモリ装置の読み出し動作時のタイミングチャート 実施の形態１の強誘電体メモリ装置の読み出し動作時のビット線等の出力電位を示す図 実施の形態１の強誘電体キャパシタと比較例の強誘電体キャパシタのヒステリシス特性図 実施の形態２の強誘電体メモリ装置の要部断面図

符号の説明

１…半導体基板 Ａｃ…素子形成領域 ＢＬ、ＢＬｂ…ビット線、ビット線対 ＢＬＥＱ…ビット線エコライズ線 Ｃ１〜Ｃ４…コンタクト部 Ｃａ…強誘電体キャパシタ ＣＡ１、ＣＡ２…キャパシタ Ｃｓｂ…寄生容量 ｆｅ…強誘電体膜 Ｇ…ゲート電極 ＬＥ…下部電極 １、２…直線 ｎ１〜ｎ４…ノード Ｐ３…パターン ＰＬ、ＰＬ＜０＞、ＰＬ＜１＞、ＰＬ＜ｎ＞…プレート線 Ｑ１、Ｑ２…電荷量 ＳＡ…センスアンプ ＳＡＥＱ…センスアンプエコライズ線 ＳＬ…シールド線 Ｔｎ、Ｔ１〜Ｔ４…ｎチャネル型ＭＩＳＦＥＴ ｔ１〜ｔ６…時刻 ＵＥ…上部電極 ＷＬ、ＷＬ＜０＞、ＷＬ＜ｎ＞、ＷＬ＜１：ｎ＞…ワード線 Ｖｆｅｒｒｏ１、Ｖｆｅｒｒｏ２、−Ｖｎ、Ｖｎ…電位 ＶＢＬ、ＶＢＬｂ…ビット線の電位 Ｖｎ３、Ｖｎ４…ノードの電位 ａ、ｂ、ｃ１、ｃ２、ｄ１、ｄ２、ｅ、ｆ…点

Claims (11)

1. （ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、
   （ｂ）前記メモリセルの容量部の一端を接続し、第１方向に延在する複数の第１配線と、
   （ｃ）前記メモリセルの容量部の他端を接続し、第２方向に延在する第２配線と、
   （ｄ）前記第１配線とほぼ平行に延在する第３配線と、
   （ｅ）前記第２配線の電位を第１電位から前記第１電位より高い第２電位へ変化させた際の前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出す手段と、を有する半導体記憶装置であって、
   （ｆ）前記第２配線の電位を前記第１電位から前記第２電位へ変化させる前に、前記第３配線の電位を前記第２電位から前記第１電位に変化させる手段を有することを特徴とする半導体記憶装置。
2. 前記第３配線は、前記複数の第１配線間であって、前記複数の第１配線と同層に形成されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第３配線は、前記第１配線の上層もしくは下層に形成されることを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１配線は、配線幅より配線高さが大きいことを特徴とする請求項１記載の半導体記憶装置。
5. 前記第３配線は、前記複数の第１配線間であって、前記複数の第１配線と同層に形成され、前記複数の第１配線の上層もしくは下層にも形成されることを特徴とする請求項１記載の半導体記憶装置。
6. （ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、
   （ｂ）前記メモリセルの容量部の一端を第１方向に接続する複数の第１配線と、
   （ｃ）前記複数の第１配線のそれぞれにそのソース、ドレイン領域が接続された複数のｎチャネル型ＭＩＳＦＥＴと、
   （ｄ）前記メモリセルの容量部の他端を第２方向に接続する第２配線と、
   （ｅ）前記第１配線とほぼ平行に第１方向に延在する第３配線と、
   （ｆ）前記第２配線の電位を第１電位から前記第１電位より高い第２電位へ変化させた際の前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出す手段と、を有する半導体記憶装置であって、
   （ｇ）前記第２配線の電位を前記第１電位から前記第２電位へ変化させる前に、前記第３配線の電位を前記第２電位から前記第１電位に変化させる手段と、
   （ｈ）前記第２配線の電位を第１電位から前記第２電位へ変化させる前に、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極を前記第１電位より低い第３電位に維持する手段と、
   を有することを特徴とする半導体記憶装置。
7. 前記ｎチャネル型ＭＩＳＦＥＴは、前記容量部の一端と前記第１配線との間に接続され、前記メモリセルを構成する情報転送用ＭＩＳＦＥＴであり、前記ゲート電極はワード線であって、
   前記ワード線のうち、非選択のワード線を前記第３電位に維持することを特徴とする請求項６記載の半導体記憶装置。
8. 前記ｎチャネル型ＭＩＳＦＥＴは、前記複数の第１配線毎に備えられたディスチャージ用のＭＩＳＦＥＴであることを特徴とする請求項６記載の半導体記憶装置。
9. 請求項１〜８のいずれか一項に記載の半導体記憶装置を有することを特徴とする電子機器。
10. （ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、
    （ｂ）前記メモリセルの容量部の一端を第１方向に接続する複数の第１配線と、
    （ｃ）前記メモリセルの容量部の他端を第２方向に接続する第２配線と、
    （ｄ）前記第１配線とほぼ平行に第１方向に延在する第３配線と、
    を有する半導体記憶装置の読み出し方法であって、
    （ｅ）前記第３配線の電位を第１電位から前記第１電位より低い第２電位へ変化させるステップと、
    （ｆ）前記（ｅ）のステップの後、前記メモリセルアレイのうち選択すべきメモリセルの前記第２配線の電位を前記第２電位から前記第１電位へ変化させるステップと、
    （ｇ）前記（ｆ）のステップの後、前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出すステップと、
    を有する半導体記憶装置の読み出し方法。
11. （ａ）強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、
    （ｂ）前記メモリセルの容量部の一端を第１方向に接続する複数の第１配線と、
    （ｃ）前記複数の第１配線のそれぞれにそのソース、ドレイン領域が接続された複数のｎチャネル型ＭＩＳＦＥＴと、
    （ｄ）前記メモリセルの容量部の他端を第２方向に接続する第２配線と、
    （ｅ）前記複数の第１配線とほぼ平行に延在する第３配線と、
    を有する半導体記憶装置の読み出し方法であって、
    （ｆ）前記第３配線の電位を第１電位から前記第１電位より低い第２電位へ変化させるステップと、
    （ｇ）前記ｎチャネル型ＭＩＳＦＥＴのゲート電極を前記第２電位より低い第３電位に維持するステップと、
    （ｈ）前記（ｆ）および（ｇ）のステップの後、前記メモリセルアレイのうち選択すべきメモリセルの前記第２配線の電位を前記第２電位から前記第１電位へ変化させるステップと、
    （ｉ）前記（ｈ）のステップの後、前記第１配線の電位の変化により前記容量部に蓄積された情報を読み出すステップと、
    を有する半導体記憶装置の読み出し方法。
    
    

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