KR20130125595A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 매립 게이트의 끝단에 연결되는 금속 콘택의 양측에 패드 영역을 형성함으로써 금속 콘택의 미스얼라인(misalign)으로 인한 쇼트 또는 펀치 불량을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 금속 콘택의 미스얼라인(Mis-align)으로 인한 불량을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위 셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확히 할 수 있다.
이러한 매립 워드라인 구조와 셀 끝단 영역에 형성되는 금속 콘택 간의 미스 얼라인(Mis-Align)에 의한 실리콘과의 쇼트(Short) 또는 펀치(Punch) 불량에 의한 마진 확보가 어려운 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 게이트의 끝단에 연결되는 금속 콘택의 양측에 패드 영역을 형성함으로써 금속 콘택의 미스얼라인(misalign)으로 인한 쇼트 또는 펀치 불량을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 셀 영역과 상기 셀 영역의 외곽영역이 구비된 반도체 기판에 활성영역을 정의하는 소자분리영역, 상기 활성영역 및 상기 소자분리영역 내에 구비된 매립 게이트, 상기 매립 게이트 사이의 상기 활성영역 상부에 구비된 비트라인 콘택플러그, 상기 비트라인 콘택 플러그와 연결된 비트라인, 상기 비트라인을 포함한 전면에 구비된 층간 절연막 및 상기 매립 게이트와 연결되며, 상기 층간 절연막 사이에 구비된 절연막을 포함하되, 상기 셀 영역의 외곽 영역에 패드부를 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 패드부는 상기 절연막과 연결되며, 상기 매립 게이트 상부에 구비된 것을 특징으로 한다.
바람직하게는, 상기 패드부는 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 패드부 사이의 상기 매립 게이트는 금속 콘택과 연결된 것을 특징으로 한다.
바람직하게는, 상기 패드부는 상기 금속 콘택보다 너비가 더 넓은 것을 특징으로 한다.
바람직하게는, 상기 패드부는 상기 셀 영역의 절연막보다 너비가 더 넓은 것을 특징으로 한다.
바람직하게는, 상기 절연막은 라인(line) 구조로 구비된 것을 특징으로 한다.
아울러, 본 발명은 셀 영역과 상기 셀 영역의 외곽 영역이 구비된 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 상기 활성영역 및 상기 소자분리영역 내에 매립 게이트를 형성하는 단계, 상기 매립 게이트 사이의 상기 활성영역 상부에 비트라인 콘택플러그 및 비트라인을 순차적으로 형성하는 단계, 상기 비트라인을 포함한 전면에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 매립 게이트를 노출하는 홀을 형성하는 단계 및 상기 홀에 절연막을 매립하는 동시에 상기 셀 영역의 외곽 영역에 패드부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 패드부는 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 패드부 사이의 상기 매립 게이트는 금속 콘택과 연결되는 것을 특징으로 한다.
바람직하게는, 상기 패드부는 상기 금속 콘택보다 너비가 더 넓은 것을 특징으로 한다.
바람직하게는, 상기 패드부는 상기 셀 영역의 절연막보다 너비가 더 넓은 것을 특징으로 한다.
바람직하게는, 상기 홀을 형성하는 단계는 상기 층간 절연막 상에 하드마스크층 및 반사방지막을 순차적으로 형성하는 단계, 상기 반사방지막 상부에 감광막을 형성하는 단계, 패드부 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 상기 반사방지막 및 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 라인(line) 형상으로 형성하는 것을 특징으로 한다.
본 발명은 매립 게이트의 끝단에 연결되는 금속 콘택의 양측에 패드 영역을 형성함으로써 금속 콘택의 미스얼라인(misalign)으로 인한 쇼트 또는 펀치 불량을 방지하는 장점을 가진다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 3은 본 발명에 따른 셀 어레이(Cell Array)의 구성을 설명하기 위한 블록도.
도 4는 본 발명에 따른 반도체 소자(Semiconductor Device)의 구성을 설명하기 위한 블록도.
도 5는 본 발명에 따른 반도체 모듈(Semiconductor Module)의 구성을 설명하기 위한 블록도.
도 6은 본 발명에 따른 반도체 시스템의(Semiconductor System) 구성을 설명하기 위한 블록도.
도 7은 본 발명에 따른 전자 유닛(Electronic Unit) 및 전자 시스템(Electronic System)의 구성을 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 셀 영역(a) 및 셀 영역의 외곽영역(b)으로 구비된 반도체 기판상에 활성영역(110)을 정의하는 소자분리영역(120)이 구비된다.
다음으로, 셀 영역의 외곽 영역(b)의 매립 게이트(150)에 연결된 금속 콘택(250) 사이에 스토리지노드 콘택플러그 패드(240', Pad)를 구비함으로써, 금속 콘택(250)의 미스 얼라인(misalign)으로 인한 쇼트(short) 또는 펀치(punch) 불량을 방지할 수 있다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100) 상에 활성영역(110)을 정의하는 소자분리영역(120)을 형성한다.
여기서, 구체적으로 활성영역(110)을 정의하는 소자분리영역(120)의 형성 과정을 살펴보면, 반도체 기판(100) 상에 패드 절연막(미도시)을 형성한다. 이때, 패드 절연막은 패드 산화막(Pad Oxide) 및 패드 질화막(Pad Nitride)으로 구성되는 것이 바람직하다. 이후, 패드 절연막 상에 감광막을 도포한 후, 소자 분리 영역을 정의하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 패드 절연막 및 반도체 기판(100)을 식각하여 트렌치(미도시)를 형성한다. 이후, 측벽 산화(Wall Oxidation)를 실시하여 트렌치의 바닥 및 측벽에 측벽 산화막(미도시)을 형성한다.
다음으로, 측벽 산화막이 형성된 트렌치(미도시)를 포함한 전면에 라이너 질화막(미도시) 및 라이너 산화막(미도시)을 차례로 형성한다. 이때, 라이너 질화막은 반도체 기판(100)이 받는 스트레스를 완화시켜 리프레시(refresh) 특성을 개선하기 위한 것이며, 라이너 산화막은 후속 절연막(HDP막 또는 SOD막) 증착 시 라이너 질화막이 산화 및 식각되는 현상을 방지하기 위한 것이다. 그리고, 트렌치에 SOD(Silicon On Dielectric) 물질을 매립하고 패드 절연막이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각하여 활성영역(110)을 정의하는 소자분리영역(120)을 형성한다.
다음에는, 소자분리영역(120)을 형성한 후, 노출된 패드 절연막에 이온 주입(Ion Implantation)을 통하여 소스 및 드레인 정션(미도시)을 형성한다.
다음에는, 소스 및 드레인 정션(미도시) 및 소자분리영역(120) 상에 질화막(130)을 형성한다.
다음으로, 질화막(130) 상부에 감광막(미도시)을 형성한 후, 리세스 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 질화막(130), 소자분리영역(120) 및 활성영역(110)을 식각하여 리세스(140)를 형성한다.
다음에는, 활성영역(110)의 리세스(140) 내에 게이트 절연막(미도시) 및 게이트 전극 물질(미도시)을 순차적으로 형성한 후, 게이트 전극 물질을 에치백(etchback)하여 리세스(140) 내에 매립 게이트(150)를 형성한다. 이때, 게이트 전극 물질은 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)의 적층 구조로 형성하는 것이 바람직하다. 여기서, 게이트 절연막(미도시)은 산화(Oxidation) 공정을 실시하여 리세스(140) 내에 형성되며, 산화(Oxidation) 공정은 열(thermal) 처리 방식 또는 플라즈마(plasma) 처리 방식을 이용하는 것이 바람직하다.
다음으로, 매립 게이트(150) 및 질화막(130) 상부에 절연막(160)을 증착한다. 이때, 절연막(160)은 질화막(Nitride)을 포함하는 것이 바람직하다.
다음에는, 절연막(160) 상부에 감광막을 형성한 다음에 비트라인 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
이후, 감광막 패턴을 식각 마스크로 활성영역(110) 내 매립 게이트(150) 사이에 활성영역이 노출될 때까지 절연막(160) 및 질화막(130)을 식각하여 비트라인 콘택홀(미도시)을 형성한다. 이후, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그(170)를 형성한다.
다음에는, 비트라인 콘택플러그(170) 상부에 비트라인(180)을 형성한다. 여기서, 비트라인(180)을 형성하는 방법은 종래 방법과 동일하므로 구체적인 설명은 생략한다.
그리고 비트라인(180) 및 절연막(160)을 포함한 전체 표면 상부에 층간 절연막(190)을 형성한다. 이때, 층간 절연막(190)은 BPSG(Borophospho Silicate Glass)막을 포함하는 것이 바람직하다.
도 2b를 참조하면, 층간 절연막(190) 상부에 하드마스크층(200) 및 반사방지막(210)을 순차적으로 형성한다.
도 2c를 참조하면, 반사방지막(210) 상에 감광막을 형성한 다음에 콘택홀 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(220)을 형성한다.
이후, 감광막 패턴(220)을 식각 마스크로 절연막(160)이 노출될 때까지 하부의 반사방지막(210), 하드마스크층(200) 및 층간 절연막(190)을 식각하여 콘택홀(230, contact hole)을 형성한다. 여기서, 콘택홀(230)은 매립 게이트(150)와 같은 위치에 있는 상부의 층간 절연막(190)을 식각하여 형성하는 것이 바람직하다.
도 2d를 참조하면, 감광막 패턴(220), 반사방지막(210) 및 하드마스크층(200)을 제거한 다음에, 노출된 콘택홀(230)에 질화막(nitride)을 매립하여 스토리지노드 콘택 분리막(240, 절연막)을 형성한다. 여기서, 스토리지노드 콘택 분리막(240)은 후속 공정에서 스토리지노드 콘택 간의 분리막(barrier layer) 역할이 바람직하며, 셀 영역의 외곽영역(도 1의 b 참조)에 구비된 라인(line) 타입의 매립 게이트(150)와 연결되는 금속 콘택(미도시)의 사이에 패드(pad) 형상으로 형성함으로써 금속 콘택의 미스얼라인(mis-align)으로 인한 쇼트(short) 또는 펀치(punch) 불량을 방지할 수 있다.
도 3은 본 발명에 따른 셀 어레이의 구성을 설명하기 위한 블록도이다.
도 3을 참조하면, 셀 어레이(Cell Array)는 다수의 메모리 셀을 포함하며, 각각의 메모리 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 메모리 셀들은 비트라인(BL1, ., BLn)과 워드라인(WL1, ., WLm)의 교차점에 위치한다. 메모리 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ., BLn) 및 워드라인(WL1, ., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다.
도시된 바와 같이, 셀 어레이에서 비트라인 (BL1, ., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 형성되고 워드라인 (WL1, ., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 메모리 셀들이 반도체 셀 어레이의 내에 위치한다.
도 4는 본 발명에 따른 반도체 소자의 구성을 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 소자는 셀 어레이(Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier, SA)를 포함할 수 있다. 로우 디코더는 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 워드라인을 선택하여 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터(BDS)를 센싱한다.
이 외에 반도체 소자는 마이크로 프로세서(Micro-Processor)와 연결되거나 메모리 콘트롤러(Memory Controller)와 연결될 수 있으며, 반도체 소자는 마이크로 프로세서로부터 WE*, RAS* 및 CAS*와 같은 제어 신호를 받고, 입출력 회로를 통하여 데이터를 받아서 저장한다. 이러한 반도체 소자는 디램(Dynamic Random Access Memory), 피램(Random Access Memory), 엠램(Random Access Memory), 낸드 플래쉬, CIS(CMOS Image Sensor) 등에 적용할 수 있다. 특히, 디램을 이용하여 데스크탑, 노트북, 서버에 사용되거나, 그래픽 메모리 및 모바일 메모리에도 이용할 수 있으며, 낸드 플래쉬는 메모리 스틱, MMC, SD, CF, xD Picture Card, USB Flash Drive 등과 같은 휴대용 저장 장치, MP3, PMP, 디지털 카메라, 캠코더, 메모리카드, USB, 게임기, 네비게이션, 노트북 및 데스트탑 컴퓨터 및 핸드폰 등 다양한 디지털 어플리케이션에 적용할 수 있으며, CIS는 디지털 기기에서 일종의 전자 필름 역할을 하는 촬상 소자로써, 카메라 폰, 웹 카메라, 의학용 소형 촬영장비에 적용가능하다.
도 5는 본 발명에 따른 반도체 모듈의 구성을 설명하기 위한 블록도이다.
도 5를 참조하면, 반도체 모듈은 모듈 기판상에 탑재된 복수 개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(Command Link) 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크(Data Link)를 포함한다.
이때, 반도체 소자는 예컨대 도 4에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 5에서는 모듈 기판의 전면에 8개의 반도체 소자(chip)들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 5에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 6은 본 발명에 따른 반도체 시스템의 구성을 설명하기 위한 블록도이다.
도 6을 참조하면, 반도체 시스템은 복수 개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈 및 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 제어기(Controller)를 포함한다. 이러한 제어기는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때, 반도체 모듈은 예컨대 도 5에 예시된 반도체 모듈이 사용될 수 있다.
도 7은 본 발명에 따른 전자 유닛 및 전자 시스템의 구성을 설명하기 위한 블록도이다.
도 7의 왼쪽 도면을 참조하면, 본 발명에 따른 전자 유닛(Electronic Unit)은 반도체 시스템(Semiconductor System)과 전기적으로 연결되는 프로세서(Processor)를 포함한다. 이때, 반도체 시스템은 도 6의 반도체 시스템과 동일하다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 7의 오른쪽 도면을 참조하면, 전자 시스템(Electronic System)은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스(Interface)를 포함한다. 이때, 전자 유닛은 도 7의 전자 유닛과 동일하다. 여기서, 인터페이스는 모니터, 키보드, 프린터, 포인팅 디바이스(마우스), USB, 스위치, 카드 리더기, 키패드, 디스펜서, 전화기, 디스플레이 또는 스피커를 포함한다. 하지만 이에 한정되지 않고 변경 가능하다.
전술한 바와 같이, 본 발명은 매립 게이트의 끝단에 연결되는 금속 콘택의 양측에 패드 영역을 형성함으로써 금속 콘택의 미스얼라인(misalign)으로 인한 쇼트 또는 펀치 불량을 방지하는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 셀 영역과 상기 셀 영역의 외곽영역이 구비된 반도체 기판에 활성영역을 정의하는 소자분리영역;
    상기 활성영역 및 상기 소자분리영역 내에 구비된 매립 게이트;
    상기 매립 게이트 사이의 상기 활성영역 상부에 구비된 비트라인 콘택플러그;
    상기 비트라인 콘택 플러그와 연결된 비트라인;
    상기 비트라인을 포함한 전면에 구비된 층간 절연막; 및
    상기 매립 게이트와 연결되며, 상기 층간 절연막 사이에 구비된 절연막을 포함하되, 상기 셀 영역의 외곽 영역에 패드부를 구비하는 것
    을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 패드부는 상기 절연막과 연결되며, 상기 매립 게이트 상부에 구비된 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 패드부는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 패드부 사이의 상기 매립 게이트는 금속 콘택과 연결된 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 패드부는 상기 금속 콘택보다 너비가 더 넓은 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 패드부는 상기 셀 영역의 절연막보다 너비가 더 넓은 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 절연막은 라인(line) 구조로 구비된 것을 특징으로 하는 반도체 소자.
  8. 셀 영역과 상기 셀 영역의 외곽 영역이 구비된 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계;
    상기 활성영역 및 상기 소자분리영역 내에 매립 게이트를 형성하는 단계;
    상기 매립 게이트 사이의 상기 활성영역 상부에 비트라인 콘택플러그 및 비트라인을 순차적으로 형성하는 단계;
    상기 비트라인을 포함한 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 매립 게이트를 노출하는 홀을 형성하는 단계; 및
    상기 홀에 절연막을 매립하는 동시에 상기 셀 영역의 외곽 영역에 패드부를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 패드부는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 8에 있어서,
    상기 패드부 사이의 상기 매립 게이트는 금속 콘택과 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 10에 있어서,
    상기 패드부는 상기 금속 콘택보다 너비가 더 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 8에 있어서,
    상기 패드부는 상기 셀 영역의 절연막보다 너비가 더 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 8에 있어서,
    상기 홀을 형성하는 단계는
    상기 층간 절연막 상에 하드마스크층 및 반사방지막을 순차적으로 형성하는 단계;
    상기 반사방지막 상부에 감광막을 형성하는 단계;
    패드부 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 반사방지막 및 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 8에 있어서,
    상기 절연막은 라인(line) 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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