CN117750776A - 存储芯片及电子设备 - Google Patents

Abstract

本申请公开一种存储芯片及电子设备，涉及半导体技术领域。存储芯片包括缓存器，缓存器包括：第一堆叠结构、第一导电柱、第一铁电层、读晶体管和写晶体管。第一堆叠结构包括至少一层第一板线层和位于第一板线层相对两侧的第一介质层。在第一板线层的数量为多层的情况下，该多层第一板线层相连接。第一导电柱贯穿第一堆叠结构。第一铁电层位于第一板线层和第一导电柱之间，且环绕第一导电柱。读晶体管的栅极与第一导电柱相连接。写晶体管的源极和漏极中的一者与第一导电柱相连接。上述缓存器采用铁电存储器形成，其铁电缓存单元呈2T1C结构。缓存器结构简单，占据的面积较小，有利于减小存储芯片中缓存器的面积占比，提高存储芯片的面积效率。

Description

存储芯片及电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种存储芯片及电子设备。

背景技术

在过去的几十年中，信息技术迅猛发展，电子设备的中央处理器(centricprocessing unit，CPU)的计算能力依然在按照摩尔定律发展，但是存储的性能并没有显著的提高，造成存储的性能和计算能力发展的不匹配。为改善这一问题，引入缓存技术。这样当CPU要读取数据时，会首先从缓存(或称缓存器)中查找需要的数据，若查找到则直接返回，若查找不到再从内存储器中查找。

目前的缓存器基本采用静态随机存取存储器(static random access memory，SRAM)构成。然而，SRAM的结构较为复杂，例如其存储单元包括六个晶体管(6T)，这样就导致SRAM所占据的面积较大，影响其所在芯片的面积效率(cell efficiency)。

发明内容

本申请实施例提供一种存储芯片及电子设备，用于减小缓存器所占据的面积，提高存储芯片的面积效率。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，提供了一种存储芯片，该存储芯片包括缓存器。缓存器包括：第一堆叠结构、第一导电柱、第一铁电层、读晶体管和写晶体管。其中，第一堆叠结构包括至少一层第一板线层和位于第一板线层相对两侧的第一介质层。在第一板线层的数量为多层的情况下，该多层第一板线层相连接。第一导电柱贯穿第一堆叠结构。第一铁电层位于第一板线层和第一导电柱之间，且环绕第一导电柱。读晶体管位于第一堆叠结构下方，且读晶体管的栅极与第一导电柱相连接。写晶体管位于第一堆叠结构的下方或上方，且写晶体管的源极和漏极中的一者与第一导电柱相连接。

本申请实施例所提供的存储芯片中的缓存器，采用铁电存储器形成。该缓存器中，第一导电柱可以作为一个电极，第一堆叠结构所包括的各第一板线层环绕第一导电柱的部分可以作为另一个电极，使得第一导电柱、环绕该第一导电柱的第一铁电层及各第一板线层中环绕第一导电柱的部分，构成一个第一铁电电容。该第一铁电电容呈三维结构，可以有效减小第一铁电电容在第一板线层所在平面上占据的面积。

而且，与每个第一导电柱对应的第一铁电电容，及与该第一导电柱相连接的读晶体管、写晶体管，可以构成2T1C结构的铁电缓存单元。该铁电缓存单元结构简单，其所占据的面积小于SRAM中包括6T的存储单元所占据的面积。这样便可以简化缓存器的结构，有效减小缓存器所占据的面积，进而可以减小存储芯片中缓存器的面积占比，提高存储芯片的面积效率。

在第一方面可能的实现方式中，缓存器还包括：位于第一堆叠结构上方的第一导线，和沿第一方向延伸的第一接触柱。上述至少一层第一板线层通过第一接触柱与第一导线相连接。第一方向为垂直于第一板线层所在平面的方向。第一导线用于传输电信号(例如基准电压)。通过设置第一接触柱和第一导线，可以将第一导线所传输的电信号经第一接触柱同时(或基本同时)传输至第一堆叠结构所包括的至少一层第一板线层，也即，同时(或基本同时)传输至各第一铁电电容的一个电极，配合第一铁电电容存储数据。

在第一方面可能的实现方式中，在第一板线层的数量为多层的情况下，多层第一板线层形成多个台阶。台阶上设置有至少一个第一接触柱，台阶与至少一个第一接触柱的底端相接触。各台阶上设置的第一接触柱的顶端，均与第一导线相接触。本申请实施例利用上述多层第一板线层形成多个台阶，并在各台阶上设置第一接触柱，通过第一导线和第一接触柱将各层第一板线层电连接到一起，可以避免对第一堆叠结构进行深孔刻蚀，简化缓存器的制备工艺。

在第一方面可能的实现方式中，缓存器还包括：沿第一方向延伸的第二接触柱。第二接触柱的一端与第一导线相接触，第二接触柱的另一端用于接收基准电压。第一方向为垂直于第一板线层所在平面的方向。第二接触柱所接收的基准电压，可以依次经第一导线、第一接触柱传输至第一板线层，配合对第一铁电电容的数据写入。

在第一方面可能的实现方式中，存储芯片还包括：铁电内存储器。存储芯片具有存储区和位于存储区的至少一侧的冗余区，铁电内存储器位于存储区，缓存器位于冗余区。铁电内存储器可实现高存储密度。本申请实施例通过在铁电内存储器上集成缓存器，可以将常用的数据存储在缓存器中，使得缓存器位于CPU和铁电内存储器之间，并作为CPU和铁电内存储器之间的桥梁。这样在CPU重复读取相同的数据时，便可以直接从缓存器中读取，从而有效减少CPU对铁电内存储器的访问次数，有效降低铁电内存储器的时延。

在第一方面可能的实现方式中，铁电内存储器包括：第二堆叠结构、第二导电柱和第二铁电层。第二堆叠结构包括交替层叠的多层第二板线层和多层第二介质层。第二导电柱贯穿第二堆叠结构。第二铁电层位于第二板线层和第二导电柱之间，且环绕第二导电柱。其中，第一板线层和第二板线层材料相同且同层设置，第一介质层和第二介质层材料相同且同层设置。本申请实施例可以在同一次构图工艺中，对同一膜层进行刻蚀，形成第一板线层和第二板线层，或者，本申请实施例可以在同一次构图工艺中，对同一膜层进行刻蚀，形成第一介质层和第二介质层。这也就意味着，缓存器的形成步骤，兼容于铁电内存储器的形成步骤，有利于简化制备工艺。

在第一方面可能的实现方式中，铁电内存储器还包括：位于第二堆叠结构上方的多条第二导线。多条第二导线分别与多层第二板线层相连接。

在第一方面可能的实现方式中，铁电内存储器的图案精度，高于缓存器的图案精度。相比于缓存器，铁电内存储器的图案(包括但不限于经刻蚀形成的膜层、信号线、深孔等图案)的实际尺寸值与理论尺寸值之间更为接近。

在第一方面可能的实现方式中，读晶体管采用前道工艺形成。这样可以提高读晶体管的性能，进而有利于提高数据的读取速度，降低读取数据的时间，降低时延。

在第一方面可能的实现方式中，写晶体管位于第一堆叠结构的上方。写晶体管采用后道工艺形成。这样不仅可以减小写晶体管的面积，还可以减小写晶体管和读晶体管在第一板线层所在平面上的正投影面积，有利于减小铁电缓存单元的面积，增大单位面积内铁电缓存单元的密度，提高缓存器的容量。

在第一方面可能的实现方式中，写晶体管和读晶体管，在第一板线层所在平面上的正投影相交叠。这样有利于进一步减小写晶体管和读晶体管在第一板线层所在平面上的正投影面积，可以进一步增大单位面积内铁电缓存单元的密度，提高缓存器的容量。

在第一方面可能的实现方式中，缓存器还包括：位于读晶体管和第一堆叠结构之间的第一互联层，及位于第一堆叠结构上方的第二字线和第二位线。第一互联层包括第一字线和第一位线，读晶体管的源极和漏极中的一者与第一字线电连接，读晶体管的源极和漏极中的另一者与第一位线电连接。写晶体管的栅极与第二字线电连接，写晶体管的源极和漏极中的另一者与第二位线电连接。

在第一方面可能的实现方式中，写晶体管位于第一堆叠结构的下方。写晶体管采用前道工艺形成。这样不仅能够提高写入数据的速度，降低写入数据的时间，进一步降低时延，还能够同步制备形成写晶体管和读晶体管，有利于简化缓存器和存储芯片的制备流程，提高制备效率。

在第一方面可能的实现方式中，缓存器还包括：位于所述写晶体管和第一堆叠结构之间、且位于读晶体管和第一堆叠结构之间的第二互联层。第二互联层包括：第一字线、第一位线、第二字线和第二位线。读晶体管的源极和漏极中的一者与第一字线电连接，读晶体管的源极和漏极中的另一者与第一位线电连接。写晶体管的栅极与第二字线电连接，写晶体管的源极和漏极中的另一者与第二位线电连接。

第二方面，提供了一种电子设备，该电子设备包括：中央处理器，及如第一方面中任一实施方式中所述的存储芯片。

第二方面中任一种设计方式所带来的技术效果可参见第一方面中不同设计方式所带来的技术效果，此处不再赘述。

附图说明

图1为本申请实施例提供的一种电子设备的结构示意图；

图2为本申请实施例提供的一种CPU到内存储器的访问路径示意图；

图3为本申请实施例提供的另一种CPU到内存储器的访问路径示意图；

图4为本申请实施例提供的一种存储芯片的结构示意图；

图5为本申请实施例提供的一种缓存器的结构示意图；

图6a为图4所示存储芯片沿AA＇向的一种剖视图；

图6b为图4所示存储芯片沿BB＇向的一种剖视图；

图7为图4所示存储芯片沿AA＇向的另一种剖视图；

图8为本申请实施例提供的另一种缓存器的结构示意图；

图9a为图4所示存储芯片沿AA＇向的另一种剖视图；

图9b为图4所示存储芯片沿BB＇向的另一种剖视图；

图10为本申请实施例提供的一种铁电缓存单元的等效电路图；

图11为本申请实施例提供的一种缓存器的等效电路图；

图12为本申请实施例提供的一种读晶体管和第一互联层的结构示意图；

图13为图12所示结构沿EE＇向的一种剖视图；

图14为本申请实施例提供的一种写晶体管、读晶体管和第二互联层的结构示意图；

图15为图14所示结构沿FF＇向的一种剖视图；

图16为本申请实施例提供的一种铁电内存储器的结构示意图；

图17为图4所示存储芯片沿DD＇向的一种剖视图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

其中，在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。

“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。

另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。

本申请实施例中，“上”、“下”、“左”以及“右”不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。

本申请参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本申请示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

此外，本申请实施例描述的架构以及场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着架构的演变和新场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。

本申请实施例提供一种电子设备。该电子设备可以是手机(mobile phone)、平板电脑(pad)、电视、桌面型计算机、膝上型计算机、手持计算机、笔记本电脑、超级移动个人计算机(ultra-mobile personal computer，UMPC)、上网本，以及蜂窝电话、个人数字助理(personal digital assistant，PDA)、增强现实(augmented reality，AR)设备、虚拟现实(virtual reality，VR)设备、人工智能(artificial intelligence，AI)设备、智能穿戴设备(例如，智能手表、智能手环)、车载设备、智能家居设备和/或智慧城市设备，本申请实施例对该电子设备的具体类型不作特殊限制。

图1为本申请实施例示例性的提供的一种电子设备的架构示意图。如图1所示，该电子设备1000包括：存储器100、处理器200、输入设备300、输出设备400等部件。本领域技术人员可以理解到，图1中示出的电子设备的结构并不构成对该电子设备1000的限定，该电子设备1000可以包括比如图1所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图1所示的部件布置不同。

存储器100用于存储软件程序以及模块。存储器100主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储器100包括外存储器110和内存储器120。外存储器110和内存储器120存储的数据可以相互传输。外存储器110例如包括硬盘、U盘、软盘等。

处理器200是上述电子设备1000的控制中心，利用各种接口和线路连接整个电子设备1000的各个部分，通过运行或执行存储在存储器100内的软件程序和/或模块，以及调用存储在存储器100内的数据，执行电子设备1000的各种功能和处理数据，从而对电子设备1000进行整体监控。可选的，处理器200可以包括一个或多个处理单元。例如，处理器200可以包括CPU，当然，处理器200还可以包括人工智能(artificial intelligence，AI)处理器、数字信号处理器(digital signal processor，DSP)和神经网络处理器，还可以是其他特定集成电路(application specific integrated circuit，ASIC)等。结合图1～图3，以处理器200为CPU为例，处理器200可以包括一个或多个CPU，CPU可以包括一个或多个内核，例如图2和图3中的CPU 0、……、CPU N。CPU可以包括运算器210和控制器220。运算器210获取内存储器120存储的数据，并对内存储器120存储的数据进行处理，处理后的结果通常送回内存储器120。控制器220可以控制运算器210对数据进行处理，控制器220还可以控制外存储器110和内存储器120存储数据或读取数据。

输入设备300用于接收输入的数字或字符信息，以及产生与电子设备1000的用户设置以及功能控制有关的键信号输入。示例的，输入设备300可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。可选的，触摸屏可包括触摸检测装置和触摸控制器两个部分。其中，触摸检测装置检测用户的触摸方位，并检测触摸操作带来的信号，将信号传送给触摸控制器；触摸控制器从触摸检测装置上接收触摸信息，并将它转换成触点坐标，再送给处理器200，并能接收处理器200发来的命令并加以执行。此外，可以采用电阻式、电容式、红外线以及表面声波等多种类型实现触摸屏。其他输入设备可以包括但不限于物理键盘、功能键(比如音量控制按键、电源开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。上述处理器200中的控制器220还可以控制输入设备300接收输入的信号或不接收输入的信号。此外，输入设备300接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器120中。

输出设备400用于输出输入设备300输入，并存储在内存储器120中的数据对应的信号。例如，输出设备400输出声音信号或视频信号。上述处理器200中的控制器220还可以控制输出设备400输出信号或不输出信号。

需要说明的是，图1中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备300和内存储器120之间的单向箭头表示输入设备300接收到的数据向内存储器120传输。又例如，运算器210和内存储器120之间的双向箭头表示内存储器120存储的数据可以向运算器210传输，且运算器210处理后的数据可以向内存储器120传输。图1中的细箭头表示控制器220可以控制的部件。示例的，控制器220可以对外存储器110、内存储器120、运算器210、输入设备300和输出设备400等进行控制。

可选的，如图1所示的电子设备1000还可以包括各种传感器。例如陀螺仪传感器、湿度计传感器、红外线传感器、磁力计传感器等，在此不再赘述。可选的，该电子设备1000还可以包括无线保真(wireless fidelity，WiFi)模块、蓝牙模块等，在此不再赘述。

可以理解的是，缓存(Cache)器是存储层次结构中位于较高层级的存储器，主要作用在于作为低层级存储器与CPU之间的桥梁，减少CPU直接从低层级存储器(例如内存储器，或称为内部存储器、主存储器等)中访问数据的时延(latency)。CPU到主存储器的访问路径如图2和图3所示，当CPU要读取数据时，会首先从缓存器中查找需要的数据，若查找到则直接返回，若查找不到再从内存储器中查找。由于缓存器的运行速度比内存储器快得多，可帮助CPU更快地运行。缓存包括几个相互独立的缓存模块，例如指令缓存(instructioncache，I-Cache)、数据缓存(data cache，D-Cache)和传输后备缓存(translationlookaside buffer，TLB)。主流CPU上一般集成了多级缓存器，例如图2和图3中所示的一级缓存(L1 Cache)器和二级缓存(L2 Cache)器。其中，一级缓存器可分为一级指令缓存(L1I-Cache，L1I)器和一级数据缓存(L1D-Cache，L1D)器。

示例性的，上述多级缓存器可以集成在CPU上，以便于提高CPU的执行效率。

可选地，在CPU和内存储器120之间还可以设置有多级缓存器(例如三级缓存器)，该多级缓存器可以集成在其他芯片(包括但不限于CPU)内。

目前基本采用主流的SRAM作为缓存，并增大其容量，由于SRAM的结构较为复杂，占据的面积较大，如果将SRAM集成在其他芯片内，会降低其所在芯片的面积效率。

基于此，本申请实施例提供了一种存储芯片。如图4所示，该存储芯片1包括缓存器11。

在一些实施例中，如图5～图9b所示，缓存器11包括：第一堆叠结构112、第一导电柱113、第一铁电层114、读晶体管(read transistor，Tr)和写晶体管(write transistor，Tw)。

上述第一堆叠结构112包括至少一层第一板线层(plates)1121。例如，如图8～图9b所示，第一堆叠结构112包括一层第一板线层1121。又如，第一堆叠结构112包括多层第一板线层1121，该多层第一板线层1121沿第一方向Z依次层叠。其中，图5示意出了三层第一板线层1121。第一板线层1121呈平面状。

示例性的，存储芯片1具有第一方向Z、第二方向X和第三方向Y。第一方向Z为垂直于第一板线层1121所在平面的方向，第二方向X为平行于第一板线层所在平面的方向，第三方向Y为平行于第一板线层所在平面的方向，且第二方向X和第三方向Y相垂直。

示例性的，上述第一板线层1121的材料包括金属材料或其他导电材料。例如，第一板线层1121的材料包括TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导体材料或者它们的任意组合。

上述第一堆叠结构112还包括位于第一板线层1121相对两侧的第一介质层1122。第一堆叠结构112中的第一介质层1122和第一板线层1121，沿第一方向Z交替层叠设置。第一介质层1122用于实现电隔离。

示例性的，第一介质层1122的材料包括但不限于SiO₂、Al₂O₃、HfO₂、ZrO₂、TiO₂、Y₂O₃、Si₃N₄等绝缘材料或者它们的任意组合材料，第一介质层1122的结构为单层结构、叠层结构或组合材料构成的叠层结构。

上述第一导电柱113贯穿第一堆叠结构112，第一铁电层114位于第一板线层1121和第一导电柱113之间，且环绕第一导电柱113。

示例性的，第一导电柱113呈柱状(例如圆柱状)，并沿第一方向Z延伸。第一铁电层114呈管状(例如圆管状)，第一导电柱113位于第一铁电层114内部，被第一铁电层114环绕。第一铁电层114位于第一板线层1121和第一导电柱113之间，将第一板线层1121和第一导电柱113隔开。例如，第一铁电层114沿第一方向Z延伸，第一铁电层114的高度与第一导电柱113的高度相同或大致相同，使得第一铁电层114位于第一导电柱113与第一堆叠结构112中的各第一板线层1121或各第一介质层1122之间，这样有利于简化缓存器11的制备工艺。

示例性的，上述第一导电柱113的材料包括金属材料或其他导电材料。例如，第一导电柱113的材料包括TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导体材料或者它们的任意组合。第一铁电层114例如包括铪基铁电介质(或称HfO₂基铁电介质)。第一铁电层114的材料包括但不限于ZrO₂、HfO₂、Al掺杂HfO₂、Si掺杂HfO₂、Zr参杂HfO₂、La掺杂HfO₂、Y掺杂HfO₂等，或者基于该材料(例如为HfO₂)的进行其他元素掺杂的材料以及它们的任意组合。

第一铁电层114可以作为绝缘介质，使得第一板线层1121中环绕第一铁电层114和第一导电柱113的部分能够作为一个电极，并使得第一导电柱113与第一板线层1121相对的部分能够作为另一个电极，与第一铁电层114共同形成电容器。利用第一铁电层114的材料可以发生自发极化、且极化状态能够随外电场作用而重新取向的特点，使得该电容器能够进行数据存储。

在上述第一堆叠结构112中，在第一板线层1121的数量为多层的情况下，各第一板线层1121的厚度可以相同也可以不相同，各第一介质层1122的厚度可以相同也可以不相同，具体可以根据实际需要进行设置。此外，在第一堆叠结构112的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，例如，第一堆叠结构112堆叠的膜层层数可以为几十层甚至上百层(例如32层、64层或128层等)，第一堆叠结构112所包括的膜层的层数越多，缓存器11的集成度越高，电容器的数量越多，缓存器11的容量越大，具体可以根据实际需求或制备工艺条件来设计第一堆叠结构112的堆叠层数及堆叠高度，本申请对此不做限制。

可选地，在第一板线层1121的数量为一层的情况下，该层第一板线层1121中环绕第一铁电层114和第一导电柱113的部分，第一导电柱113与第一板线层1121相对的部分，及第一铁电层114所形成的电容器，可以称为第一铁电电容C1。

可选地，在第一板线层1121的数量为多层的情况下，每一层第一板线层1121中环绕第一铁电层114和第一导电柱113的部分，第一导电柱113与该层第一板线层1121相对的部分，及第一铁电层114与该层第一板线层1121相对的部分所形成的电容器，可以称为子铁电电容C11。

如图5～图7所示，在第一板线层1121的数量为多层的情况下，该多层第一板线层1121相连接。这样可以使得与各层第一板线层1121对应的子铁电电容C11的一极形成电连接(或形成并联)。对于与同一第一导电柱113对应的多个子铁电电容C11，该第一导电柱113可以作为公共电极，使得该多个子铁电电容C11的另一极形成电连接(或形成并联)。这样也便使得与同一第一导电柱113对应的多个子铁电电容C11形成并联。并联设置的多个子铁电电容C11，可以等效为一个第一铁电电容C1。其中，与同一第一导电柱113对应的多个子铁电电容C11的等效电路如图10中的(a)所示，该多个子铁电电容C11所等效的第一铁电电容C1如图10中的(b)所示。此时，该等效的第一铁电电容C1的电容量(capacitance)，则为该并联设置的多个子铁电电容C11的电容量之和。这样有利于增大等效的第一铁电电容C1的电容量。

可以理解的是，由于第一导电柱113沿第一方向Z延伸，因此，与该第一导电柱113对应的多个子铁电电容C11便沿第一方向Z依次排列，也即，沿垂直于第一板线层1121所在平面的方向依次排列，这样使得该多个子铁电电容C11在第一板线层1121所在平面上的正投影，可以重合，进而使得该多个子铁电电容C11在第一板线层1121所在平面上占据的面积，与一个子铁电电容C11在第一板线层1121所在平面上占据的面积相同。

相应的，在第一板线层1121的数量为一层的情况下，第一铁电电容C1在第一板线层1121所在平面上占据的面积，与在第一板线层1121的数量为多层的情况下，第一铁电电容C1在第一板线层1121所在平面上占据的面积，基本相同。也就是说，第一铁电电容C1在第一板线层1121所在平面上占据的面积，与第一堆叠结构112所包括的第一板线层1121的数量无关，与其自身包括的子铁电电容C11的数量无关。

示例性的，贯穿第一堆叠结构112的第一导电柱113的数量为多个，该多个第一导电柱113呈阵列状排布。相应的，与各第一导电柱113相对应的第一铁电层114的数量也为多个。由于每个第一导电柱113对应一个第一铁电电容C1，因此，第一堆叠结构112和上述多个第一导电柱113便可以构成呈阵列状排布的多个第一铁电电容C1。该多个第一铁电电容C1呈三维堆叠结构，有利于减小在第一板线层1121所在平面上占据的面积。

上述读晶体管Tr位于第一堆叠结构112的下方，写晶体管Tw位于第一堆叠结构112的下方或上方。例如，图7示意出读晶体管Tr和写晶体管Tw均位于第一堆叠结构112的下方，图6a和图6b示意出读晶体管Tr位于第一堆叠结构112的下方，写晶体管Tw位于第一堆叠结构112的上方。

读晶体管Tr的栅极与第一导电柱113相连接，写晶体管Tw的源极和漏极中的一者与第一导电柱113相连接。其中，写晶体管Tw用于将数据写入第一铁电电容C1，第一铁电电容C1用于存储写入的数据，读晶体管Tr用于读取第一铁电电容C1所存储的数据。例如，在CPU读取缓存器11中存储的数据时，缓存器11可以保持通电状态，减少第一铁电电容C1翻转的时间，从而使得缓存器11具有较快的读取速度。

示例性的，读晶体管Tr的数量为多个，写晶体管Tw的数量为多个。其中，每个第一导电柱113均与一个读晶体管Tr、及一个写晶体管Tw相连接，并构成铁电缓存单元FCC。由于第一铁电电容C1呈三维结构，这样有利于实现该铁电缓存单元FCC的微缩，以便于在单位面积内上集成更多的铁电缓存单元FCC，增大缓存器11的容量，便于实现超大容量缓存器的设计。

上述铁电缓存单元FCC仅包括两个晶体管(transistor，T)和一个电容器(capacitor，C)，整体呈2T1C结构，相比于SRAM的基本结构(或称缓存单元)，晶体管的数量更少，结构更为简单，所占据的面积更小。

由此，本申请实施例所提供的存储芯片1中的缓存器11，采用铁电存储器形成。该缓存器11中，第一导电柱113可以作为一个电极，第一堆叠结构112所包括的各第一板线层1121环绕第一导电柱113的部分可以作为另一个电极，使得第一导电柱113、环绕该第一导电柱113的第一铁电层114及各第一板线层1121中环绕第一导电柱113的部分，构成一个第一铁电电容C1。该第一铁电电容C1呈三维结构，可以有效减小第一铁电电容C1在第一板线层1121所在平面上占据的面积。

而且，与每个第一导电柱113对应的第一铁电电容C1，及与该第一导电柱113相连接的读晶体管Tr、写晶体管Tw，可以构成2T1C结构的铁电缓存单元FCC。该铁电缓存单元FCC结构简单，其所占据的面积小于SRAM中包括6T的存储单元所占据的面积。这样便可以简化缓存器11的结构，有效减小缓存器11所占据的面积，进而可以减小存储芯片1中缓存器11的面积占比，提高存储芯片1的面积效率。

在一些实施例中，如图4所示，缓存器11包括一个或多个缓存单元子阵列111。

在缓存器11包括多个缓存单元子阵列111的情况下，该多个缓存单元子阵列111沿第二方向X排列为多列，每列缓存单元子阵列111包括沿第三方向Y依次排列的多个缓存单元子阵列111；该多个缓存单元子阵列111沿第三方向Y排列为多行，每行缓存单元子阵列111包括沿第二方向X依次排列的多个缓存单元子阵列111。这样有利于提高缓存单元子阵列111的排布规律性，降低缓存器11的制备难度。

可以理解的是，上述第一堆叠结构112的数量可以为一个或多个。在缓存器11包括缓存单元子阵列111的情况下，一个缓存单元子阵列111例如包括一个第一堆叠结构112。

在一些实施例中，如图5和图8所示，缓存器11还包括：第一导线DL1和第一接触柱115。第一导线DL1位于第一堆叠结构112的上方，第一接触柱115沿第一方向Z延伸，第一堆叠结构112所包括的至少一层第一板线层1121通过该第一接触柱115与第一导线DL1相连接。

示例性的，上述第一导线DL1的材料包括金属材料或其他导电材料。例如，第一导线DL1的材料包括TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导体材料或者它们的任意组合。上述第一接触柱115的材料包括金属材料或其他导电材料。例如，第一接触柱115的材料包括TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导体材料或者它们的任意组合。

在第一堆叠结构112中第一板线层1121的数量为多层的情况下，第一导线DL1通过第一接触柱115与该多层第一板线层1121相连接，可以使得该多层第一板线层1121连接到一起，进而使得与该多层第一板线层1121相对应的多个子铁电电容C11形成并联。

上述第一导线DL1用于传输电信号(例如基准电压)。通过设置第一接触柱115和第一导线DL1，可以将第一导线DL1所传输的电信号经第一接触柱115同时(或基本同时)传输至第一堆叠结构112所包括的至少一层第一板线层1121，也即，同时(或基本同时)传输至各第一铁电电容C1的一个电极，配合第一铁电电容C1存储数据。

在第一堆叠结构112中第一板线层1121的数量为多层的情况下，上述第一接触柱115和该多层第一板线层1121之间的连接方式包括多种。

示例性的，上述第一接触柱115贯穿第一堆叠结构112，并与各第一板线层1121环绕该第一接触柱115的部分形成接触，从而利用第一接触柱115将各第一板线层1121电连接到一起。

示例性的，如图6a和图7所示，上述多层第一板线层1121形成多个台阶。例如，沿第二方向X，每层第一板线层1121的一端形成一个台阶，或者，每层第一板线层1121的相对两端形成两个台阶。

其中，上述第一接触柱115的数量为多个。每个台阶上设置有至少一个第一接触柱115，该台阶与该至少一个第一接触柱115的底端相接触。例如，每个台阶上设置有一个、两个或者甚至更多个的第一接触柱115，该第一接触柱115位于相应的台阶上方，并与相应的台阶形成接触，以便于与相应的第一板线层1121形成电连接，但未贯穿第一堆叠结构112。图6a和图7示意出了每层第一板线层1121的相对两端形成两个台阶，每个台阶上设置有一个第一接触柱115，相应的，每层第一板线层1121与两个第一接触柱115电连接；位于各台阶上的第一接触柱115沿第一方向X依次排列。相应的，第一导线DL1沿第一方向X延伸。

示例性的，如图6a和图7所示，各台阶上设置的第一接触柱115的顶端，均与第一导线DL1相接触。这样各台阶上的第一接触柱115便可以通过第一导线DL1电连接到一起，进而将各层第一板线层1121电连接到一起。

本申请实施例利用上述多层第一板线层1121形成多个台阶，并在各台阶上设置第一接触柱115，通过第一导线DL1和第一接触柱115将各层第一板线层1121电连接到一起，可以避免对第一堆叠结构112进行深孔刻蚀，简化缓存器11的制备工艺。

在一些实施例中，如图5和图8所示，缓存器11还包括：沿第一方向Z延伸的第二接触柱116。该第二接触柱116的一端与第一导线DL1相接触，第二接触柱116的另一端用于接收基准电压。

第二接触柱116与第一导线DL1相接触，形成电连接，便可以通过第一导线DL1、第一接触柱115实现与第一板线层1121的电连接，进而实现与第一铁电电容C1的电连接。第二接触柱116所接收的基准电压，便可以依次经第一导线DL1、第一接触柱115传输至第一板线层1121，也即，传输至第一铁电电容C1，配合对第一铁电电容C1的数据写入。

例如，上述基准电压可以称为偏置(bias)电压，其压值例如为1/2VDD。

示例性的，如图5和图8所示，上述第二接触柱116位于第一导线DL1的下方，第二接触柱116的顶端与第一导线DL1相接触，底端用于接收基准电压。这样在制备缓存器11的过程中，可以同时制备形成第一接触柱115和第二接触柱116，便于简化缓存器11的制备工艺。

在一些实施例中，如图11所示，缓存器11还包括：第一字线RWL、第一位线RBL、第二字线WWL和第二位线WBL。图11示意出了一种缓存器11的等效电路图，图11中以实心圆代表第一导线DL1。

示例性的，读晶体管Tr的栅极与第一铁电电容C1的第一极(也即第一导电柱113)电连接，读晶体管Tr的源极和漏极中的一者与第一字线RWL电连接，读晶体管Tr的源极和漏极中的另一者与第一位线RBL电连接。第一铁电电容C1的第二极(也即第一板线层1121)与第一导线DL1电连接。写晶体管Tw的栅极与第二字线WWL电连接，写晶体管Tw的源极和漏极中的一者(例如为漏极)与第一铁电电容C1的第一极电连接，写晶体管Tw的源极和漏极中的另一者(例如为源极)与第二位线WBL电连接。其中，写晶体管Tw、第一铁电电容C1和读晶体管Tr，三者交汇的节点例如称为存储节点(storage node，SN)。

可选地，如图11所示，第一字线RWL的数量为多条，该多条第一字线RWL例如沿第二方向X延伸，并沿第三方向Y依次排列。第一位线RBL的数量为多条，该多条第一位线RBL例如沿第三方向Y延伸，并沿第二方向X依次排列。一行铁电缓存单元FCC中的多个读晶体管Tr与同一条第一字线RWL电连接，一列铁电缓存单元FCC中的多个读晶体管Tr与同一条第一位线RBL电连接。

可选地，如图11所示，第二字线WWL的数量为多条，该多条第二字线WWL例如沿第二方向X延伸，并沿第三方向Y依次排列。第二位线WBL的数量为多条，该多条第二位线WBL例如沿第三方向Y延伸，并沿第二方向X依次排列。一行铁电缓存单元FCC中的多个写晶体管Tw与同一条第二字线WWL电连接，一列铁电缓存单元FCC中的多个写晶体管Tw与同一条第二位线WBL电连接。

示例性的，第二字线WWL用于控制与其电连接的写晶体管Tw的开启或关断，第二位线WBL用于通过写晶体管Tw向第一铁电电容C1写入数据。在将数据写入至第一铁电电容C1中时，第二接触柱116接收基准电压，并通过第一导线DL1将基准电压传输至第一铁电电容C1的第二极；第二字线WWL控制写晶体管Tw开启，第一铁电电容C1的第一极与第二位线WBL之间导通，从而可以将第二位线WBL上的电压至第一铁电电容C1的第一极，第一铁电电容C1的两极之间形成电压差，从而在第一铁电电容C1中写入数据。当读取第一铁电电容C1所存储的数据时，通过调整第一字线RWL和第一位线RBL中的一者的电压，以在两者之间形成压差，并使得读晶体管Tr开启，进而可以通过检测读晶体管Tr的源极和漏极之间的电流的大小，得知第一铁电电容C1所存储的数据。在CPU访问缓存器11时，便可以通过上述方法读取缓存器11中存储的数据。当然，此处仅为铁电缓存单元FCC写入数据和读取数据的一种示例性说明，并不对缓存器11的写入数据和读取数据的方法形成限定。

可以理解的是，上述缓存器11中，写晶体管Tw和读晶体管Tr的设置方式包括多种，可以根据实际需要选择设置。

在一些可能的实施例中，如图6a所示，读晶体管Tr采用前道工艺(front end ofline，FEOL)形成。

示例性的，上述“读晶体管Tr采用前道工艺形成”指的是，在形成读晶体管Tr的过程中，可以首先在半导体衬底(例如硅衬底)上划分制备读晶体管Tr的区域；然后采用离子注入工艺在上述区域内进行离子注入，形成有源区；然后在有源区上形成栅介质层和栅极；然后在有源区中未被栅介质层和栅极覆盖的部分进行离子注入，形成源区(或称源极)和漏区(或称漏极)，从而得到金属-氧化物半导体场效应晶体管(metal oxide semiconductorfield effect transistor，MOSFET)，该场效应晶体管可以作为读晶体管Tr。该读晶体管Tr又可以称为前道晶体管(FEOL MOSFET)。

上述读晶体管Tr采用前道工艺形成，可以提高读晶体管Tr的性能，进而有利于提高数据的读取速度，降低读取数据的时间，降低时延。

在另一些可能的实施例中，如图6a和图6b所示，写晶体管Tw位于第一堆叠结构112的上方，且写晶体管Tw采用后道工艺(back end of line，BEOL)形成。

示例性的，上述“写晶体管Tw采用后道工艺形成”指的是，在形成写晶体管Tw的过程中，在基底(包括但不限于半导体衬底、膜层堆叠结构)上，采用包括但不限于沉积、曝光、显影、刻蚀等工艺制备形成的金属-氧化物半导体场效应晶体管，该场效应晶体管可以作为写晶体管Tw。该写晶体管Tw又可以称为后道晶体管(BEOL MOSFET)。

可选地，写晶体管Tw包括但不限于环栅场效应晶体管(gate all around fieldeffect transistor，GAA FET)、环沟道场效应晶体管(channel all around field effecttransistor，CAA FET)、垂直平面沟道晶体管等。

上述写晶体管Tw采用后道工艺形成，使得写晶体管Tw在第一板线层1121所在平面上的正投影面积较小，这样有利于减小铁电缓存单元FCC在第一板线层1121所在平面上的正投影面积，可以增大单位面积内铁电缓存单元FCC的密度，提高缓存器11的容量。

可以理解的是，在上述读晶体管Tr采用前道工艺形成的情况下，读晶体管Tr位于第一堆叠结构112的下方。这也就意味着，如图6a和图6b所示，沿第一方向Z，写晶体管Tw和读晶体管Tr分别位于第一堆叠结构112的相对两侧。读晶体管Tr与第一导电柱113(也即第一铁电电容C1的第一极)的底端电连接。写晶体管Tw与第一导电柱113的顶端电连接。

这样可以减小写晶体管Tw和读晶体管Tr在第一板线层1121所在平面上的正投影面积，这样有利于减小铁电缓存单元FCC在第一板线层1121所在平面上的正投影面积，可以增大单位面积内铁电缓存单元FCC的密度，提高缓存器11的容量。

在一些示例中，写晶体管Tw和读晶体管Tr，在第一板线层1121所在平面上的正投影相交叠。例如，写晶体管Tw和读晶体管Tr，在第一板线层1121所在平面上的正投影，重合或部分重合。写晶体管Tw和读晶体管Tr，共同在第一板线层1121所在平面上形成的正投影的面积，仅为一个晶体管在第一板线层1121所在平面上的正投影面积或稍大于一个晶体管在第一板线层1121所在平面上的正投影面积。

这样有利于进一步减小写晶体管Tw和读晶体管Tr在第一板线层1121所在平面上的正投影面积，进而有利于进一步减小铁电缓存单元FCC在第一板线层1121所在平面上的正投影面积，可以进一步增大单位面积内铁电缓存单元FCC的密度，提高缓存器11的容量。

在一些示例中，如图6a和图6b所示，缓存器11还包括位于读晶体管Tr和第一堆叠结构112之间的第一互联层117。第一互联层117包括上述第一字线RWL和第一位线RBL。

图12示意出了一种读晶体管Tr和第一互联层117的俯视结构，图13示意出了读晶体管Tr和第一互联层117沿EE＇向的一种剖视结构。第一字线RWL和第一位线RBL位于第一互联层117中，且两者位于不同层。读晶体管Tr的栅极通过位于第一互联层117中的导电块与第一导电柱113电连接，读晶体管Tr的第一极通过第一互联层117中的导电块与第一位线RBL电连接，读晶体管Tr的第二极通过第一互联层117中的导电块与第一字线RWL电连接。

如图6a和图6b所示，上述第二字线WWL和第二位线WBL位于第一堆叠结构112的上方。图6a和图6b所示的结构以写晶体管Tw为环栅场效应晶体管为例，第二字线WWL的一部分作为写晶体管Tw的控制极，第二位线WBL的一部分作为写晶体管Tw的源极和漏极中的另一者。

在又一些可能的实施例中，如图7所示，写晶体管Tw位于第一堆叠结构112的下方，且写晶体管Tw采用前道工艺形成。

可以理解的是，在上述读晶体管Tr采用前道工艺形成的情况下，读晶体管Tr也位于第一堆叠结构112的下方。这样写晶体管Tw和读晶体管Tr均可以称为前道晶体管，且两者位于第一堆叠结构112的同一侧，也即第一堆叠结构112的下方，写晶体管Tw和读晶体管Tr均与第一导电柱113的底端电连接。

采用上述设置方式，可以同时提高写晶体管Tw和读晶体管Tr的性能，这样不仅能够提高写入数据的速度，降低写入数据的时间，还能够提高数据的读取速度，降低读取数据的时间，进而有利于进一步降低时延。

而且，通过将写晶体管Tw和读晶体管Tr设置在第一堆叠结构112的同一侧，可以在制备写晶体管Tw和读晶体管Tr的过程中，同步制备形成写晶体管Tw和读晶体管Tr，有利于简化缓存器11和存储芯片1的制备流程，提高制备效率。

在一些示例中，如图7所示，缓存器11还包括位于写晶体管Tw和第一堆叠结构112之间、且位于读晶体管Tr和第一堆叠结构112之间的第二互联层118。第二互联层118包括上述第一字线RWL、第一位线RBL、第二字线WWL和第二位线WBL。

图14示意出了一种写晶体管Tw、读晶体管Tr和第二互联层118的俯视结构，图15示意出了写晶体管Tw、读晶体管Tr和第二互联层118沿FF＇向的一种剖视结构。第二字线WWL、第二位线WBL、第一字线RWL和第一位线RBL位于第二互联层118中，且第二位线WBL和第一位线RBL位于同一层，第二字线WWL和第一字线RWL位于同一层，第二位线WBL和第一位线RBL两者、及第二字线WWL和第一字线RWL两者，位于不同层。写晶体管Tw的栅极通过位于第二互联层118中的导电块与第二字线WWL电连接，写晶体管Tw的源极和漏极中的一者通过第二互联层118中的导电块与第一导电柱113电连接，写晶体管Tw的源极和漏极中的另一者通过第二互联层118中的导电块与第二位线WBL电连接。读晶体管Tr的栅极通过位于第二互联层118中的导电块与第一导电柱113电连接，读晶体管Tr的源极和漏极中的一者通过第二互联层118中的导电块与第一字线RWL电连接，读晶体管Tr的源极和漏极中的另一者通过第二互联层118中的导电块与第一位线RBL电连接。

在一些实施例中，如图4所示，存储芯片1还包括：内存储器，该内存储器为铁电内存储器12。也即，该内存储器采用铁电随机存储器(ferroelectric random accessmemory，FRAM)形成。其中，铁电随机存储器可以简称为铁电存储器。

可选地，本申请实施例所提供的存储芯片1可以包括上述电子设备1000中的内存储器120。例如，本申请实施例提供的存储芯片1中的铁电内存储器12，可以作为上述存储器100中的内存储器120。

存储芯片1具有存储区(memory array，MA)和位于存储区MA的至少一侧的冗余区(dummy array，DA)。例如，冗余区DA可以位于存储区MA的一侧、两侧等，或者，如图4所示，冗余区DA可以环绕存储区MA。可选地，铁电内存储器12位于存储区MA，缓存器11位于冗余区DA。也即，铁电内存储器12和缓存器11集成在一起，且缓存器11位于铁电内存储器12的周边，两者共同构成存储芯片1。

在一种实现方式中，通常采用动态随机存取存储器(dynamic random accessmemory，DRAM)作为上述内存储器。DRAM包括多个存储单元，每个存储单元包括一个晶体管和一个电容器，使得各存储单元呈1T1C架构。其中，每个电容器用于存储1比特(bit)的数据，这样每个存储单元也便能够存储1比特的数据。

在DRAM的特征尺寸缩小到20nm以下之后，持续地尺寸缩小变得越来越困难，也就使得DRAM的发展遇到瓶颈，导致DRAM的存储密度的提高受到很大的限制。由于铁电存储器可以实现三维堆叠结构，因此，本申请实施例提供的铁电内存储器12可以实现远高于DRAM的存储密度。

可以理解的是，上述DRAM的工作阶段(或称操作时序)包括：依次进行的充电操作(charging)、读取操作(sense)、列访问操作(column access)、预充电操作(precharge)。上述铁电内存储器12的工作阶段(或称操作时序)包括：依次进行的预充电操作(precharge)、电容翻转操作(swith)、读取操作(sense)、列访问操作(column access)、回写操作(restore)、后充电操作(postcharge)。其中，上述电容翻转操作(swith)和充电操作(charging)所代表的含义相同，由于铁电内存储器12中第二铁电电容(关于第二铁电电容可以参见下文中的说明，此处不再赘述)的翻转是破坏性的，所以需要回写操作回写数据。后充电操作是为了让浮置的公共电极(也即下文提及的第二板线层)的电压复位。

由上可知，相比于DRAM，铁电内存储器12虽然可实现高存储密度，但在操作时序上需要额外的回写操作和后充电操作，这样会铁电内存储器12的整体时延。

本申请实施例通过在铁电内存储器12上集成缓存器11，可以将常用的数据存储在缓存器12中，使得缓存器11位于CPU和铁电内存储器12之间，并作为CPU和铁电内存储器12之间的桥梁。虽然缓存器11的容量相比于铁电内存储器12的容量小，但缓存器11的读取速度快，这样在CPU重复读取相同的数据时，便可以直接从缓存器11中读取，从而有效减少CPU对铁电内存储器12的访问次数，有效降低铁电内存储器12的时延。

示例性的，上述存储芯片1中，铁电内存储器12和缓存器11之间可以形成电连接。或者，铁电内存储器12和缓存器11之间未形成电连接。

在一些实施例中，铁电内存储器12的图案精度，高于缓存器11的图案精度。此处，“图案精度”指的是，在制备铁电内存储器12或缓存器11的过程中，经刻蚀形成的膜层、信号线、深孔等图案的实际尺寸值与理论尺寸值之间的接近程度。相比于缓存器11，铁电内存储器12的图案的实际尺寸值与理论尺寸值之间更为接近。

可以理解的是，在晶圆(或称半导体衬底)上制备内存储器12的工艺中，由于晶圆的核心区域(例如上述存储区MA)的工艺误差小于晶圆的外围区域(例如上述冗余区DA)的工艺误差，因此，会在存储区MA形成铁电内存储器12时，同步地在冗余区DA形成虚拟铁电存储器(该虚拟铁电存储器不进行数据的存储，例如未连接信号线等)，以便于满足铁电内存储器12的存储密度(density)要求，保证铁电内存储器12的可制造性，并提高铁电内存储器12(或关键器件)的图案精度。

这也就意味着，本申请实施例可以复用上述虚拟铁电存储器形成缓存器11，也即复用存储芯片1已有的结构形成缓存器11，实现缓存器11和铁电内存储器12的集成。这样能够在提高铁电内存储器12的图案精度、保证铁电内存储器12的存储密度要求、可制造性的基础上，使得缓存器11的制备工艺兼容于铁电内存储器12的制备工艺，而且无需在铁电内存储器12和虚拟铁电存储器以外的区域内形成缓存器，大大提高了存储芯片1的面积利用率，有利于进一步降低缓存器11的面积开销。

在一些实施例中，如图16和图17所示，上述铁电内存储器12包括：第二堆叠结构122、第二导电柱123和第二铁电层124。

如图17所示，第二堆叠结构122包括交替层叠的多层第二板线层1221和多层第二介质层1222。该多层第二板线层1221和多层第二介质层1222沿第一方向Z依次层叠，任意相邻两层第二板线层1221之间设置有一层第二介质层1222，任意相邻两层第二介质层1222之间设置有一层第二板线层1221。

如图16和图17所示，第二导电柱123贯穿第二堆叠结构122，第二铁电层124位于第二板线层1221和第二导电柱123之间，且环绕第二导电柱123。

示例性的，第二导电柱123呈柱状(例如圆柱状)，并沿第一方向Z延伸。第二铁电层124呈管状(例如圆管状)，第二导电柱123位于第二铁电层124内部，被第二铁电层124环绕。第二铁电层124位于第二板线层1221和第二导电柱123之间，将第二板线层1221和第二导电柱123隔开。例如，第二铁电层124沿第一方向Z延伸，第二铁电层124的高度与第二导电柱123的高度相同或大致相同，使得第二铁电层124位于第二导电柱123与第二堆叠结构122中的各第二板线层1221或各第二介质层1222之间，这样有利于简化铁电内存储器12的制备工艺。

第二铁电层124可以作为绝缘介质，使得第二板线层1221中环绕第二铁电层124和第二导电柱123的部分，以及第二导电柱123与第二板线层1221相对的部分，能够作为两个电极，与第二铁电层124共同形成第二铁电电容C2。利用第二铁电层124的材料可以发生自发极化、且极化状态能够随外电场作用而重新取向的特点，使得第二铁电电容C2能够进行数据存储。其中，一个第二铁电电容C2用于存储1比特的数据。

在上述第二堆叠结构122中，各第二板线层1221的厚度可以相同也可以不相同，各第二介质层1222的厚度可以相同也可以不相同，具体可以根据实际需要进行设置。此外，在第二堆叠结构122的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，例如，第二堆叠结构122堆叠的膜层层数可以为几十层甚至上百层(例如32层、64层或128层等)，第二堆叠结构122所包括的膜层的层数越多，铁电内存储器12的集成度越高，铁电内存储器12的存储密度越大，具体可以根据实际需求或制备工艺条件来设计第二堆叠结构122的堆叠层数及堆叠高度，本申请对此不做限制。

例如，上述第二板线层1221面积较大，且可以作为公共电极，在第二铁电电容C2进行翻转操作、回写操作的过程中，需要对第二板线层1221上的电压进行切换(toggle)。这样使得铁电内存储器12的功耗和操作时延较大。本申请实施例通过在铁电内存储器12上集成缓存器11，可以有效减少CPU对铁电内存储器12的访问次数，进而可以减少对铁电内存储器12中第二铁电电容C2(或第二板线层1221)的操作次数，降低铁电内存储器12的功耗，提高功效(power efficiency)，并降低铁电内存储器12的操作时延。

在一些示例中，第一板线层1121和第二板线层1221材料相同且同层设置，第一介质层1122和第二介质层1222材料相同且同层设置。

此处，在本申请中，“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。

也就是说，本申请实施例可以在同一次构图工艺中，对同一膜层进行刻蚀，形成第一板线层1121和第二板线层1221，或者，本申请实施例可以在同一次构图工艺中，对同一膜层进行刻蚀，形成第一介质层1122和第二介质层1222。当然，本申请实施例还可以在同一次构图工艺中，形成第一铁电层114和第二铁电层124，或形成第一导电柱113和第二导电柱123。这也就意味着，缓存器11的形成步骤，兼容于铁电内存储器12的形成步骤，有利于简化制备工艺。

在一些示例中，如图4所示，铁电内存储器12包括一个或多个存储单元子阵列121。在铁电内存储器12包括多个存储单元子阵列121的情况下，该多个存储单元子阵列121沿第二方向X排列为多列，每列存储单元子阵列121包括沿第三方向Y依次排列的多个存储单元子阵列121；该多个存储单元子阵列121沿第三方向Y排列为多行，每行存储单元子阵列121包括沿第二方向X依次排列的多个存储单元子阵列121。

可以理解的是，上述第二堆叠结构122的数量可以为多个。在铁电内存储器12包括存储单元子阵列121的情况下，一个存储单元子阵列121例如包括一个第二堆叠结构122。

在一些实施例中，如图16和图17所示，上述铁电内存储器12包括：位于第二堆叠结构122上方的多条第二导线DL2。该多条第二导线DL2分别与多层第二板线层1221相连接。

示例性的，上述多条第二导线DL2与多层第二板线层1221之间，一一对应地电连接。这样可以使得第二导电柱123和每一层第二板线层1221均能形成一个第二铁电电容C2，进而使得每个第二导电柱123可以和第二堆叠结构122所包括的多层第二板线层1221形成多个第二铁电电容C2。

第二导线DL2用于接收电信号，并将该电信号传输至与其电连接的第二板线层1221，与第二导电柱123相配合，实现对第二铁电电容C2的翻转的独立控制。

示例性的，如图16和图17所示，第二堆叠结构122下方设置有多个选择晶体管T，该多个选择晶体管T与上述多个第二导电柱123一一对应设置，且一个选择晶体管T的第一极(例如为漏极)与一个第二导电柱123的底端相接触。选择晶体管T、及与其电连接的第二导电柱123所对应的多个第二铁电电容C2，可以构成一铁电存储单元FMC，该铁电存储单元FMC呈1TnC结构。当然，铁电存储单元FMC还可以具有其他的结构，本申请实施例对此不作限定，例如，铁电存储单元FMC呈2TnC结构。

由于第二铁电电容C2沿第一方向Z延伸，因此，铁电存储单元FMC又可以称为垂直存储单元。

同一铁电存储单元FMC中，多个第二铁电电容C2在第一板线层1121所在平面上的正投影，例如重合。这样使得该多个第二铁电电容C2在第一板线层1121所在平面上占据的面积，仅为一个第二铁电电容C2在第一板线层1121所在平面上占据的面积，可以有效减小该多个第二铁电电容C2的面积占比，实现该铁电存储单元FMC的微缩，以便于在单位面积内上集成更多的铁电存储单元FMC。

由于一个第二铁电电容C2用于存储1比特的数据，且每个铁电存储单元FMC包括多个第二铁电电容C2，这样每个铁电存储单元FMC也便能够存储多个比特(n-bits)的数据，进而使得呈三维堆叠结构的铁电内存储器11的存储密度得以大大提高。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种存储芯片，其特征在于，所述存储芯片包括缓存器，所述缓存器包括：

第一堆叠结构，包括至少一层第一板线层和位于所述第一板线层相对两侧的第一介质层；在所述第一板线层的数量为多层的情况下，多层所述第一板线层相连接；

第一导电柱，贯穿所述第一堆叠结构；

第一铁电层，位于所述第一板线层和所述第一导电柱之间，且环绕所述第一导电柱；

读晶体管，位于所述第一堆叠结构下方；所述读晶体管的栅极与所述第一导电柱相连接；

写晶体管，位于所述第一堆叠结构的下方或上方；所述写晶体管的源极和漏极中的一者与所述第一导电柱相连接。

2.根据权利要求1所述的存储芯片，其特征在于，所述缓存器还包括：

位于所述第一堆叠结构上方的第一导线；

沿第一方向延伸的第一接触柱，所述至少一层第一板线层通过所述第一接触柱与所述第一导线相连接；

所述第一方向为垂直于所述第一板线层所在平面的方向。

3.根据权利要求2所述的存储芯片，其特征在于，在所述第一板线层的数量为多层的情况下，

多层所述第一板线层形成多个台阶；所述台阶上设置有至少一个所述第一接触柱，所述台阶与至少一个所述第一接触柱的底端相接触；

各所述台阶上设置的第一接触柱的顶端，均与所述第一导线相接触。

4.根据权利要求2所述的存储芯片，其特征在于，所述缓存器还包括：沿第一方向延伸的第二接触柱，所述第二接触柱的一端与所述第一导线相接触，所述第二接触柱的另一端用于接收基准电压；

所述第一方向为垂直于所述第一板线层所在平面的方向。

5.根据权利要求1～4中任一项所述的存储芯片，其特征在于，所述存储芯片还包括：铁电内存储器；

所述存储芯片具有存储区和位于所述存储区的至少一侧的冗余区，所述铁电内存储器位于所述存储区，所述缓存器位于所述冗余区。

6.根据权利要求5所述的存储芯片，其特征在于，所述铁电内存储器包括：

第二堆叠结构，包括交替层叠的多层第二板线层和多层第二介质层；

第二导电柱，贯穿所述第二堆叠结构；

第二铁电层，位于所述第二板线层和所述第二导电柱之间，且环绕所述第二导电柱；

其中，所述第一板线层和所述第二板线层材料相同且同层设置，所述第一介质层和所述第二介质层材料相同且同层设置。

7.根据权利要求6所述的存储芯片，其特征在于，所述铁电内存储器还包括：位于所述第二堆叠结构上方的多条第二导线；

所述多条第二导线分别与所述多层第二板线层相连接。

8.根据权利要求5所述的存储芯片，其特征在于，所述铁电内存储器的图案精度，高于所述缓存器的图案精度。

9.根据权利要求1所述的存储芯片，其特征在于，所述读晶体管采用前道工艺形成。

10.根据权利要求1所述的存储芯片，其特征在于，所述写晶体管位于所述第一堆叠结构的上方；

所述写晶体管采用后道工艺形成。

11.根据权利要求10所述的存储芯片，其特征在于，所述写晶体管和所述读晶体管，在所述第一板线层所在平面上的正投影相交叠。

12.根据权利要求10所述的存储芯片，其特征在于，所述缓存器还包括：

位于所述读晶体管和所述第一堆叠结构之间的第一互联层，所述第一互联层包括第一字线和第一位线，所述读晶体管的源极和漏极中的一者与所述第一字线电连接，所述读晶体管的源极和漏极中的另一者与所述第一位线电连接；

位于所述第一堆叠结构上方的第二字线和第二位线，所述写晶体管的栅极与所述第二字线电连接，所述写晶体管的源极和漏极中的另一者与所述第二位线电连接。

13.根据权利要求1所述的存储芯片，其特征在于，所述写晶体管位于所述第一堆叠结构的下方；

所述写晶体管采用前道工艺形成。

14.根据权利要求13所述的存储芯片，其特征在于，所述缓存器还包括：位于所述写晶体管和所述第一堆叠结构之间、且位于所述读晶体管和所述第一堆叠结构之间的第二互联层；

所述第二互联层包括：第一字线、第一位线、第二字线和第二位线；

所述读晶体管的源极和漏极中的一者与所述第一字线电连接，所述读晶体管的源极和漏极中的另一者与所述第一位线电连接；

所述写晶体管的栅极与所述第二字线电连接，所述写晶体管的源极和漏极中的另一者与所述第二位线电连接。

15.一种电子设备，其特征在于，所述电子设备包括：中央处理器，及如权利要求1～14中任一项所述的存储芯片。