KR20130007375A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20130007375A
KR20130007375A KR1020110065682A KR20110065682A KR20130007375A KR 20130007375 A KR20130007375 A KR 20130007375A KR 1020110065682 A KR1020110065682 A KR 1020110065682A KR 20110065682 A KR20110065682 A KR 20110065682A KR 20130007375 A KR20130007375 A KR 20130007375A
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Abstract

본 발명은 하부 전극 콘택 플러그의 폴리(poly)막을 스트립 공정으로 제거하고 하부 전극 콘택 플러그를 하부 전극으로 이용함으로써 유전막이 증착되는 면적을 증가시키고 캐패시터 용량을 확보할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캐패시터의 저장용량을 확보할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.
하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
특히, 종래의 실린더형 하부 전극을 형성하는 방법은 필수적으로 하부 전극 주변의 희생 절연막을 제거한 후, 하부 전극 상부에 유전막을 증착한다. 이때, 유전막을 구성하는 유전물질은 하부 전극에만 증착되는 것이 아니라 인접한 하부 전극 사이에 증착되어 유전 물질과 그 상부에 형성되는 상부 전극까지 모든 셀 들이 공유하여 사용하게 된다. 이러한 유전 물질을 공유하여 사용하면, 모든 하부 전극 간의 캐패시턴스(저장 용량)가 간섭 또는 왜곡되는 문제가 있다.
전술한 바와 같이, 종래의 실린더형 하부 전극의 리프레쉬(refresh) 특성을 개선하기 위한 셀의 캐패시턴스를 극대화하기 위하여 하부 전극의 높이를 증가시키고 하부 전극 콘택 플러그 간의 간격을 감소시켜 왔다. 이로 인하여 하부 전극 간의 브릿지(bridge) 현상이 발생하고 하부 전극 콘택 플러그와 하부 전극 간에 접촉되는 면적의 확보가 어려운 문제가 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 콘택 플러그의 폴리(poly)막을 스트립 공정으로 제거하고 하부 전극 콘택 플러그를 하부 전극으로 이용함으로써 유전막이 증착되는 면적을 증가시키고 캐패시터 용량을 확보할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 사이에 하부 전극 콘택홀을 형성하는 단계, 상기 하부 전극 콘택홀 내에 스페이서 물질을 형성하는 단계, 상기 하부 전극 콘택홀 내에 하부 전극 콘택 플러그를 형성하는 단계, 상기 하부 전극 콘택 플러그를 포함한 전면에 희생 절연막을 형성하는 단계, 상기 하부 전극 콘택 플러그가 노출될 때까지 상기 희생 절연막을 식각하여 하부 전극 홀을 형성하는 단계, 상기 스페이서 물질이 노출될 때까지 노출된 상기 하부 전극 콘택 플러그를 제거하는 단계, 상기 반도체 기판이 노출될 때까지 상기 스페이서 물질을 에치백하는 단계 및 상기 반도체 기판, 상기 스페이서 물질 및 상기 희생절연막 표면에 도전물질을 증착한 후, 도전물질을 에치백하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 하부 전극 콘택홀을 형성하는 단계는 상기 비트라인 패턴 및 상기 반도체 기판상에 절연막을 형성하는 단계, 상기 반도체 기판이 노출될 때까지 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서 물질은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극 콘택 플러그를 형성하는 단계는 하부 전극 콘택홀 내에 폴리(poly)를 매립하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서 물질이 노출될 때까지 노출된 상기 하부 전극 콘택 플러그를 제거하는 단계는 상기 하부 전극 콘택 플러그의 폴리를 습식 스트립(wet strip) 공정을 이용하여 제거하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극 콘택 플러그를 형성하는 단계 이후, 상기 하부 전극 콘택 플러그와 상기 희생 절연막 사이에 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막을 형성하는 단계 이후, 상기 희생 절연막 상부에 NFC(Nitride Floating Cap)용 지지층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극을 형성하는 단계 이후, 딥 아웃(dip out) 공정을 이용하여 상기 희생 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
아울러, 본 발명은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 하부 전극 상부에 구비된 유전막 및 상부전극을 포함하되, 상기 스페이서 사이의 상기 하부 전극의 한 면에만 상기 유전막 및 상기 상부 전극이 구비되고, 나머지 상기 하부 전극의 양면에 상기 유전막 및 상기 상부 전극이 구비된 것을 특징으로 한다.
바람직하게는, 상기 하부 전극은 실린더 형상 또는 콘케이브 형상을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극의 사이를 지지하는 지지층 패턴을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 지지층 패턴은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서는 질화막(Nitride)을 포함하는 것을 특징으로 한다.
아울러, 본 발명은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 반도체 특징으로 하는 단위 셀을 제공한다.
아울러, 본 발명은 다수의 단위 셀을 포함하며, 상기 단위 셀은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 셀 어레이를 제공한다.
아울러, 본 발명은 다수의 단위 셀을 포함하는 다수의 셀 어레이, 상기 셀 어레이에 연결되는 로우 디코더, 상기 셀 어레이에 연결되는 컬럼 디코더, 상기 로우 디코더 및 상기 컬럼 디코더에 의해 선택된 단위 셀에 저장된 데이터를 센싱하는 샌스 앰프를 포함하며, 상기 단위 셀은 본 발명은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
아울러, 본 발명은 다수의 단위 셀을 포함하는 다수의 반도체 소자, 상기 반도체 소자와 연결되어 명령 신호를 주고 받는 커멘드 링크, 상기 반도체 소자와 연결되어 데이터를 주고 받는 데이터 링크를 포함하며, 상기 단위 셀은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 반도체 모듈을 제공한다.
아울러, 본 발명은 다수의 단위 셀을 포함하는 다수의 반도체 모듈, 상기 반도체 모듈과 연결되어 명령 신호를 주고 받는 커멘드 링크, 상기 반도체 모듈과 연결되어 데이터를 주고 받는 데이터 링크, 외부 시스템과의 상호 인터페이스를 조절하는 제어기를 포함하며, 상기 단위 셀은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 반도체 시스템을 제공한다.
아울러, 다수의 단위 셀을 포함하는 다수의 반도체 시스템, 상기 다수의 반도체 시스템과 연결되는 프로세서를 포함하며, 상기 단위 셀은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 전자 유닛을 제공한다.
아울러, 본 발명은 다수의 단위 셀을 포함하는 전자 유닛, 상기 전자 유닛과 연결되는 하나 또는 다수의 인터페이스를 포함하며, 상기 단위 셀은 랜딩 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴, 상기 비트라인 패턴 사이에 구비된 스페이서 및 상기 스페이서 사이의 상기 랜딩 플러그 상부에 구비된 하부 전극을 포함하는 것을 특징으로 하는 전자 시스템을 제공한다.
본 발명은 하부 전극 콘택 플러그의 폴리(poly)를 스트립 공정으로 제거하고 하부 전극 콘택 플러그를 하부 전극으로 이용함으로써 유전막이 증착되는 면적을 증가시키고 캐패시터 용량을 확보할 수 있는 장점을 가진다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(200)에 활성영역(210)을 정의하는 소자분리막(220)을 형성한다.
다음에는, 활성영역(210) 상부에 이온주입을 실시하여 랜딩플러그폴리(230)층을 형성한다.
다음으로, 랜딩플러그폴리(230) 및 반도체 기판(200) 상에 비트라인 패턴(240)을 형성한다. 여기서, 비트라인 패턴(240)은 비트라인 금속층 및 하드마스크층으로 형성되며, 비트라인 금속층은 텅스텐(W)을 포함하는 것이 바람직하고, 하드마스크층은 질화막(Nitride)을 포함하는 것이 바람직하다.
다음에는, 비트라인 패턴(240) 및 반도체 기판(200) 상부에 층간 절연막(250)을 형성한다. 이때, 층간 절연막(250)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
그리고, 층간 절연막(250) 상에 감광막(미도시)을 형성한 후, 하부 전극 콘택 플러그 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 랜딩플러그폴리(230)층이 노출될 때까지 층간 절연막(250)을 식각하여 하부 전극 콘택홀(260)을 형성한다.
도 1b를 참조하면, 하부 전극 콘택홀(260) 내에 스페이서 물질(270)을 증착한다. 이때, 스페이서 물질(270)은 질화막(Nitride)을 포함하는 것이 바람직하다.
도 1c를 참조하면, 하부 전극 콘택홀(260)을 포함한 전면에 도전 물질을 증착한 후, 비트라인 패턴(240)이 노출될 때까지 도전 물질을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 공정을 이용하여 평탄화 식각하여 하부 전극 콘택 플러그(280)를 형성한다.
도 1d를 참조하면, 하부 전극 콘택 플러그(280) 상부에 식각정지막(290, Stop layer)을 형성한다. 이때, 식각정지막(290)은 질화막(Nitride)을 포함하는 것이 바람직하다. 그리고, 식각정지막(290) 상부에 제 1 희생절연막(300)을 형성한다. 여기서, 제 1 희생절연막(300)은 PSG(Phosposilicate glass)막 및 TEOS(Tetraethly Orthosilicate)막 의 적층 구조로 형성하는 것이 바람직하다.
다음에는, 제 1 희생절연막(300)의 상부에 NFC(Nitride Floating Cap)용 지지층(310) 및 제 2 희생 절연막(320)을 형성한다.
다음에는, 제 2 희생 절연막(320) 상에 감광막을 형성한 후, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 하부 전극 콘택 플러그(280)가 노출될 때까지 제 2 희생절연막(320), NFC용 지지층(310), 제 1 희생 절연막(300) 및 식각정지막(290)을 식각하여 하부전극 홀(330)을 형성한다.
도 1e를 참조하면, 노출된 하부 전극 콘택 플러그(280)의 폴리(poly)막을 스트립(strip) 공정으로 제거한다.
도 1f를 참조하면, 하부 전극 콘택홀(260) 내의 바닥(bottom) 영역에 증착되어 있는 스페이서 물질(270)을 제거한다.
도 1g를 참조하면, 하부 전극 콘택홀(260) 및 하부 전극 홀(330)의 표면에 도전물질을 형성한 다음에 도전물질을 에치백하여 서로 분리시켜 하부 전극(340)을 형성한다. 여기서, 도전물질은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것이 바람직하며, 티타늄(Ti)은 50Å ~ 100Å 두께로 형성하고, 티타늄 질화막(TiN)은 200Å ~ 300Å 두께로 형성하는 것이 바람직하다.
그리고, 제 2 희생 절연막(320) 및 제 1 희생 절연막(300)을 딥 아웃(dip out) 공정을 이용하여 제거한다. 이후, 하부 전극 상부에 유전막(미도시) 및 상부 전극(미도시)을 순차적으로 형성하여 캐패시터를 완성한다.
도 2는 본 발명에 따른 셀 어레이의 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 셀 어레이(Cell Array)는 다수의 메모리 셀을 포함하며, 각각의 메모리 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 메모리 셀들은 비트라인(BL1, ., BLn)과 워드라인(WL1, ., WLm)의 교차점에 위치한다. 메모리 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ., BLn) 및 워드라인(WL1, ., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다.
도시된 바와 같이, 셀 어레이에서 비트라인 (BL1, ., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 형성되고 워드라인 (WL1, ., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 메모리 셀들이 반도체 셀 어레이의 내에 위치한다.
도 3은 본 발명에 따른 반도체 소자의 구성을 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 소자는 셀 어레이(Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier, SA)를 포함할 수 있다. 로우 디코더는 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 워드라인을 선택하여 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터(BDS)를 센싱한다.
이 외에 반도체 소자는 마이크로 프로세서(Micro-Processor)와 연결되거나 메모리 콘트롤러(Memory Controller)와 연결될 수 있으며, 반도체 소자는 마이크로 프로세서로부터 WE*, RAS* 및 CAS*와 같은 제어 신호를 받고, 입출력 회로를 통하여 데이터를 받아서 저장한다. 이러한 반도체 소자는 디램(Dynamic Random Access Memory), 피램(Random Access Memory), 엠램(Random Access Memory), 낸드 플래쉬, CIS(CMOS Image Sensor) 등에 적용할 수 있다. 특히, 디램을 이용하여 데스크탑, 노트북, 서버에 사용되거나, 그래픽 메모리 및 모바일 메모리에도 이용할 수 있으며, 낸드 플래쉬는 메모리 스틱, MMC, SD, CF, xD Picture Card, USB Flash Drive 등과 같은 휴대용 저장 장치, MP3, PMP, 디지털 카메라, 캠코더, 메모리카드, USB, 게임기, 네비게이션, 노트북 및 데스트탑 컴퓨터 및 핸드폰 등 다양한 디지털 어플리케이션에 적용할 수 있으며, CIS는 디지털 기기에서 일종의 전자 필름 역할을 하는 촬상 소자로써, 카메라 폰, 웹 카메라, 의학용 소형 촬영장비에 적용가능하다.
도 4는 본 발명에 따른 반도체 모듈의 구성을 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 모듈은 모듈 기판상에 탑재된 복수 개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(Command Link) 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크(Data Link)를 포함한다.
이때, 반도체 소자는 예컨대 도 3에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 4에서는 모듈 기판의 전면에 8개의 반도체 소자(chip)들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 4에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 5는 본 발명에 따른 반도체 시스템의 구성을 설명하기 위한 블록도이다.
도 5를 참조하면, 반도체 시스템은 복수 개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈 및 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 제어기(Controller)를 포함한다. 이러한 제어기는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때, 반도체 모듈은 예컨대 도 4에 예시된 반도체 모듈이 사용될 수 있다.
도 6은 본 발명에 따른 전자 유닛 및 전자 시스템의 구성을 설명하기 위한 블록도이다.
도 6의 왼쪽 도면을 참조하면, 본 발명에 따른 전자 유닛(Electronic Unit)은 반도체 시스템(Semiconductor System)과 전기적으로 연결되는 프로세서(Processor)를 포함한다. 이때, 반도체 시스템은 도 5의 반도체 시스템과 동일하다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 6의 오른쪽 도면을 참조하면, 전자 시스템(Electronic System)은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스(Interface)를 포함한다. 이때, 전자 유닛은 도 6의 전자 유닛과 동일하다. 여기서, 인터페이스는 모니터, 키보드, 프린터, 포인팅 디바이스(마우스), USB, 스위치, 카드 리더기, 키패드, 디스펜서, 전화기, 디스플레이 또는 스피커를 포함한다. 하지만 이에 한정되지 않고 변경 가능하다.
전술한 바와 같이, 본 발명은 하부 전극 콘택 플러그의 폴리머(polymer)를 스트립 공정으로 제거하고 하부 전극 콘택 플러그를 하부 전극으로 이용함으로써 유전막이 증착되는 면적을 증가시키고 캐패시터 용량을 확보할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (25)

  1. 반도체 기판상에 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴 사이에 하부 전극 콘택홀을 형성하는 단계;
    상기 하부 전극 콘택홀 내에 스페이서 물질을 형성하는 단계;
    상기 하부 전극 콘택홀 내에 하부 전극 콘택 플러그를 형성하는 단계;
    상기 하부 전극 콘택 플러그를 포함한 전면에 희생 절연막을 형성하는 단계;
    상기 하부 전극 콘택 플러그가 노출될 때까지 상기 희생 절연막을 식각하여 하부 전극 홀을 형성하는 단계;
    노출된 상기 하부 전극 콘택 플러그를 제거하는 단계;
    상기 스페이서 물질을 에치백하는 단계; 및
    상기 반도체 기판, 상기 스페이서 물질 및 상기 희생절연막 표면에 도전물질을 증착한 후, 도전물질을 에치백하여 하부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 하부 전극 콘택홀을 형성하는 단계는
    상기 비트라인 패턴 및 상기 반도체 기판상에 절연막을 형성하는 단계;
    상기 반도체 기판이 노출될 때까지 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 스페이서 물질은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 하부 전극 콘택 플러그를 형성하는 단계는
    하부 전극 콘택홀 내에 폴리(poly)를 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 스페이서 물질이 노출될 때까지 노출된 상기 하부 전극 콘택 플러그를 제거하는 단계는
    상기 하부 전극 콘택 플러그의 폴리를 습식 스트립(wet strip) 공정을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 1에 있어서,
    상기 하부 전극 콘택 플러그를 형성하는 단계 이후,
    상기 하부 전극 콘택 플러그와 상기 희생 절연막 사이에 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 1에 있어서,
    상기 희생 절연막을 형성하는 단계 이후,
    상기 희생 절연막 상부에 NFC(Nitride Floating Cap)용 지지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 1에 있어서,
    상기 하부 전극을 형성하는 단계 이후,
    딥 아웃(dip out) 공정을 이용하여 상기 희생 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 반도체 기판상에 구비된 비트라인 패턴;
    상기 비트라인 패턴 사이에 구비된 스페이서; 및
    상기 스페이서 사이의 상기 반도체 기판의 상부에 구비된 하부 전극
    을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 하부 전극 상부에 구비된 유전막 및 상부전극을 포함하되, 상기 유전막 및 상기 상부 전극은 상기 스페이서 사이의 상기 하부 전극의 한 면에만 구비되고, 나머지 상기 하부 전극의 양면에 상기 유전막 및 상기 상부 전극이 구비된 것을 특징으로 하는 반도체 소자.
  11. 청구항 9에 있어서,
    상기 하부 전극은 실린더 형상 또는 콘케이브 형상을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 9에 있어서,
    상기 하부 전극의 사이를 지지하는 지지층 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 청구항 9에 있어서,
    상기 스페이서는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴;
    상기 비트라인 패턴 사이에 구비된 스페이서; 및
    상기 스페이서 사이의 상기 플러그 상부에 구비된 하부 전극
    을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 청구항 14에 있어서,
    상기 하부 전극 상부에 구비된 유전막 및 상부전극을 포함하되, 상기 유전막 및 상기 상부 전극은 상기 스페이서 사이의 상기 하부 전극의 한 면에만 구비되고, 나머지 상기 하부 전극의 양면에 상기 유전막 및 상기 상부 전극이 구비된 것을 특징으로 하는 반도체 소자.
  16. 청구항 14에 있어서,
    상기 하부 전극은 실린더 형상 또는 콘케이브 형상을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 14에 있어서,
    상기 하부 전극의 사이를 지지하는 지지층 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 청구항 14에 있어서,
    상기 스페이서는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 청구항 14에 있어서,
    상기 플러그는 폴리(poly) 또는 메탈(metal)을 포함하는 것을 특징으로 하는 반도체 소자.
  20. 플러그를 포함하는 반도체 기판상에 구비된 비트라인 패턴;
    상기 비트라인 패턴 사이에 구비된 스페이서;
    상기 스페이서 사이의 상기 플러그 상부에 구비된 하부 전극;
    상기 하부 전극 상부에 구비된 유전막 및 상부 전극을 포함하되, 상기 유전막 및 상부 전극은 상기 스페이서 사이의 상기 하부 전극의 한 면에만 구비되고, 나머지 하부 전극의 양면에는 상기 유전막 및 상기 상부 전극이 모두 구비되는 것을 포함하는 것을 특징으로 하는 반도체 소자.
  21. 청구항 20에 있어서,
    상기 하부 전극은 실린더 형상 또는 콘케이브 형상을 포함하는 것을 특징으로 하는 반도체 소자.
  22. 청구항 20에 있어서,
    상기 하부 전극의 사이를 지지하는 지지층 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  23. 청구항 20에 있어서,
    상기 지지층 패턴은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  24. 청구항 20에 있어서,
    상기 스페이서는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  25. 청구항 20에 있어서,
    상기 플러그는 폴리(poly) 또는 메탈(metal)을 포함하는 것을 특징으로 하는 반도체 소자.
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